KR101730232B1 - 적층 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은 내부 전극 패턴이 형성된 제 1 절연 시트를 마련하는 단계; 상기 내부 전극 패턴이 형성된 제 1 절연 시트 적어도 1 층 이상을 하부금형 상으로 이동시키는 단계; 상기 하부금형 상에 형성된 내부 전극 패턴 중 최상부에 배치된 내부 전극 패턴과 상부금형 사이에 제 2 절연 시트를 형성한 후, 상부금형에 의해 가압하여 적층체를 형성하는 단계; 및 상기 적층체를 소성하여 적층 본체를 형성하는 단계;를 포함하며, 상기 적층 본체에 포함된 내부 전극 패턴의 두께-폭 방향의 단면은, 폭 방향의 양 꼭지점을 잇는 중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2라고 했을 때, t2는 t1보다 크며, 0.45≤t1/t2≤ 1.0 을 만족하는 적층 전자부품의 제조방법에 관한 것이다.

Description

적층 전자부품 및 그 제조방법{Multilayered electronic component and manufacturing method thereof}
본 발명은 적층 전자부품 및 그 제조방법에 관한 것이다.
적층 인덕터, 적층 커패시터 등의 적층 전자부품의 제조방법으로는 우선, 절연 시트 상에 내부 전극 패턴을 형성하고, 이를 적층 및 가압하여 적층체를 형성한 후, 상기 적층체를 절단 및 소성하여 적층 본체를 형성한다.
상기 적층 본체의 외측에 내부 전극을 외부 회로에 전기적으로 접속시키기 위한 외부전극을 형성하여 적층 전자부품을 제조한다.
한국공개특허 제2011-0128554호
본 발명은 적층체 형성 시 내부 전극 패턴의 퍼짐을 개선함으로써 대칭 구조의 내부 전극 패턴을 갖도록 제조된 적층 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 내부 전극 패턴이 형성된 절연 시트를 적층하고 가압하여 적층체를 형성할 때, 최상부에 배치된 내부 전극 패턴과 상부금형 사이에 또 다른 절연 시트를 형성하여 가압하는 적층 전자부품의 제조방법을 제공한다.
본 발명의 다른 실시형태는 적층 본체에 포함된 내부 전극 패턴의 두께-폭 방향의 단면은, 폭 방향의 양 꼭지점을 잇는 중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2라고 했을 때, t2는 t1보다 크며, 0.45≤t1/t2≤ 1.0 을 만족하는 적층 전자부품을 제공한다.
본 발명에 따르면, 내부 전극 패턴이 형성된 절연 시트를 적층 및 가압하여 적층체를 형성 시 내부 전극 패턴의 퍼짐을 개선할 수 있으며, 대칭 구조의 내부 전극 패턴을 갖는 적층 전자부품을 제조할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시형태에 따른 적층 전자부품의 제조 공정을 설명하는 도면이다.
도 6은 본 발명의 일 실시형태에 따라 제조된 적층 전자부품의 내부 전극 패턴의 두께-폭 방향의 단면을 확대하여 도시한 도면이다.
도 7은 본 발명의 일 실시형태에 따른 적층 전자부품의 일부를 절개하여 도시한 사시도이다.
도 8은 본 발명의 다른 실시형태에 따른 적층 전자부품의 일부를 절개하여 도시한 사시도이다.
도 9는 가압 방식에 따른 내부 전극 패턴의 선폭 및 t1/t2(중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2)를 나타낸 그래프이다.
도 10은 인쇄된 내부 전극 패턴을 가압하기 전(a), 상부금형으로 내부 전극 패턴을 직접 가압한 경우(b), 본 발명의 일 실시형태에 따라 가압한 경우(c)의 내부 전극 패턴의 두께-폭 방향의 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 관찰한 사진이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 전자부품의 제조방법을 설명하되, 특히 적층 인덕터(inductor)의 제조방법을 설명하지만 이에 제한되는 것은 아니다.
도 1 내지 도 5는 본 발명의 일 실시형태에 따른 적층 전자부품의 제조 공정을 설명하는 도면이다. 한편, 도면상의 부호는 가압 및 소성의 전후를 구별하지 않고 동일한 부호를 사용하여 설명한다.
도 1을 참조하면, 먼저, 지지대(110) 상에 제 1 절연 시트(11)를 마련하고, 상기 제 1 절연 시트(11) 상에 내부 전극 패턴(20)을 형성한다.
상기 제 1 절연 시트(11)는 유전체 또는 페라이트 등을 주성분으로 하는 세라믹 분말, 바인더 수지, 용제, 가소제, 분산제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법, 인상법, 다이 코터, 그라비어 롤코터 등에 의해 캐리어 필름(carrier film) 상에 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.
상기 제 1 절연 시트(11) 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부 전극 패턴(20)을 형성할 수 있다.
도전성 페이스트의 인쇄 공법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며, 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
상기 내부 전극 패턴(20)이 인쇄된 제 1 절연 시트(11)에는 소정의 위치에 비아(via)를 형성되고, 상기 비아(via)를 통해 복수의 제 1 절연 시트(11)에 형성된 내부 전극 패턴(20)이 전기적으로 상호 연결되어 코일부를 형성할 수 있다.
도 2를 참조하면, 상기 내부 전극 패턴(20)이 형성된 제 1 절연 시트(11)를 상부금형(210)에 의해 가압착한다. 이때, 본 발명의 일 실시형태는 상기 상부금형(210)의 가압 면에 제 2 절연 시트(12)를 형성한 후 가압착을 수행한다.
이에 따라, 상기 내부 전극 패턴(20)을 상기 상부금형(210)에 의해 직접 가압하는 것이 아니라 유동성이 있는 상기 제 2 절연 시트(12)가 내부 전극 패턴(20)에 접하게 되기 때문에 내부 전극 패턴(20)의 퍼짐을 감소시킬 수 있다.
상기 제 2 절연 시트(12)는 유전체 또는 페라이트 등을 주성분으로 하는 세라믹 분말, 바인더 수지, 용제, 가소제, 분산제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법, 인상법, 다이 코터, 그라비어 롤코터 등에 의해 캐리어 필름(carrier film) 상에 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다. 다만, 이에 반드시 제한되는 것은 아니며, 금속으로 이루어진 상부금형(210)에 비하여 유동성이 있는 세라믹 시트라면 적용 가능하다.
도 3을 참조하면, 상기 내부 전극 패턴(20)이 형성된 제 1 절연 시트(11)를 지지대(110)로부터 박리한다. 이때, 상기 제 1 절연 시트(11)는 캐리어 필름(carrier film)으로부터 박리될 수 있다.
이와 같이 본 발명의 일 실시형태는 절연 시트를 캐리어 필름(carrier film)으로부터 먼저 박리한 후 적층하는 선박리 적층 방식일 수 있다.
도 4를 참조하면, 박리된 상기 내부 전극 패턴(20)이 형성된 제 1 절연 시트(11)를 하부금형(220) 상으로 이동시킨다.
이와 같은 과정은 반복하여 상기 내부 전극 패턴(20)이 형성된 제 1 절연 시트(11) 적어도 1층 이상 하부금형(220) 상으로 이동시킨다.
이때, 본 발명의 일 실시형태에 따른 선박리 적층 방식의 경우 상기 하부금형(220) 상에 상기 제 1 절연 시트(11)가 위치하고, 상기 제 1 절연 시트(11) 상에 상기 내부 전극 패턴(20)이 위치하게 된다.(내부 전극 패턴(20)이 상부금형(210)의 가압 면에 대향하도록 위치한다.)
도 5를 참조하면, 상기 하부금형(220) 상에 형성된 복수의 상기 내부 전극 패턴(20)이 형성된 제 1 절연 시트(11)를 상부금형(210)에 의해 가압하여 적층체(50)를 형성한다. 이때, 본 발명의 일 실시형태는 상기 하부금형(220) 상에 형성된 내부 전극 패턴(20) 중 최상부에 배치된 내부 전극 패턴(20)과 상부금형(210) 사이에 제 2 절연 시트(12)를 형성한 후 가압을 수행한다.
예를 들어, 상기 상부금형(210)의 가압 면에 상기 제 2 절연 시트(12)를 부착한 후, 상기 제 2 절연 시트(12)가 부착된 상부금형(210)에 의해 가압할 수 있다. 다만, 이에 반드시 제한되는 것은 아니며, 상부금형(210)과 최상부 내부 전극 패턴(20) 사이에 제 2 절연 시트(12)를 형성할 수 있는 방법이라면 적용 가능하다.
이에 따라, 상기 내부 전극 패턴(20)을 상기 상부금형(210)에 의해 직접 가압하는 것이 아니라 유동성이 있는 상기 제 2 절연 시트(12)가 내부 전극 패턴(20)에 접하게 되기 때문에 내부 전극 패턴(20)의 퍼짐을 감소시킬 수 있다.
본 발명의 일 실시형태와 같은 선박리 적층 방식의 경우 캐리어 필름(carrier film)을 먼저 박리하고 난 후 상부금형(210)에 의해 가압하여 적층체(50)를 형성하는 과정에서, 상부금형(210)이 내부 전극 패턴(20)을 직접 가압하게 된다.(내부 전극 패턴-절연 시트 순으로 상부금형과 인접하게 위치한 상태로 상부금형에 의해 가압된다.) 따라서, 금속으로 이루어진 상부금형(210)에 의해 내부 전극 패턴(20)이 직접 가압되는 선박리 적층 방식의 경우 내부 전극 패턴의 퍼짐이 큰 문제가 있었다.
한편, 선박리 적층 방식과 달리 절연 시트를 먼저 적층한 후 캐리어 필름(carrier film)을 박리하는 후박리 적층 방식의 경우, 상부금형(210)에 의해 가압할 때 상부금형(210)이 내부 전극 패턴(20)을 직접 가압하는 것이 아니라 상부금형(210)과 내부 전극 패턴(20) 사이에 캐리어 필름(carrier film)과 절연 시트가 존재하게 된다.(캐리어 필름(carrier film)-절연 시트-내부 전극 패턴 순으로 상부금형과 인접하게 위치한 상태로 상부금형에 의해 가압된다.) 즉, 후박리 적층 방식의 경우 상부금형(210)이 내부 전극 패턴(20)을 직접 가압하지 않기 때문에 내부 전극 패턴의 퍼짐은 적으나, 후박리 적층 방식의 경우 상부금형(210)과 절연 시트 및 내부 전극 패턴(20) 사이에 캐리어 필름(carrier film)이 존재하기 때문에 가압하여 적층체(50)를 형성하는 과정에서 상부금형(210)에 의해 적층체(50) 내에 형성되는 기포를 제거하기 어려운 문제가 있었다.
이에, 본 발명의 일 실시형태는 캐리어 필름(carrier film)을 먼저 박리하고 난 후 상부금형(210)에 의해 가압하여 적층체(50)를 형성하는 선박리 적층 방식으로 제조하여 기포 제거를 원활히 하도록 하였으며(상부금형(210)의 홈부를 진공으로 형성하여 기포를 제거함, 도 5 참조), 나아가, 최상부에 배치된 내부 전극 패턴(20)과 상부금형(210) 사이에 제 2 절연 시트(12)를 형성하여 상부금형(210)에 의해 내부 전극 패턴(20)을 직접 가압하는 것이 아니라 유동성이 있는 상기 제 2 절연 시트(12)가 내부 전극 패턴(20)에 접하게 함으로써 내부 전극 패턴(20)의 퍼짐을 감소시켰다.
상기 제 2 절연 시트(12)는 연신율이 10% 내지 50% 일 수 있다.
상기 제 2 절연 시트(12)의 연신율이 10% 미만일 경우 내부 전극 패턴(20)에 큰 힘이 가해져 내부 전극 패턴(20)의 퍼짐이 증가하고, 대칭률이 감소할 수 있으며, 상기 제 2 절연 시트(12)의 연신율이 50%를 초과할 경우 제 2 절연 시트(12)의 유동성이 너무 커 내부 전극 패턴(20)의 수평 방향 변형을 야기시킬 수 있다.
이와 같이, 상기 제 2 절연 시트(12)의 연신율에 따라 내부 전극 패턴(20)의 퍼짐 정도가 달라질 수 있으며, 상기 제 2 절연 시트(12)의 연신율은 10% 내지 50%인 것이 바람직하다.
다음으로, 상기 적층체(50)를 소성하여 적층 본체를 형성한다.
상기 적층체(50)는 600℃ 내지 1200℃의 온도에서 소성을 진행할 수 있다. 상기 적층체(50)를 소성한 후 절단하여 개별 전자부품의 적층 본체를 형성할 수도 있고, 적층체(50)를 먼저 절단한 후 소성을 진행하여 적층 본체를 형성할 수도 있다.
다음으로, 적층 본체의 외측에 내부 전극 패턴을 외부 회로에 전기적으로 접속시키기 위한 외부전극을 형성하여 적층 전자부품을 제조한다.
도 6은 본 발명의 일 실시형태에 따라 제조된 적층 전자부품의 내부 전극 패턴의 두께-폭 방향의 단면을 확대하여 도시한 도면이다.
도 6을 참조하면, 내부 전극 패턴(20)의 두께-폭 방향의 단면에서 폭 방향의 양 꼭지점을 잇는 중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2라고 했을 때, 본 발명의 일 실시형태에 따라 제조된 적층 전자부품의 상기 적층 본체에 포함된 내부 전극 패턴(20)은, t2는 t1보다 크며, 0.45≤t1/t2≤ 1.0을 만족한다.
상기 t2는 t1보다 크므로(중앙성(c)를 기준으로 보다 두꺼운 쪽의 두께가 t2가 됨), t1/t2는 1.0을 초과할 수 없으며, t1/t2가 1.0에 가까울수록 퍼짐이 적고, 대칭적인 구조를 가질 수 있다. 한편, 상기 내부 전극 패턴(20)의 두께-폭 방향의 단면에 있어서의 t1/t2이 0.45 미만일 경우 내부 전극 패턴의 퍼짐이 심하고, 비대칭 구조를 나타내어 직류 저항(Rdc)가 상승하고, 신뢰성이 저하될 수 있다.
한편, 본 발명의 일 실시형태에 따라 제조된 적층 전자부품의 내부 전극 패턴(20)은 가압 전 인쇄 상태에서의 선폭에 비하여 가압 후 선폭(WI)의 증가율이 16% 이하일 수 있다.
상기 선폭(WI)의 증가율이 16%를 초과할 경우 내부 전극 패턴의 퍼짐이 심하고, 비대칭 구조를 나타내어 직류 저항(Rdc)가 상승하고, 신뢰성이 저하될 수 있다.
도 7은 본 발명의 일 실시형태에 따른 적층 전자부품의 일부를 절개하여 도시한 사시도이다.
도 7을 참조하면, 본 발명의 일 실시형태에 따른 적층 전자부품(300)은 복수의 절연층(310)을 포함하는 적층 본체(350), 상기 복수의 절연층(310) 상에 형성된 복수의 내부 전극 패턴(320)이 연결되어 코일부, 상기 적층 본체(350)의 외측에 배치되어 상기 코일부와 연결된 제 1 및 제 2 외부전극(331, 332)을 포함한다.
상기 적층 본체(350)는 복수의 절연 시트를 적층, 가압 및 소성하여 형성되며, 적층 본체(350)를 형성하는 복수의 절연층(310)은 소결된 상태로, 인접하는 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 적층 본체(350)의 형상 및 치수는 본 실시형태에 도시된 것으로 한정되는 것은 아니며, 절연층(310)의 두께는 적층 전자부품(300)의 용량 설계에 맞추어 임의로 변경할 수 있다.
본 발명의 일 실시형태에 따른 적층 전자부품(300)의 상기 절연층(310)은 Al2O3계 유전체, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 및 Li계 페라이트로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 코일부는 적층 본체(350)의 내부에 형성되며, 적층 본체(350)를 형성하는 복수의 절연층(310) 상에 소정의 두께로 형성된 내부 전극 패턴(320)이 전기적으로 접속되어 형성된다.
상기 내부 전극 패턴(320)은 도전성 금속을 포함하는 도전성 페이스트를 절연 시트 상에 인쇄 공법 등으로 도포하여 형성할 수 있다.
상기 내부 전극 패턴(320)이 인쇄된 각 절연층(310)에는 소정의 위치에 절연 시트를 관통하는 비아(via)가 형성되고, 상기 비아를 통해 각 절연층(310)에 형성된 내부 전극 패턴(320)이 전기적으로 상호 연결되어 하나의 코일부를 형성할 수 있다.
상기 내부 전극 패턴(320)을 형성하는 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며, 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
본 발명의 일 실시형태에 따른 상기 내부 전극 패턴(320)은 두께-폭 방향의 단면에서 폭 방향의 양 꼭지점을 잇는 중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2라고 했을 때, 본 발명의 일 실시형태에 따라 제조된 적층 전자부품의 상기 적층 본체(350)에 포함된 내부 전극 패턴(320)은, t2는 t1보다 크며, 0.45≤t1/t2≤ 1.0을 만족한다.
상기 코일부를 형성하는 복수의 내부 전극 패턴(320) 중 최상부 및 최하부에 배치된 내부 전극 패턴(320)은 상기 적층 본체(350)의 일면으로 노출되는 인출부를 형성한다.
상기 인출부는 상기 적층 본체(350)의 일면으로 노출되어 적층 본체(350)의 외측에 배치된 제 1 및 제 2 외부전극(331, 332)과 연결된다.
도 8은 본 발명의 다른 실시형태에 따른 적층 전자부품의 일부를 절개하여 도시한 사시도이다.
도 8을 참조하면, 본 발명의 다른 실시형태에 따른 적층 전자부품(400)은 복수의 절연층(410)과 내부 전극 패턴(420)이 교대로 적층된 적층 본체(450)와 적층 본체(450)의 외측에 형성되어 상기 내부 전극 패턴(420)과 전기적으로 연결된 제 1 및 제 2 외부전극(431, 432)을 포함한다.
상기 적층 본체(450)는 절연층(410)과, 상기 절연층(410)을 사이에 두고 서로 대향하도록 배치된 제 1 내부 전극 패턴(421) 및 제 2 내부 전극 패턴(422)을 포함한다.
상기 절연층(410)은 고유전률을 갖는 유전체 재료, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 유전체를 포함할 수 있고, 이에 특별히 제한되는 것은 아니며 충분한 정전 용량을 얻을 수 있는 재료라면 적용 가능하다.
상기 절연층(410)은 티탄산바륨(BaTiO3)계 유전체와, 본 발명의 목적에 따라 다양한 세라믹 첨가제, 가소제, 결합제, 분산제 등을 더 포함하여 형성할 수 있다.
상기 절연층(410)의 두께는 특별히 제한되는 것은 아니며, 예를 들어 1㎛ 이하일 수 있다.
상기 절연층(410)은 초고용량을 구현하기 위하여 300층 이상 적층될 수 있으나, 이에 반드시 제한되는 것은 아니다.
복수의 절연층(410)은 소결된 상태로서, 인접하는 절연층(410)끼리의 경계는 주사전자현미경(Scanning Electron Microscope, SEM)를 이용하지 않고 확인하기 곤란할 정도로 일체화되어 있을 수 있다.
상기 제 1 및 제 2 내부전극(421, 422)은 절연층(410)을 사이에 두고 서로 교대로 적층되고, 상기 적층 본체(450)의 양 단면으로 각각 노출된다.
상기 적층 본체(450)의 일 단면으로 노출된 제 1 내부전극(421)은 적층 본체(450)의 일 단면에 형성된 제 1 외부전극(431)과 접속하고, 적층 본체(450)의 타 단면으로 노출된 제 2 내부전극(422)은 적층 본체(450)의 타 단면에 형성된 제 2 외부전극(432)과 접속한다.
상기 제 1 및 제 2 내부전극(421, 422)은 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료, 니켈(Ni), 구리(Cu) 등의 도전성 금속을 포함하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 상기 내부 전극 패턴(421, 422)은 두께-폭 방향의 단면에서 폭 방향의 양 꼭지점을 잇는 중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2라고 했을 때, 본 발명의 일 실시형태에 따라 제조된 적층 전자부품의 상기 적층 본체(450)에 포함된 내부 전극 패턴(421, 422)은, t2는 t1보다 크며, 0.45≤t1/t2≤ 1.0을 만족한다.
도 9는 가압 방식에 따른 내부 전극 패턴의 선폭 및 t1/t2(중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2)를 나타낸 그래프이다.
제 1 절연 시트(11)에 내부 전극 패턴(20)을 인쇄한 후 가압 전의 선폭 및 t1/t2 을 나타내었으며, 비교예 1 내지 3은 일반적인 선박리 적층 방식(상부금형(210)과 최상부의 내부 전극 패턴(20) 사이에 제 2 절연 시트(12)를 형성하지 않고 상부금형(210)이 내부 전극 패턴(20)을 직접 가압함)으로 제조된 경우이고, 실시예 1 내지 3은 본 발명의 일 실시형태에 따라 상부금형(210)과 최상부의 내부 전극 패턴(20) 사이에 제 2 절연 시트(12)를 형성하여 가압을 수행한 경우를 나타낸다.
도 9를 참조하면, 제 1 절연 시트(11)에 내부 전극 패턴(20)을 인쇄한 후 가압 전의 선폭은 약 60㎛이며, 일반적인 선박리 적층 방식의 비교예 1 내지 3은 선폭이 70㎛ 이상으로 선폭 증가율이 큰 반면, 본 발명의 일 실시형태에 따른 실시예 1 내지 3은 선폭이 70㎛ 미만으로 선폭 증가율이 16% 이하를 나타낸다.
또한, 일반적인 선박리 적층 방식의 비교예 1 내지 3은 t1/t2가 약 0.4 미만인 반면, 본 발명의 일 실시형태에 따른 실시예 1 내지 3은 t1/t2가 0.45 이상을 나타낸다.
이는 본 발명의 일 실시형태에 따른 실시예 1 내지 3은 내부 전극 패턴(20)을 상기 상부금형(210)에 의해 직접 가압하는 것이 아니라 유동성이 있는 상기 제 2 절연 시트(12)가 내부 전극 패턴(20)에 접하게 되기 때문에 내부 전극 패턴(20)의 퍼짐을 감소시키고, 대칭적인 구조의 내부 전극 패턴(20)을 형성한 결과로 해석할 수 있다.
도 10은 인쇄된 내부 전극 패턴을 가압하기 전(a), 상부금형으로 내부 전극 패턴을 직접 가압한 경우(b), 본 발명의 일 실시형태에 따라 가압한 경우(c)의 내부 전극 패턴의 두께-폭 방향의 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 관찰한 사진이다.
도 10을 참조하면, 본 발명의 일 실시형태에 따라 상부금형(210)과 최상부의 내부 전극 패턴(20) 사이에 제 2 절연 시트(12)를 형성하여 가압을 수행한 경우(c)는 상부금형(210)으로 내부 전극 패턴(20)을 직접 가압한 경우(b)에 비하여 선폭의 증가가 적고, 중앙선(c)을 기준으로 일 측의 두께(t1)와 타 측의 두께(t2)의 차가 적으며, 보다 대칭적인 구조를 나타내는 것을 확인할 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
11, 12 : 제 1 및 제 2 절연 시트
20 : 내부 전극 패턴
50 : 적층체
110 : 지지대
210, 220 : 상부금형 및 하부금형
300, 400 : 적층 전자부품
310, 410 : 절연층
320, 420 : 내부 전극 패턴
331, 332, 431, 432 : 제 1 및 제 2 외부전극
350, 450 : 적층 본체

Claims (8)

  1. 내부 전극 패턴이 형성된 제 1 절연 시트를 마련하는 단계;
    상기 내부 전극 패턴이 형성된 제 1 절연 시트 적어도 1 층 이상을 하부금형 상으로 이동시키는 단계;
    상기 하부금형 상에 형성된 내부 전극 패턴 중 최상부에 배치된 내부 전극 패턴과 상부금형 사이에 제 2 절연 시트를 형성한 후, 상부금형에 의해 가압하여 적층체를 형성하는 단계; 및
    상기 적층체를 소성하여 적층 본체를 형성하는 단계;를 포함하며,
    상기 적층 본체에 포함된 내부 전극 패턴의 두께-폭 방향의 단면은, 폭 방향의 양 꼭지점을 잇는 중앙선(c)을 기준으로 일 측의 두께를 t1, 타 측의 두께를 t2라고 했을 때, t2는 t1보다 크며, 0.45≤t1/t2≤ 1.0 을 만족하며,
    상기 제 2 절연시트는 연신율이 10% 내지 50%인 적층 전자부품의 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 내부 전극 패턴은 가압 후 선폭 증가율이 16% 이하인 적층 전자부품의 제조방법.
  4. 제 1항에 있어서,
    상기 제 2 절연 시트를 형성한 후 상부금형에 의해 가압하는 단계는, 상기 상부금형의 가압 면에 제 2 절연 시트를 부착하고, 상기 제 2 절연 시트가 부착된 상부금형에 의해 가압하는 적층 전자부품의 제조방법.
  5. 제 1항에 있어서,
    상기 내부 전극 패턴이 형성된 제 1 절연 시트를 하부금형 상으로 이동시키는 단계는, 상기 제 2 절연 시트가 부착된 상부금형에 의해 상기 내부 전극 패턴이 형성된 제 1 절연 시트를 가압착하여 하부금형으로 이동시키는 적층 전자부품의 제조방법.
  6. 제 1항에 있어서,
    상기 내부 전극 패턴이 형성된 제 1 절연 시트를 하부금형 상으로 이동시키는 단계는, 상기 내부 전극 패턴이 형성된 제 1 절연 시트를 캐리어 필름으로부터 박리한 후 하부금형 상으로 이동시키는 적층 전자부품의 제조방법.
  7. 제 1항에 있어서,
    상기 내부 전극 패턴이 형성된 제 1 절연 시트를 하부금형 상으로 이동시키는 단계는, 상기 하부금형 상에 상기 제 1 절연 시트가 위치하고 상기 제 1 절연 시트 상에 상기 내부 전극 패턴이 위치하도록 하는 적층 전자부품의 제조방법.
  8. 삭제
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3259686B2 (ja) * 1998-07-27 2002-02-25 株式会社村田製作所 セラミック電子部品
KR101288154B1 (ko) * 2010-12-06 2013-07-18 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821846A (en) * 1995-05-22 1998-10-13 Steward, Inc. High current ferrite electromagnetic interference suppressor and associated method
JP3259717B2 (ja) * 1999-08-20 2002-02-25 株式会社村田製作所 積層型インダクタ
JP2001244123A (ja) * 2000-02-28 2001-09-07 Kawatetsu Mining Co Ltd 表面実装型平面磁気素子及びその製造方法
JP3941508B2 (ja) * 2001-02-19 2007-07-04 株式会社村田製作所 積層型インピーダンス素子
JP4289054B2 (ja) 2003-07-24 2009-07-01 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2005136126A (ja) 2003-10-30 2005-05-26 Kyocera Corp 積層セラミック電子部品の製造方法
JP4293603B2 (ja) * 2004-02-25 2009-07-08 Ｔｄｋ株式会社 コイル部品及びその製造方法
JP4012526B2 (ja) * 2004-07-01 2007-11-21 Ｔｄｋ株式会社 薄膜コイルおよびその製造方法、ならびにコイル構造体およびその製造方法
JP2006286931A (ja) * 2005-03-31 2006-10-19 Tdk Corp 薄膜デバイス
JP2007266105A (ja) * 2006-03-27 2007-10-11 Tdk Corp 薄膜デバイス
EP2214181B1 (en) * 2007-12-26 2016-04-13 Murata Manufacturing Co. Ltd. Laminated electronic component and electronic component module provided with the same
KR20110128554A (ko) 2010-05-24 2011-11-30 삼성전기주식회사 적층형 인덕터
KR101514499B1 (ko) * 2012-03-15 2015-04-22 삼성전기주식회사 공통모드필터 제조방법 및 공통모드필터

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3259686B2 (ja) * 1998-07-27 2002-02-25 株式会社村田製作所 セラミック電子部品
KR101288154B1 (ko) * 2010-12-06 2013-07-18 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법

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