KR102351182B1 - 더미 패턴을 갖는 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 커패시터은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 외부에 형성된 제1 및 제2 외부전극; 상기 세라믹 본체의 내부 액티브층에 상기 복수의 유전체층과 교대로 적층되고, 상기 제1 및 제2 외부전극에 연결된 제1 및 제2 내부전극; 상기 세라믹 본체의 내부 액티브층의 상하부에 배치된 상부 커버층 및 하부 커버층중 하나의 커버층의 내부에 도전성 물질의 메쉬형상으로 형성된 더미층; 을 포함한다.

Description

더미 패턴을 갖는 적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR HAVING A DUMMY PATTERN}
본 발명은 더미 패턴을 갖는 적층 세라믹 커패시터에 관한 것이다.
일반적으로, 적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형화, 고용량화 및 고신뢰성 요구가 점차 확대되고 있다. 이러한 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품에 사용되고 있다.
통상 적층 세라믹 커패시터는 세라믹 본체와 세라믹 본체의 내부에 배치되는 내부전극을 포함하여 이종재료로 이루어지는데, 이러한 이종재료를 사용한 적층 세라믹 커패시터는 외부의 스트레스로부터 견딜 수 있는 충분한 강성 및 강도를 가져야 한다.
그러나 이종재료의 특성상 열팽창계수(Coefficient of Thermal Expansion, 이하 CTE라 함)가 서로 다르고 이에 따라 내부응력이 증가하게 되므로, 액티브 커버 박리(Active Cover Delamination) 또는 크랙(Crack) 등과 같은 신뢰성에 영향을 주는 문제가 발생한다.
일 예로, 기존의 적층 세라믹 커패시터는 휨강도를 강화시키기 위해서, 상부 커버층 및 하부 커버층 각각에 내부전극과 중첩되는 더미 전극층을 배치하여 강도 및 강성 강화를 도모하고 있으나, 상부 및 하부 커버층에 도전성 페이스트가 균일한 두께로 형성되는 전극형상의 더미 전극층을 단순히 배치하는 것만으로는 강도 및 강성 강화에 한계가 있다는 단점이 있다.
(선행기술문헌)
(특허문헌 1) KR 2014-0106021 (2014.09.03)
본 발명의 일 실시 예는, 메쉬형상의 더미 패턴을 갖는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에 의해, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 외부에 형성된 제1 및 제2 외부전극; 상기 세라믹 본체의 내부 액티브층에 상기 복수의 유전체층과 교대로 적층되고, 상기 제1 및 제2 외부전극에 연결된 제1 및 제2 내부전극; 상기 세라믹 본체의 내부 액티브층의 상하부에 배치된 상부 커버층 및 하부 커버층중 하나의 커버층의 내부에 도전성 물질의 메쉬형상으로 형성된 더미층; 을 포함하는 적층 세라믹 커패시터가 제안된다.
또한, 본 발명의 다른 일 실시 예에 의해, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 제1 외면에 배치된 제1 외부전극; 상기 세라믹 본체의 제1 외면과 다른 제2 외면에 배치된 제2 외부전극; 상기 세라믹 본체의 내부 액티브층에 상기 복수의 유전체층과 교대로 적층되고, 상기 세라믹 본체의 제1 외면에 노출되어, 상기 제1 외부전극에 연결된 제1 내부전극: 상기 세라믹 본체의 내부 액티브층에 상기 복수의 유전체층 및 상기 제1 내부전극과 교대로 적층되고, 상기 세라믹 본체의 제2 외면에 노출되어, 상기 제2 외부전극에 연결된 제2 내부전극; 상기 세라믹 본체의 내부 액티브층의 상부에 배치된 상부 커버층의 내부에 도전성 물질의 메쉬형상으로 형성된 상부 더미층; 및 상기 세라믹 본체의 내부 액티브층의 하부에 배치된 하부 커버층의 내부에 도전성 물질의 메쉬형상으로 형성된 하부 더미층; 를 포함하는 적층 세라믹 커패시터가 제안된다.
본 발명의 일 실시 예에 의하면, 세라믹 본체의 상하 커버층 또는 상하 커버층중 적어도 하나에 메쉬형상의 더미 도체층을 형성하여 상하 커버층 또는 상하 커버층중 적어도 하나를 인장에 강한 도체층과 압축에 강한 세라믹 본체를 포함하는 복합체로 제작함으로써, 층간의 결합력을 높일 수 있고, 내부 및 외부간 스트레스에 대한 강성 및 강성을 높일 수 있으며, 이에 따라 크랙(Crack) 및 디라미레이션(Delamination) 발생을 억제할 수 있다.
또한, 상하 커버층중 적어도 하나에 포함되는 복수의 더미패턴층은, 그 적층방향에 대해 상기 세라믹 본체의 내측에서 외측으로 갈수록 더 얇은 두께를 갖도록 함으로써, 제한적인 칩 크기에서 제작시 커버층의 수축률 저감을 관리할 수 있고, 이에 따라, 칩 전체의 수축률 저감을 조절할 수 있어서 크랙(CRACK) 발생을 저감시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 I-I'선 단면을 보이는 일 예시도이다.
도 3은 도 1의 I-I'선 단면을 보이는 다른 일 예시도이다.
도 4는 도 1의 I-I'선 단면을 보이는 다른 일 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 일 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 다른 일 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 다른 일 예시도이다.
도 8은 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 다른 일 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 더미층의 크기 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 제1 및 제2 외부전극 예시도이다.
도 11은 도 10의 부분 영역(A)의 일 예를 보이는 확대도이다.
도 12는 도 10의 부분 영역(B)의 일 예를 보이는 확대도이다.
도 13은 도 10의 부분 영역(A)의 다른 일 예를 보이는 확대도이다.
도 14는 도 10의 부분 영역(A)의 다른 일 예를 보이는 확대도이다.
도 15은 도 10의 부분 영역(B)의 다른 일 예를 보이는 확대도이다.
도 16은 도 10의 부분 영역(B)의 다른 일 예를 보이는 확대도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(1)는, 세라믹 본체(10), 제1 외부전극(110) 및 제2 외부전극(120)을 포함할 수 있다.
상기 세라믹 본체(10)는 복수의 유전체층(11)이 적층되는 구조를 갖는다.
상기 제1 외부전극(110) 및 제2 외부전극(120)은 상기 세라믹 본체(10)의 외부에 형성될 수 있다.
예를 들어, 상기 제1 외부전극(110)은, 상기 세라믹 본체(10)의 제1 외면(A1,도2)에 배치될 수 있고, 상기 제2 외부전극(120)은, 상기 세라믹 본체(10)의 제1 외면(A1)과 다른 제2 외면(A2,도2)에 배치될 수 있다.
상기 제1 외부전극(110) 및 제2 외부전극(120)은 상기 세라믹 본체(10)의 길이방향(Y축방향)의 양측 단부에 배치될 수 있다.
도 1 내지 도 6, 및 도 10에서, 적층 세라믹 커패시터(1)의 높이 방향을 Z축, 적층 세라믹 커패시터(1)의 길이 방향을 Y축, 그리고 적층 세라믹 커패시터의 폭 방향을 X축이라고 할 수 있다.
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
도 2는 도 1의 I-I'선 단면을 보이는 일 예시도이고, 도 3은 도 1의 I-I'선 단면을 보이는 다른 일 예시도이고, 도 4는 도 1의 I-I'선 단면을 보이는 다른 일 예시도이다.
도 2, 도 3 및 도 4를 참조하면, 세라믹 본체(10)는 상기 복수의 유전체층(11)을 적층한 후 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(11)의 적층 수는, 설명의 편의를 위한 예시일 뿐이고, 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(10)를 형성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층(11) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 이러한 세라믹 본체(10)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(Lact)과, 상하 마진부로서 상기 액티브층(Lact)의 상부 및 하부에 각각 형성되는 상부 커버층(LTcv) 및 하부 커버층(LBcv)을 포함할 수 있다.
상기 적층 세라믹 커패시터(1)의 상기 액티브층(Lact)은 유전체층(11)을 사이에 두고 서로 교대로 반복적으로 적층된 복수의 제1 및 제2 내부전극(210, 220)을 포함할 수 있다. 또한, 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 내부전극(210)은, 상기 세라믹 본체(10)의 내부 액티브층(Lact)에 상기 복수의 유전체층(11)과 교대로 적층되고, 상기 세라믹 본체(10)의 제1 외면(A1)에 노출되어, 상기 제1 외부전극(110)에 연결될 수 있다.
상기 제2 내부전극(220)은, 상기 세라믹 본체(10)의 내부 액티브층(Lact)에 상기 복수의 유전체층(11) 및 상기 제1 내부전극(210)과 교대로 적층되고, 상기 세라믹 본체(10)의 제2 외면(A2)에 노출되어, 상기 제2 외부전극(120)에 연결될 수 있다.
따라서, 제1 및 제2 외부전극(110, 120)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(210, 220) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(1)의 정전 용량은 제1 및 제2 내부전극(210, 220)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 상부 및 하부 커버층(LTcv,LBcv)의 유전체층(11)은 상기 액티브층(Lact)의 유전체층(11)과 동일한 재질로 이루어질 수 있다. 상부 및 하부 커버층(LTcv,LBcv)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층(Lact)의 상부 및 하부 각각에 상하 방향(Z축 방향)으로 적층하여 형성될 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부전극(210,220)의 손상을 방지하는 역할을 수행할 수 있다.
또한, 상기 적층 세라믹 커패시터(1)는, 상기 세라믹 본체(10)의 내부 액티브층(Lact)의 상부 및 하부에 배치된 상부 커버층(LTcv) 및 하부 커버층(LBcv)중 하나의 커버층, 즉 상부 커버층(LTcv)의 내부(도 2) 또는 하부 커버층(LBcv)의 내부(도 3), 또는 상부 커버층(LTcv)의 내부 및 하부 커버층(LBcv)의 내부(도 4)에 형성된 더미층(400)을 포함할 수 있다.
상기 더미층(400)은 도전성 물질의 메쉬형상으로 형성될 수 있으며, 상기 도전성 물질은 금속이 될 수 있다.
예를 들어, 상기 메쉬형상은 도전성 물질의 라인들이 서로 교차 연결되는 반복 패턴이다. 여기서 반복 패턴은 동일한 형상이 반복되는 패턴일 수 있고, 동일하지 않은 형상이 반복되는 패턴일 수 있다.
도 2를 참조하면, 상기 더미층(400)은 상부 더미층(410)을 포함할 수 있고, 도 3을 참조하면, 상기 더미층(400)은 하부 더미층(420)을 포함할 수 있다. 그리고, 도 4를 참조하면, 상기 더미층(400)은 상부 더미층(410) 및 하부 더미층(420)을 포함할 수 있다.
상기 상부 더미층(410)은 상기 세라믹 본체(10)의 내부 액티브층(Lact)의 상부에 배치된 상부 커버층(LTcv)의 내부에 도전성 물질의 메쉬형상으로 형성될 수 있다.
상기 하부 더미층(420)은 상기 세라믹 본체(10)의 내부 액티브층(Lact)의 하부에 배치된 하부 커버층(LBcv)의 내부에 도전성 물질의 메쉬형상으로 형성될 수 있다.
또한, 상기 상부 더미층(410) 및 하부 더미층(420) 각각은 적어도 하나의 더미 패턴층을 포함할 수 있으며, 이에 대해서는 도 5 내지 도 8을 참조하여 설명한다.
본 발명의 각 실시 예에서, 각 더미 패턴층은, 제1 및 제2 외부전극(110,120)과 연결되지 않고, 제1 및 제2 내부전극(210,220)과도 연결되지 않는다.
도 5는 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 일 예시도이다. 도 5를 참조하면, 상기 상부 더미층(410)은 하나의 상부 더미패턴층을 포함할 수 있고, 상기 하부 더미층(420)은 하나의 하부 더미패턴층을 포함할 수 있으며, 상기 상부 더미패턴층과 하부 더미패턴층은 서로 다른 형상의 메쉬 패턴을 포함할 수 있다.
일 예로, 상기 상부 더미패턴층은 육각형 메쉬 패턴을 포함할 수 있고, 상기 하부 더미패턴층은 사각형 메쉬 패턴을 포함할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 다른 일 예시도이고, 도 7은 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 다른 일 예시도이다.
도 6을 참조하면, 일 예로, 상기 더미층(400)은 전술한 바와같이, 상기 상부 더미층(410) 및 상기 하부 더미층(420)을 포함할 수 있다.
상기 상부 더미층(410)은 상기 복수의 유전체층(11)과 교대로 적층된 제1 및 제2 상부 더미패턴층(410-1,410-2)을 포함할 수 있고, 상기 제1 상부 더미 패턴층(410-1)은 제2의 상부 더미패턴층(410-2)과 서로 다른 형상의 패턴을 포함할 수 있다. 일 예로, 상기 제1 상부 더미 패턴층(410-1)은 삼각형 메쉬 패턴을 포함할 수 있고, 상기 제2 상부 더미 패턴층(410-2)은 육각형 메쉬 패턴을 포함할 수 있다.
또한, 상기 하부 더미층(420)은 상기 복수의 유전체층(11)과 교대로 적층된 제1 및 제2 하부 더미패턴층(420-1,420-2)을 포함할 수 있다. 상기 제1 하부 더미패턴층(420-1)은 상기 제2 하부 더미패턴층(420-2)과 다른 형상의 메쉬 패턴을 포함할 수 있다. 일 예로, 상기 제1 하부 더미 패턴층(420-1)은 사각형 메쉬 패턴을 포함할 수 있고, 상기 제2 하부 더미 패턴층(410-2)은 마름모형 메쉬 패턴을 포함할 수 있다.
도 7을 참조하면, 일 예로, 상기 상부 더미층(410)이 상기 복수의 유전체층(11)과 교대로 적층된 제1,제2 및 제3 상부 더미패턴층(410-1,410-2,410-3)을 포함하는 경우, 상기 제1,제2 및 제3 상부 더미패턴층(410-1,410-2,410-3)중 적어도 하나는 나머지 상부 더미패턴층과 다른 형상의 메쉬 패턴을 포함할 수 있다. 일 예로, 제1 상부 더미패턴층(410-1), 제2 상부 더미패턴층(410-2), 제3 상부 더미패턴층(410-3) 각각은 육각형, 사각형 및 육각형 메쉬 패턴을 포함할 수 있으며, 이에 한정되지 않는다.
이와같은 방식으로, 상기 하부 더미층(420)이 상기 복수의 유전체층(11)과 교대로 적층된 제1,제2 및 제3 하부 더미 패턴층(미도시)을 포함하는 경우, 상기 제1,제2 및 제3 하부 더미 패턴층중 적어도 하나는 나머지 하부 더미패턴층과 다른 형상의 메쉬 패턴을 포함할 수 있다. 일 예로, 제1 하부 더미패턴층, 제2 하부 더미패턴층, 제3 하부 더미패턴층 각각은 육각형, 사각형 및 육각형 메쉬 패턴을 포함할 수 있으며, 이에 한정되지 않는다.
도 8은 본 발명의 일 실시 예에 따른 더미층의 메쉬 패턴의 다른 일 예시도이다.
도 8을 참조하면, 상기 상부 더미층(410)은 상기 복수의 유전체층(11)과 교대로 적층된 제1,제2,제3,제4 상부 더미패턴층(410-1,410-2,410-3,410-4)을 포함하고, 상기 제1,제2,제3,제4 상부 더미패턴층(410-1,410-2,410-3,410-4) 각각은 다른 형상의 메쉬 패턴을 포함할 수 있다. 일 예로, 상기 제1,제2,제3,제4 상부 더미패턴층(410-1,410-2,410-3,410-4)은, 마름모형, 삼각형, 사각형, 육각형 메쉬 패턴을 포함할 수 있다.
상기 상부 더미층(410)의 구조와 같이, 상기 하부 더미층(420)은 상기 복수의 유전체층(11)과 교대로 적층된 제1,제2,제3 및 제4 하부 더미패턴층을 포함하고, 상기 제1,제2,제3 및 제4 하부 더미패턴층 각각은 다른 형상의 메쉬 패턴을 포함할 수 있다.
전술한 바와 같이, 도 5 내지 도 8을 참조하면, 본 발명의 실시 예에서, 상부의 더미층(410) 또는/및 하부 더미층(420)은 하나 또는 복수의 더미패턴층을 포함할 수 있다. 복수의 더미 패턴층의 경우, 복수의 더미 패턴층 각각은 그 패턴 형상이 동일할 수 있고, 복수의 더미 패턴층중 적어도 하나가 나머지와 서로 다를 수 있다.
도 9는 본 발명의 일 실시 예에 따른 더미층의 크기 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 상부 더미층(LTcv)에 대한 상대적인 크기를, 세라믹 본체(10) 및 액티브층(Lact)과 대비하여 도시한 도면이다.
도 9를 참조하면, 전술한 바와같이, 적층 세라믹 커패시터의 높이 방향을 Z축, 적층 세라믹 커패시터의 길이 방향을 Y축, 그리고 적층 세라믹 커패시터의 폭 방향을 X축이라고 하면, 상기 상부 더미층(LTcv)의 Y축 방향의 길이(L2)는 세라믹 본체(10)의 길이(L1)보다는 작고, 액티브층(Lact)의 길이(L3)보다는 길수 있다. 또 다른 예로, 상기 상부 더미층(LTcv)의 Y축 방향의 길이(L2)는 액티브층(Lact)의 길이(L3)보다는 짧을 수 있다.
또한 상기 상부 더미층(LTcv)의 X축 방향의 폭길이(W2)는 세라믹 본체(10)의 폭길이(W1)보다는 작고, 액티브층(Lact)의 폭길이(W3)보다는 길수 있다. 또 다른 예로, 상기 상부 더미층(LTcv)의 X축 발향의 폭길이(W2)는 액티브층(Lact)의 폭길이(W3)보다는 더 짧을 수 있다.
도 10은 본 발명의 일 실시 예에 따른 제1 및 제2 외부전극 예시도이다.
도 10을 참조하면, 일 예로, 상기 제1 외부전극(110)은, 상기 제1 내부전극(210)과 직접 연결되는 제1 내측 외부전극(111)과, 상기 제1 내측 외부전극(111)을 외부에서 감싸는 제1 외측 외부전극(112)을 포함할 수 있다. 일 예로, 상기 제2 외부전극(120)은, 상기 제2 내부전극(220)과 직접 연결되는 제2 내측 외부전극(121)과, 상기 제2 내측 외부전극(121)을 외부에서 감싸는 제2 외측 외부전극(122)을 포함할 수 있다.
예를 들어, 상기 제1 및 제2 내측 외부전극(111,121)은 도전성 물질의 페이스트에 의해 형성될 수 있다, 일 예로, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 제1 외측 외부전극(112) 및 제2 외측 외부전극(122)은 니켈 또는 주석으로 이루어질 수 있으며, 이에 한정되지 않고, 도전성 물질로 이루어질 수 있다.
또한, 상부 및 하부 더미층(410,420) 각각은 복수의 유전체층과 교대로 Z축 방향으로 적층된 복수의 더미패턴층을 포함하는 경우, 복수의 더미패턴층 각각의 Y축 방향 길이는 모두 동일하게 형성되거나 그 중 일부가 상이한 길이로 형성될 수 있다. 일 예를 도 11 및 도 12를 참조하여 설명한다.
도 11은 도 10의 부분 영역(A) 의 일 예를 보이는 확대도이다. 도 11을 참조하면, 상기 상부 더미층(410)의 복수의 더미패턴층(410-1,410-2,410-3,410-4)은 상기 복수의 상부 더미패턴층(410-1,410-2,410-3,410-4)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록 길이방향(Y축방향)의 길이가 점차적으로 길어질 수 있으며, 이에 한정되지 않는다.
도 12은 도 10의 부분 영역(B)의 일 예를 보이는 확대도이다.
도 12를 참조하면, 상기 하부 더미층(420)의 복수의 더미패턴층(420-1,420-2,420-3,420-4)은 상기 복수의 하부 더미패턴층(420-1,420-2,420-3,420-4)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록, 길이방향(Y축방향)의 길이가 점차적으로 길어질 수 있으며, 이에 한정되지 않는다.
또한, 상부 및 하부 더미층(410,420) 각각은 복수의 유전체층과 교대로 Z축 방향으로 적층된 복수의 더미패턴층을 포함하는 경우, 복수의 더미패턴층 각각의 두께는 모두 동일하게 형성되거나 그 중 일부가 상이한 두께로 형성될 수 있다. 일 예를 도 13 내지 도 16을 참조하여 설명한다.
도 13은 도 10의 부분 영역(A)의 다른 일 예를 보이는 확대도이다.
도 13을 참조하면, 상기 상부 더미층(410)의 복수의 상부 더미패턴층(410-1a, 410-2a, 410-3a, 410-4a)은 상기 복수의 상부 더미패턴층(410-1a,410-2a,410-3a,410-4a)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록 더 얇은 두께를 가질 수 있다.
상기 복수의 상부 더미패턴층(410-1a,410-2a,410-3a,410-4a)의 Y축방향의 길이는 동일할 수 있다.
도 14는 도 10의 부분 영역(A)의 다른 일 예를 보이는 확대도이다.
도 14를 참조하면, 상기 상부 더미층(410)의 복수의 상부 더미패턴층(410-1b, 410-2b, 410-3b, 410-4b)은 상기 복수의 상부 더미패턴층(410-1b,410-2b,410-3b,410-4b)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록 더 얇은 두께를 가질 수 있다.
상기 복수의 상부 더미패턴층(410-1b, 410-2b, 410-3b, 410-4b)의 Y축방향의 길이는 상기 복수의 상부 더미패턴층(410-1b,410-2b,410-3b,410-4b)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록 점차적으로 길어질 수 있으며, 이에 한정되지 않는다.
전술한 바에 따르면, 상부 커버층에 포함되는 복수의 상부 더미패턴층은, 그 적층방향에 대해 상기 세라믹 본체의 내측에서 외측으로 갈수록 더 얇은 두께를 갖도록 함으로써, 제한적인 칩 크기에서 제작시 커버층의 수축률 저감을 관리할 수 있다.
도 15은 도 10의 부분 영역(B)의 다른 일 예를 보이는 확대도이다.
도 15를 참조하면, 상기 하부 더미층(410)의 복수의 하부 더미패턴층(420-1a,420-2a,420-3a,420-4a)은 상기 복수의 하부 더미패턴층(420-1a,420-2a,420-3a,420-4a)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록 더 얇은 두께를 가질 수 있다.
상기 복수의 상부 더미패턴층(410-1a,410-2a,410-3a,410-4a)의 Y축방향의 길이는 동일할 수 있다.
도 16은 도 10의 부분 영역(B)의 다른 일 예를 보이는 확대도이다.
도 16을 참조하면, 상기 하부 더미층(420)의 복수의 하부 더미패턴층(420-1b, 420-2b, 420-3b, 420-4b)은 상기 복수의 하부 더미패턴층(420-1b,420-2b,420-3b,420-4b)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록 더 얇은 두께를 가질 수 있다.
상기 복수의 하부 더미패턴층(420-1b, 420-2b, 420-3b, 420-4b)의 Y축방향의 길이는 상기 복수의 하부 더미패턴층(420-1b,420-2b,420-3b,420-4b)의 적층방향(Z축방향)에 대해 상기 세라믹 본체(10)의 내측에서 외측으로 갈수록 점차적으로 길어질 수 있으며, 이에 한정되지 않는다.
전술한 바에 따르면, 하부 커버층에 포함되는 복수의 하부 더미패턴층은, 그 적층방향에 대해 상기 세라믹 본체의 내측에서 외측으로 갈수록 더 얇은 두께를 갖도록 함으로써, 제한적인 칩 크기에서 제작시 커버층의 수축률 저감을 관리할 수 있다.
본 발명의 각 실시 예에서, 복수의 상부 또는/및 하부 더미 패턴층은 유전체층(11)에 제1 및 제2 내부전극(210, 220)과 동일한 물질, 즉 도전성 물질의 페이스트로 인쇄하여 형성될 수 있다. 일 예로, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 본 발명의 각 실시 예에서, 제1,제2 내부전극(210,220), 그리고 상부 및 하부 더미층의 각 메쉬 패턴은 도전성 페이스트 인쇄로 형성될 수 있으며, 이 경우, 상기 도전성 페이스트의 인쇄 방법은, 예를 들어 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
10: 세라믹 본체
11: 복수의 유전체층
110; 제1 외부전극
120: 제2 외부전극
210: 제1 내부전극
220: 제2 내부전극
410: 상부 더미층
420: 하부 더미층

Claims (17)

  1. 복수의 유전체층이 적층되고, 서로 대향하는 제1 외면 및 제2 외면을 포함하는 세라믹 본체;
    상기 세라믹 본체의 외부에 형성되고, 상기 세라믹 본체의 길이방향의 양측 단부에 각각 배치되는 제1 및 제2 외부전극;
    상기 세라믹 본체의 내부 액티브층에 상기 복수의 유전체층과 교대로 적층되고, 상기 제1 외부전극에 연결된 제1 내부 전극 및 상기 제2 외부전극에 연결된 제2 내부전극;
    상기 세라믹 본체의 내부 액티브층의 상하부에 배치된 상부 커버층 및 하부 커버층 중 하나의 커버층의 내부에 배치되는 더미층;
    을 포함하고,
    상기 더미층은 메쉬형상을 포함하며,
    상기 메쉬형상은 상기 제1 및 제2 내부 전극의 적층 방향에 대하여 수직인 XY평면 상에서 도전성 물질의 라인 들이 서로 교차 연결되는 패턴을 포함하고,
    상기 더미층은 상기 세라믹 본체의 제1 외면 및 제2 외면으로 노출되지 않는 적층 세라믹 커패시터.
  2. 제1항에 있어서, 상기 더미층은
    상기 세라믹 본체의 내부 액티브층의 상부에 배치된 상부 커버층의 내부에 배치되는 상부 더미층; 및
    상기 세라믹 본체의 내부 액티브층의 하부에 배치된 하부 커버층의 내부에 배치되는 하부 더미층;
    을 포함하는 적층 세라믹 커패시터.
  3. 제2항에 있어서, 상기 상부 더미층은
    적어도 하나의 상부 더미패턴층을 포함하고,
    상기 하부 더미층은
    적어도 하나의 하부 더미패턴층을 포함하고,
    상기 상부 더미패턴층과 하부 더미패턴층은 서로 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  4. 제2항에 있어서, 상기 상부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 상부 더미패턴층을 포함하고,
    상기 복수의 상부 더미패턴층중 적어도 하나는 나머지 상부 더미패턴층과 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  5. 제2항에 있어서, 상기 상부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 상부 더미패턴층을 포함하고,
    상기 복수의 상부 더미패턴층 각각은 서로 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  6. 제2항에 있어서, 상기 상부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 상부 더미패턴층을 포함하고,
    상기 복수의 상부 더미패턴층은 그 적층방향에 대해 상기 세라믹 본체의 내측에서 외측으로 갈수록 더 얇은 두께를 갖는
    적층 세라믹 커패시터.
  7. 제2항에 있어서, 상기 하부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 하부 더미패턴층을 포함하고,
    상기 복수의 하부 더미패턴층중 적어도 하나는 나머지 하부 더미패턴층과 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  8. 제2항에 있어서, 상기 하부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 하부 더미패턴층을 포함하고,
    상기 복수의 하부 더미패턴층 각각은 서로 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  9. 제2항에 있어서, 상기 하부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 하부 더미패턴층을 포함하고,
    상기 복수의 하부 더미패턴층은 그 적층방향에 대해 상기 세라믹 본체의 내측에서 외측으로 갈수록 더 얇은 두께를 갖는
    적층 세라믹 커패시터.
  10. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체의 제1 외면에 배치된 제1 외부전극;
    상기 세라믹 본체의 제1 외면과 다른 제2 외면에 배치된 제2 외부전극;
    상기 세라믹 본체의 내부 액티브층에 상기 복수의 유전체층과 교대로 적층되고, 상기 세라믹 본체의 제1 외면에 노출되어, 상기 제1 외부전극에 연결된 제1 내부전극;
    상기 세라믹 본체의 내부 액티브층에 상기 복수의 유전체층 및 상기 제1 내부전극과 교대로 적층되고, 상기 세라믹 본체의 제2 외면에 노출되어, 상기 제2 외부전극에 연결된 제2 내부전극;
    상기 세라믹 본체의 내부 액티브층의 상부에 배치된 상부 커버층의 내부에 배치되는 상부 더미층; 및
    상기 세라믹 본체의 내부 액티브층의 하부에 배치된 하부 커버층의 내부에 배치되는 하부 더미층;
    을 포함하고,
    상기 더미층은 메쉬형상을 포함하며,
    상기 메쉬형상은 상기 제1 및 제2 내부 전극의 적층 방향에 대하여 수직인 XY평면 상에서 도전성 물질의 라인 들이 서로 교차 연결되는 패턴을 포함하고,
    상기 더미층은 상기 세라믹 본체의 제1 외면 및 제2 외면으로 노출되지 않는 적층 세라믹 커패시터.
  11. 제10항에 있어서, 상기 상부 더미층은
    적어도 하나의 상부 더미패턴층을 포함하고,
    상기 하부 더미층은
    적어도 하나의 하부 더미패턴층을 포함하고,
    상기 상부 더미패턴층과 하부 더미패턴층은 서로 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  12. 제10항에 있어서, 상기 상부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 상부 더미패턴층을 포함하고,
    상기 복수의 상부 더미패턴층중 적어도 하나는 나머지 상부 더미패턴층과 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  13. 제10항에 있어서, 상기 상부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 상부 더미패턴층을 포함하고,
    상기 복수의 상부 더미패턴층 각각은 서로 다른 형상의 패턴을 포함하는
    적층 세라믹 커패시터.
  14. 제11항에 있어서, 상기 상부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 상부 더미패턴층을 포함하고,
    상기 복수의 상부 더미패턴층은 그 적층방향에 대해 상기 세라믹 본체의 내측에서 외측으로 갈수록 더 얇은 두께를 갖는
    적층 세라믹 커패시터.
  15. 제10항에 있어서, 상기 하부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 하부 더미패턴층을 포함하고,
    상기 복수의 하부 더미패턴층중 적어도 하나는 나머지 하부 더미패턴층과 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  16. 제10항에 있어서, 상기 하부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 하부 더미패턴층을 포함하고,
    상기 복수의 하부 더미패턴층 각각은 서로 다른 형상의 메쉬 패턴을 포함하는
    적층 세라믹 커패시터.
  17. 제11항에 있어서, 상기 하부 더미층은
    상기 복수의 유전체층과 교대로 적층된 복수의 하부 더미패턴층을 포함하고,
    상기 복수의 하부 더미패턴층은 그 적층방향에 대해 상기 세라믹 본체의 내측에서 외측으로 갈수록 더 얇은 두께를 갖는
    적층 세라믹 커패시터.
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