JP2021153084A - セラミック電子部品及びその製造方法、並びに回路基板 - Google Patents
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Abstract
【課題】セラミック素体に焼結下地層及びメッキ層を含む外部電極を良好に形成可能なセラミック電子部品を提供する。【解決手段】セラミック電子部品は、セラミック素体と、一対の外部電極と、を具備する。上記セラミック素体は、一対の端面と、上記一対の端面を接続する側面と、を含み、上記側面が、上記一対の端面に隣接する一対の端部領域と、当該一対の端部領域の間に位置する中間領域と、で構成される。上記一対の外部電極は、上記一対の端面と上記側面の上記一対の端部領域とを被覆し、上記側面の上記中間領域に対する表面粗さＲａの差が４０ｎｍ以下の外面を有する一対の下地層と、上記一対の下地層の上記外面を被覆し、上記一対の下地層の上記外面から上記側面の上記中間領域に延出する一対の延出領域を有する一対のメッキ層と、を含む。好ましくは、上記側面の上記中間領域に対する上記一対の延出部の接触角が鋭角である。【選択図】図５
Description
本発明は、一対の外部電極を備えたセラミック電子部品及びその製造方法、並びに回路基板に関する。
特許文献１には、下地層及びメッキ層を含む外部電極を有する積層セラミックコンデンサが開示されている。特許文献１に記載の積層セラミックコンデンサの製造方法では、セラミック素体に導電性ペーストを焼き付けることで下地層が形成され、下地層上に湿式メッキ法によってメッキ層が形成される。
しかしながら、上記のようにセラミック素体に対して下地層を介してメッキ層を設ける構成の積層セラミックコンデンサでは、メッキ層に不具合が生じやすい。これに対し、本願の発明者は、下地層が形成されたセラミック素体に対して特定の前処理を施すことによって、メッキ層の不具合の発生を低減可能であることを見出した。
以上のような事情に鑑み、本発明の目的は、セラミック素体に下地層及びメッキ層を含む外部電極を良好に形成可能なセラミック電子部品及びその製造方法、並びに回路基板を提供することにある。
上記目的を達成するため、本発明の一形態に係るセラミック電子部品は、セラミック素体と、一対の外部電極と、を具備する。
上記セラミック素体は、一対の端面と、上記一対の端面を接続する側面と、を含み、上記側面が、上記一対の端面に隣接する一対の端部領域と、当該一対の端部領域の間に位置する中間領域と、で構成される。
上記一対の外部電極は、上記一対の端面と上記側面の上記一対の端部領域とを被覆し、上記側面の上記中間領域に対する表面粗さＲａの差が４０ｎｍ以下の外面を有する一対の下地層と、上記一対の下地層の上記外面を被覆し、上記一対の下地層の上記外面から上記側面の上記中間領域に延出する一対の延出領域を有する一対のメッキ層と、を含む。
好ましくは、上記側面の上記中間領域に対する上記一対の延出部の接触角が鋭角である。
上記セラミック素体は、一対の端面と、上記一対の端面を接続する側面と、を含み、上記側面が、上記一対の端面に隣接する一対の端部領域と、当該一対の端部領域の間に位置する中間領域と、で構成される。
上記一対の外部電極は、上記一対の端面と上記側面の上記一対の端部領域とを被覆し、上記側面の上記中間領域に対する表面粗さＲａの差が４０ｎｍ以下の外面を有する一対の下地層と、上記一対の下地層の上記外面を被覆し、上記一対の下地層の上記外面から上記側面の上記中間領域に延出する一対の延出領域を有する一対のメッキ層と、を含む。
好ましくは、上記側面の上記中間領域に対する上記一対の延出部の接触角が鋭角である。
このセラミック電子部品では、下地層の外面からセラミック素体の側面の中間領域にメッキ層の延出部が延出する。このような構成において、下地層の外面とセラミック素体の側面の中間領域との表面粗さＲａの差を小さく留めることにより、セラミック素体の側面の中間領域に対するメッキ層の延出部の接触角を小さくすることができる。これにより、メッキ層の延出部を起点とする外部電極の剥離を抑制することができる。
上記下地層がニッケルを主成分としてもよい。
上記下地層がセラミック成分を含んでもよい。
上記一対の下地層の上記外面と上記側面の上記中間領域との表面粗さＲａの差が３０ｎｍ以下であってもよい。
上記下地層の上記外面の表面粗さＲａが１０ｎｍ以上２００ｎｍ未満であってもよい。
上記中間領域の表面粗さＲａが１０ｎｍ以上１５０ｎｍ未満であってもよい。
上記下地層がセラミック成分を含んでもよい。
上記一対の下地層の上記外面と上記側面の上記中間領域との表面粗さＲａの差が３０ｎｍ以下であってもよい。
上記下地層の上記外面の表面粗さＲａが１０ｎｍ以上２００ｎｍ未満であってもよい。
上記中間領域の表面粗さＲａが１０ｎｍ以上１５０ｎｍ未満であってもよい。
本発明の一形態に係るセラミック電子部品の製造方法では、一対の端面と、上記一対の端面を接続する側面と、を含むセラミック素体と、上記一対の端面から上記側面に回り込み、上記側面上で相互に離間する一対の下地層と、を含む複合焼結体が作製される。
上記複合焼結体にブラスト研磨が施される。
上記ブラスト研磨を施した上記複合焼結体に、湿式メッキ法によって上記一対の下地層の外面を被覆する一対のメッキ層が形成される。
上記複合焼結体にブラスト研磨が施される。
上記ブラスト研磨を施した上記複合焼結体に、湿式メッキ法によって上記一対の下地層の外面を被覆する一対のメッキ層が形成される。
この構成では、セラミック素体及び下地層で構成される複合焼結体にブラスト研磨を施すことにより、下地層の外面を均一に研削することができる。これにより、焼成時などに下地層の外面に生成された金属酸化物が除去されるため、下地層の外面にムラなくメッキ層を形成することができる。また、ブラスト研磨を用いることによって下地層の外面とセラミック素体の側面の中間領域との表面粗さＲａの差を小さく留めることができるため、外部電極の剥離を抑制可能な構成が得られる。
上記ブラスト研磨を施すことは、上記一対の下地層の上記外面と上記側面における上記一対の下地層の間の領域との表面粗さＲａの差を４０ｎｍ以下とすることを含んでもよい。
上記一対のメッキ層は、上記一対の下地層の外面から上記側面に延出する一対の延出部を有してもよい。この場合、上記側面に対する上記一対の延出部の接触角が鋭角であってもよい。
上記複合焼結体を作製することは、上記セラミック素体と上記一対の下地層とを同時焼成することを含んでもよい。
上記一対のメッキ層は、上記一対の下地層の外面から上記側面に延出する一対の延出部を有してもよい。この場合、上記側面に対する上記一対の延出部の接触角が鋭角であってもよい。
上記複合焼結体を作製することは、上記セラミック素体と上記一対の下地層とを同時焼成することを含んでもよい。
本発明の一形態に係る回路基板は、上記積層セラミック電子部品と、基板本体と、一対の端子と、半田と、を具備する。
上記一対の端子は、上記基板本体上に設けられている。
上記半田は、上記一対の外部電極と上記一対の端子とを接合する。
上記一対の端子は、上記基板本体上に設けられている。
上記半田は、上記一対の外部電極と上記一対の端子とを接合する。
セラミック素体に下地層及びメッキ層を含む外部電極を良好に形成可能なセラミック電子部品及びその製造方法、並びに回路基板を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０の基本構成］
図１〜４は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、図１のＡ−Ａ'線に沿った断面図である。図３は、図１のＢ−Ｂ'線に沿った断面図である。図４は、図１のＣ−Ｃ'線に沿った断面図である。
図１〜４は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、図１のＡ−Ａ'線に沿った断面図である。図３は、図１のＢ−Ｂ'線に沿った断面図である。図４は、図１のＣ−Ｃ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。積層セラミックコンデンサ１０は、その用途などに応じて様々なサイズに形成可能であり、一例として、Ｘ軸、Ｙ軸、及びＺ軸に沿った寸法をそれぞれ１．０ｍｍ、０．５ｍｍ、及び０．５ｍｍとすることができる。
セラミック素体１１は、一対の端面Ｅと、一対の第１側面Ｓ１と、一対の第２側面Ｓ２と、を含む外面を有する六面体として構成される。セラミック素体１１では、Ｙ−Ｚ平面に平行に延びる一対の端面Ｅが、Ｘ−Ｙ平面に平行に延びる第１側面Ｓ１及びＸ−Ｚ平面に平行に延びる第２側面Ｓ２よってＸ軸方向に沿って接続されている。
セラミック素体１１の端面Ｅ及び側面Ｓ１，Ｓ２はいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。
各外部電極１４，１５は、セラミック素体１１の両端面Ｅを覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の各端面Ｅから第１側面Ｓ１及び第２側面Ｓ２に回り込み、第１側面Ｓ１及び第２側面Ｓ２上においてＸ軸方向に相互に離間している。
セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた複数の第１内部電極１２及び第２内部電極１３を有する。複数の内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
つまり、セラミック素体１１には、内部電極１２，１３がセラミック層を挟んでＺ軸方向に対向する対向領域が形成されている。第１内部電極１２は、対向領域から一方の端面Ｅに引き出され、第１外部電極１４に接続されている。第２内部電極１３は、対向領域から他方の端面Ｅに引き出され、第２外部電極１５に接続されている。
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、内部電極１２，１３の対向領域において複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
［積層セラミックコンデンサ１０の詳細構成］
本実施形態に係る積層セラミックコンデンサ１０は、セラミック素体１１に対して良好な外部電極１４，１５を安定して形成可能な構成を有する。これにより、本実施形態に係る外部電極１４，１５では、内部電極１２，１３に対する良好な接続性が得られやすく、かつ実装時における良好な半田濡れ性が確保されやすい。
本実施形態に係る積層セラミックコンデンサ１０は、セラミック素体１１に対して良好な外部電極１４，１５を安定して形成可能な構成を有する。これにより、本実施形態に係る外部電極１４，１５では、内部電極１２，１３に対する良好な接続性が得られやすく、かつ実装時における良好な半田濡れ性が確保されやすい。
具体的に、積層セラミックコンデンサ１０では、第１外部電極１４が第１下地層１４ａと第１メッキ層１４ｂとを有し、第２外部電極１５が第２下地層１５ａと第２メッキ層１５ｂとを有する。下地層１４ａ，１５ａは導電体の焼結膜として構成され、メッキ層１４ｂ，１５ｂは金属の湿式メッキ膜として構成される。
下地層１４ａ，１５ａは、セラミック素体１１の端面Ｅ及び側面Ｓ１，Ｓ２に隣接し、外部電極１４，１５の最内層を構成する。外部電極１４，１５では、下地層１４ａ，１５ａを設けることで、セラミック素体１１の端面Ｅにおける内部電極１２，１３に対する接続をより確実に得ることができる。
図２，３に示すように、セラミック素体１１の側面Ｓ１，Ｓ２は、Ｘ軸方向の両端部に位置する一対の端部領域Ｐ１と、一対の端部領域Ｐ１の間に位置する中間領域Ｐ２と、で構成される。一対の端部領域Ｐ１は下地層１４ａ，１５ａで覆われており、中間領域Ｐ２は下地層１４ａ，１５ａで覆われていない。
メッキ層１４ｂ，１５ｂは、下地層１４ａ，１５ａ上からセラミック素体１１を覆い、外部電極１４，１５の最外層を構成する。積層セラミックコンデンサ１０では、外部電極１４，１５の最外層として下地層１４ａ，１５ａよりも半田濡れ性の高いメッキ層１４ｂ，１５ｂを設けることで、容易に実装可能となる。
メッキ層１４ｂ，１５ｂは、下地層１４ａ，１５ａの外面Ｑの全体を覆い、更に下地層１４ａ，１５ａを超えてＸ軸方向内側に延出する延出部１４ｂ１，１５ｂ１を有する。メッキ層１４ｂ，１５ｂの延出部１４ｂ１，１５ｂ１は、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２上に直接接触している。
図５は、積層セラミックコンデンサ１０におけるメッキ層１４ｂ，１５ｂの延出部１４ｂ１，１５ｂ１及びその近傍を拡大して示す部分断面図である。積層セラミックコンデンサ１０では、外部電極１４，１５が共通の構成を有するため、説明の便宜上、図５には外部電極１４，１５について符号を同時に示している。
積層セラミックコンデンサ１０では、下地層１４ａ，１５ａの外面Ｑと、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２とで、表面粗さＲａの差ΔＲａが小さい。具体的に、ΔＲａは、４０ｎｍ以下であることが好ましく、３０ｎｍ以下であることがより好ましい。なお、ΔＲａが小さければ、各面における表面粗さＲａの大小関係は任意であってよい。
この構成により、積層セラミックコンデンサ１０では、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２に対して延出部１４ｂ１，１５ｂ１の表面が形成する角度として規定される図５に示す接触角θが小さくなる。具体的に、延出部１４ｂ１，１５ｂ１の接触角θは鋭角であることが好ましい。
外部電極１４，１５では、延出部１４ｂ１，１５ｂ１の接触角θを鋭角とすることで、延出部１４ｂ１，１５ｂ１に対し、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２から剥離させる向きの外力が加わりにくくなる。このため、延出部１４ｂ１，１５ｂ１では、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２に対する接合が妨げられにくい。
これにより、積層セラミックコンデンサ１０では、延出部１４ｂ１，１５ｂ１を起点とする外部電極１４，１５の剥離を防止することができる。したがって、積層セラミックコンデンサ１０では、外部電極１４，１５の剥離に起因する耐湿性の低下などの不具合の発生を防止することができるため、高い信頼性が得られる。
セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２の表面粗さＲａは、例えば、セラミック素体１１におけるメッキ層１４ｂ，１５ｂに覆われずに露出した領域で測定可能である。
また、下地層１４ａ，１５ａの外面Ｑの表面粗さＲａは、例えば、メッキ層１４ｂ，１５ｂを剥離させて測定することができる。メッキ層１４ｂ，１５ｂの剥離には、例えば、メッキ剥離液を用いることができる。より詳細に、積層セラミックコンデンサ１０を浸漬させたメッキ剥離液を攪拌することで、メッキ層１４ｂ，１５ｂを剥離させ、下地層１４ａ，１５ａを露出させることができる。
セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２及び下地層１４ａ，１５ａの外面Ｑの表面粗さＲａの測定には、レーザ顕微鏡を用いることができる。また、表面粗さＲａの測定は、例えば、それぞれの面における所定の矩形の領域（２５０μｍ×２５０μｍ）において行うことができる。
下地層１４ａ，１５ａの外面Ｑでは、その全領域にわたって、表面粗さＲａが１０ｎｍ以上２００ｎｍ未満であることが好ましく、３０ｎｍ以上１５０ｎｍ未満であることがより好ましい。これにより、積層セラミックコンデンサ１０では、下地層１４ａ，１５ａの外面Ｑの全領域にわたって均一な厚みのメッキ層１４ｂ，１５ｂが形成されやすくなる。
また、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２では、表面粗さＲａが１０ｎｍ以上１５０ｎｍ未満であることが好ましく、２０ｎｍ以上１２０ｎｍ未満であることがより好ましい。これにより、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２に対する延出部１４ｂ１，１５ｂ１の接触角θがより小さく留まりやすくなる。
下地層１４ａ，１５ａは、典型的には、Ｎｉ（ニッケル）を主成分として形成される。しかし、下地層１４ａ，１５ａの主成分は、これ以外にも、例えば、Ｃｕ（銅）、Ｐｄ（パラジウム）、及びＡｇ（銀）などであってもよい。なお、本実施形態では、主成分とは最も含有比率の高い成分のことを言うものとする。
また、下地層１４ａ，１５ａは、セラミック素体１１に対する接合性を高めるために、セラミック成分を含有することが好ましい。下地層１４ａ，１５ａに含ませるセラミック成分は、典型的にはセラミック素体１１と共通の組成系の誘電体セラミックスであるが、必要に応じて他のセラミックスであってもよい。
更に、積層セラミックコンデンサ１０では、下地層１４ａ，１５ａの外面Ｑにおける導電性の低い金属酸化物の存在によって、メッキ層１４ｂ，１５ｂにムラが発生しやすくなる。このため、下地層１４ａ，１５ａの外面Ｑでは、金属酸化物が少ないことが好ましい。
メッキ層１４ｂ，１５ｂは、単一のメッキ膜で構成された単層構造であっても、複数のメッキ膜で構成された積層構造であってもよい。一例として、メッキ層１４ｂ，１５ｂは、Ｃｕ（銅）膜、Ｎｉ（ニッケル）膜、及びＳｎ（錫）膜が、下地層１４ａ，１５ａの外面Ｑ側からこの順番で積層された積層構造とすることができる。
［積層セラミックコンデンサ１０の製造方法］
図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７〜１１は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７〜１１を適宜参照しながら説明する。
図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７〜１１は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７〜１１を適宜参照しながら説明する。
（ステップＳ０１：セラミック素体作製）
ステップＳ０１では、図７に示す未焼成のセラミック素体１１１を作製する。未焼成のセラミック素体１１１は、例えば、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電性ペーストを印刷しておくことにより、未焼成の内部電極１１２，１１３を配置することができる。
ステップＳ０１では、図７に示す未焼成のセラミック素体１１１を作製する。未焼成のセラミック素体１１１は、例えば、複数のセラミックシートをＺ軸方向に積層して熱圧着することにより得られる。セラミックシートに予め所定のパターンの導電性ペーストを印刷しておくことにより、未焼成の内部電極１１２，１１３を配置することができる。
セラミックシートは、セラミックスラリーをシート状に成形した未焼成の誘電体グリーンシートである。セラミックシートは、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックスラリーの成分は、所定の組成のセラミック素体１１が得られるように調整される。
（ステップＳ０２：下地層形成）
ステップＳ０２では、ステップＳ０１で作製した未焼成のセラミック素体１１１に未焼成の下地層１１４ａ，１１５ａを形成する。これにより、図８に示す複合未焼結体１１１ａが得られる。下地層１１４ａ，１１５ａは、例えば、セラミック素体１１１に導電性ペーストを塗布することで形成可能である。
ステップＳ０２では、ステップＳ０１で作製した未焼成のセラミック素体１１１に未焼成の下地層１１４ａ，１１５ａを形成する。これにより、図８に示す複合未焼結体１１１ａが得られる。下地層１１４ａ，１１５ａは、例えば、セラミック素体１１１に導電性ペーストを塗布することで形成可能である。
複合未焼結体１１１ａでは、例えば、導電性ペーストにセラミック粉末を混合することによって、下地層１１４ａ，１１５ａにセラミック成分を含ませることができる。これにより、焼成後の複合焼結体１１ａにおいて、下地層１４ａ，１５ａのセラミック素体１１に対する高い接合性が得られる。
（ステップＳ０３：焼成）
ステップＳ０３では、ステップＳ０２で得られた複合未焼結体１１１ａを焼成する。これにより、複合未焼結体１１１ａが焼結し、図９に示す複合焼結体１１ａが得られる。複合未焼結体１１１ａの焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。複合未焼結体１１１ａの焼成条件は、適宜決定可能である。
ステップＳ０３では、ステップＳ０２で得られた複合未焼結体１１１ａを焼成する。これにより、複合未焼結体１１１ａが焼結し、図９に示す複合焼結体１１ａが得られる。複合未焼結体１１１ａの焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。複合未焼結体１１１ａの焼成条件は、適宜決定可能である。
ステップＳ０３では、複合未焼結体１１１ａを構成する、セラミック素体１１１と、セラミック素体１１１の端面Ｅに露出する内部電極１１２，１１３に接続された下地層１１４ａ，１１５ａと、が同時焼成される。これにより、焼成後の複合焼結体１１ａでは、内部電極１２，１３と下地層１４ａ，１５ａとの良好な接続性が得られる。
より詳細に、金属を主成分とする内部電極１１２，１１３及び下地層１１４ａ，１１５ａは、セラミック素体１１１を構成するセラミックスよりも早い段階で収縮を開始する。しかし、未焼成の段階で接続された内部電極１１２，１１３及び下地層１１４ａ，１１５ａは、一体として収縮することで、その接続が焼結後にも保たれやすくなる。
したがって、積層セラミックコンデンサ１０では、内部電極１２，１３と外部電極１４，１５との接続を確保することができる。これにより、積層セラミックコンデンサ１０では、内部電極１２，１３と外部電極１４，１５との接続不良に起因する容量の低下や、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）の増大が生じにくい。
（ステップＳ０４：ブラスト研磨）
ステップＳ０４では、ステップＳ０３で得られた複合焼結体１１ａにブラスト研磨を施す。ブラスト研磨では、複合焼結体１１ａに細かい研磨材を吹き掛けることにより、複合焼結体１１ａの外面を構成する下地層１４ａ，１５ａの外面Ｑ及びセラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２を研削する。
ステップＳ０４では、ステップＳ０３で得られた複合焼結体１１ａにブラスト研磨を施す。ブラスト研磨では、複合焼結体１１ａに細かい研磨材を吹き掛けることにより、複合焼結体１１ａの外面を構成する下地層１４ａ，１５ａの外面Ｑ及びセラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２を研削する。
ブラスト研磨装置Ｍで用いる研磨材は、複合焼結体１１ａに対して充分に高い硬度を有していればよく、例えば、ジルコニアやアルミナなどによって形成可能である。また、研磨材の粒径は、複合焼結体１１ａに対して充分に小さければよく、例えば、１０μｍ〜１２００μｍの範囲内とすることができる。
本願の発明者は、メッキ層１４ｂ，１５ｂを形成するために複合焼結体１１ａに施す前処理としてブラスト研磨が非常に優れていることを見出した。つまり、複合焼結体１１ａにブラスト研磨を施すことによって、複合焼結体１１ａの外面全体を良好なメッキ層１４ｂ，１５ｂを形成するために適した状態とすることができる。
より詳細に、ブラスト研磨では、個々の持つエネルギの小さい細かい研磨材を多量に吹き掛けることで、複合焼結体１１ａの外面に加わる衝撃を均一にすることができる。このため、ブラスト研磨では、被処理面の加工性によらずに、凹凸形状を均すことができ、つまり表面粗さＲａを低減することができる。
したがって、複合焼結体１１ａに対するブラスト研磨では、金属を主成分とする下地層１４ａ，１５ａの外面Ｑと、セラミックスを主成分とするセラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２と、の加工性が大きく異なる被処理面について、同時に表面粗さＲａを低減することができる。
このため、複合焼結体１１ａに対するブラスト研磨によって、下地層１４ａ，１５ａの外面Ｑと、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２と、の表面粗さＲａの差ΔＲａを小さくすることができる。つまり、積層セラミックコンデンサ１０では、ブラスト研磨を用いることで、ΔＲａが小さい構成を実現可能である。
また、複合焼結体１１ａに対するブラスト研磨では、焼成時などに下地層１４ａ，１５ａの外面Ｑに生成された金属酸化物を均一に除去することができる。これにより、下地層１４ａ，１５ａの外面Ｑでは、導電性が向上するため、湿式メッキ法で均一に金属を析出させることが可能となる。
複合焼結体１１ａの外面における表面粗さＲａ、及び表面粗さＲａの差ΔＲは、ブラスト研磨の条件によって調整可能である。ブラスト研磨の条件としては、例えば、研磨材の種類や粒径、研磨材の投射量や投射速度、処理時間などが挙げられる。なお、ステップＳ０４におけるブラスト研磨としては、乾式及び湿式のいずれであってもよく、必要に応じて任意の公知の技術を適用することが可能である。
ここで、積層セラミックコンデンサ１０の製造過程で用いられる代表的な研磨技術であるバレル研磨及び化学研磨について説明する。バレル研磨及び化学研磨では、本実施形態に係るブラスト研磨のように複合焼結体１１ａの外面全体を良好なメッキ層１４ｂ，１５ｂを形成するために適した状態とすることができない。
つまり、バレル研磨では、複合焼結体１１ａ同士を衝突させるため、複合焼結体１１ａの外面に大きい衝撃が不均一に加わる。このため、バレル研磨では、加工性の大きく異なる下地層１４ａ，１５ａの外面Ｑ及びセラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２とで表面粗さＲａの差ΔＲａが大きくなりやすい。
化学研磨では、複合焼結体１１ａの外面を溶解させる。下地層１４ａ，１５ａの外面Ｑでは、溶解によって凹凸形状が増幅されることで、表面粗さＲａが大きくなりやすい。これにより、下地層１４ａ，１５ａの外面Ｑに形成されるメッキ層１４ｂ，１５ｂにムラが発生しやすくなる。
また、化学研磨でも、焼成時などに下地層１４ａ，１５ａの外面Ｑに生成された金属酸化物を溶解させて除去することができる。しかしながら、化学研磨では、金属酸化物の溶解とともに、セラミック素体１１の溶解も進行するため、積層セラミックコンデンサ１０の外形不良や寿命不良が発生しやすくなる。
（ステップＳ０５：メッキ層形成）
ステップＳ０５では、ステップＳ０４でブラスト研磨を施した複合焼結体１１ａにメッキ層１４ｂ，１５ｂを設ける。メッキ層１４ｂ，１５ｂの形成には、電解式又は無電解式の湿式メッキ法を用いる。これにより、外部電極１４，１５が完成し、図１〜４に示す積層セラミックコンデンサ１０が得られる。
ステップＳ０５では、ステップＳ０４でブラスト研磨を施した複合焼結体１１ａにメッキ層１４ｂ，１５ｂを設ける。メッキ層１４ｂ，１５ｂの形成には、電解式又は無電解式の湿式メッキ法を用いる。これにより、外部電極１４，１５が完成し、図１〜４に示す積層セラミックコンデンサ１０が得られる。
図１０は、ステップＳ０５の過程を示す図である。導電性が高い下地層１４ａ，１５ａの外面Ｑでは、メッキ層１４ｂ，１５ｂの成長が促進される。また、下地層１４ａ，１５ａの外面Ｑでは、導電性にムラが無く、かつ全体にわたって表面粗さＲａが小さいため、メッキ層１４ｂ，１５ｂの成長が均一に進む
この一方で、導電性が低いセラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２では、メッキ層１４ｂ，１５ｂが形成されにくい。このため、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２におけるＸ軸方向の中央に拡がる大部分の領域には、メッキ層１４ｂ，１５ｂが形成されない。
しかしながら、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２でも、下地層１４ａ，１５ａの外面Ｑにおける金属の析出に誘引され、下地層１４ａ，１５ａに隣接するＸ軸方向両端部において金属の析出が生じる。これにより、メッキ層１４ｂ，１５ｂの延出部１４ｂ１，１５ｂ１が形成される。
特に、本実施形態では、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２において、下地層１４ａ，１５ａの外面Ｑと、表面粗さＲａが近く、つまり同様の滑らかさを有する。したがって、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２は、下地層１４ａ，１５ａの外面Ｑとともに一連の滑らかな面を構成している。
このため、セラミック素体１１の側面Ｓ１，Ｓ２の中間領域Ｐ２では、下地層１４ａ，１５ａの外面Ｑにおけるメッキ層１４ｂ，１５ｂの成長の勢いを受けて、Ｘ軸方向両端部における延出部１４ｂ１，１５ｂ１の成長が促進される。これにより、延出部１４ｂ１，１５ｂ１の接触角θが小さくなる。
［実施例及び比較例］
本発明の実施例及び比較例として、上記と同様の製造方法によって、研磨の条件を変えることで表面粗さＲの差ΔＲａが異なる構成の積層セラミックコンデンサ１０のサンプルを１００個ずつ作製した。積層セラミックコンデンサ１０の各構成では、表面粗さＲａ以外の構成を共通とした。
本発明の実施例及び比較例として、上記と同様の製造方法によって、研磨の条件を変えることで表面粗さＲの差ΔＲａが異なる構成の積層セラミックコンデンサ１０のサンプルを１００個ずつ作製した。積層セラミックコンデンサ１０の各構成では、表面粗さＲａ以外の構成を共通とした。
各構成について、メッキ層１４ｂ，１５ｂにムラや剥離などの不良の発生の有無を評価し、メッキ層１４ｂ，１５ｂに不良が発生したサンプルの数をカウントした。図１１は、この結果を示すグラフであり、各構成について、表面粗さＲの差ΔＲａを横軸とし、メッキ層１４ｂ，１５ｂの不良率を縦軸としたプロットを示している。
図１１に示すように、表面粗さＲの差ΔＲａが４０ｎｍ以下の構成については、メッキ層１４ｂ，１５ｂの不良が発生しなかった。これに対し、表面粗さＲａの差ΔＲａが４０ｎｍを超える構成については、表面粗さＲの差ΔＲａが大きくなるにつれてメッキ層１４ｂ，１５ｂの不良が多く発生する傾向が見られた。
また、表面粗さＲａの差ΔＲａが３０ｎｍ以下の構成では、特に高い半田濡れ性が得られ、メッキ層１４ｂ，１５ｂを更に良好に形成可能であることがわかった。また、表面粗さＲａの差ΔＲａが３０ｎｍ以下の構成では、メッキ層１４ｂ，１５ｂの形成過程におけるセラミック素体１１では、側面Ｓ１，Ｓ２の端部領域Ｐ１と中間領域Ｐ２とに加わる応力が同等となるため、クラックが発生しにくくなることがわかった。
なお、表面粗さＲａの差ΔＲａを１０μｍ未満とするためには、ブラスト研磨の処理時間の増加や、研磨材の粒径などの研磨条件の精度の向上などが必要となるため、製造コストの大幅な増大が伴う。このため、表面粗さＲａの差ΔＲａは１０μｍ以上に留めることが好ましい。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、本発明は、積層セラミックコンデンサのみならず、一対の外部電極を備えた構成を有するセラミック電子部品全般に適用可能である。本発明を適用可能なセラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
また、本発明に係るセラミック電子部品を用いて、本発明に係る回路基板を構成することができる。一例として、図１２に示す回路基板２００は、上記実施形態に係る積層セラミックコンデンサ１０と、基板本体２０１と、一対の端子２０２と、半田２０３と、を有する。一対の端子２０２は、基板本体２０１上に設けられている。一対の端子２０２にはそれぞれ、半田２０３を介して積層セラミックコンデンサ１０の外部電極１４，１５が接合されている。回路基板２００では、外部電極１４，１５のメッキ層１４ｂ，１５ｂが高い半田濡れ性を有するため、外部電極１４，１５と一対の端子２０２との半田２０３を介したより確実な接合性が得られる。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…下地層
１４ｂ，１５ｂ…メッキ層
１４ｂ１，１５ｂ１…延出部
Ｅ…端面
Ｓ１，Ｓ２…側面
Ｐ１…側面の端部領域
Ｐ２…側面の中間領域
Ｑ…下地層の外面
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…下地層
１４ｂ，１５ｂ…メッキ層
１４ｂ１，１５ｂ１…延出部
Ｅ…端面
Ｓ１，Ｓ２…側面
Ｐ１…側面の端部領域
Ｐ２…側面の中間領域
Ｑ…下地層の外面
Claims (13)
- 一対の端面と、前記一対の端面を接続する側面と、を含み、前記側面が、前記一対の端面に隣接する一対の端部領域と、当該一対の端部領域の間に位置する中間領域と、で構成されるセラミック素体と、
前記一対の端面と前記側面の前記一対の端部領域とを被覆し、前記側面の前記中間領域に対する表面粗さＲａの差が４０ｎｍ以下の外面を有する一対の下地層と、前記一対の下地層の前記外面を被覆し、前記一対の下地層の前記外面から前記側面の前記中間領域に延出する一対の延出部を有する一対のメッキ層と、を含む一対の外部電極と、
を具備するセラミック電子部品。 - 請求項１に記載のセラミック電子部品であって、
前記側面の前記中間領域に対する前記一対の延出部の接触角が鋭角である
セラミック電子部品。 - 請求項１又は２に記載のセラミック電子部品であって、
前記下地層がニッケルを主成分とする
セラミック電子部品。 - 請求項１から３のいずれか１項に記載のセラミック電子部品であって、
前記下地層がセラミック成分を含む
セラミック電子部品。 - 請求項１から４のいずれか１項に記載のセラミック電子部品であって、
前記一対の下地層の前記外面と前記側面の前記中間領域との表面粗さＲａの差が３０ｎｍ以下である
セラミック電子部品。 - 請求項１から５のいずれか１項に記載のセラミック電子部品であって、
前記下地層の前記外面の表面粗さＲａが１０ｎｍ以上２００ｎｍ未満である
セラミック電子部品。 - 請求項１から６のいずれか１項に記載のセラミック電子部品であって、
前記中間領域の表面粗さＲａが１０ｎｍ以上１５０ｎｍ未満である
セラミック電子部品。 - 一対の端面と、前記一対の端面を接続する側面と、を含むセラミック素体と、前記一対の端面から前記側面に回り込み、前記側面上で相互に離間する一対の下地層と、を含む複合焼結体を作製し、
前記複合焼結体にブラスト研磨を施し、
前記ブラスト研磨を施した前記複合焼結体に、湿式メッキ法によって前記一対の下地層の外面を被覆する一対のメッキ層を形成する
セラミック電子部品の製造方法。 - 請求項８に記載のセラミック電子部品の製造方法であって、
前記ブラスト研磨を施すことは、前記一対の下地層の前記外面と前記側面における前記一対の下地層の間の領域との表面粗さＲａの差を４０ｎｍ以下とすることを含む
セラミック電子部品の製造方法。 - 請求項８又は９に記載のセラミック電子部品の製造方法であって、
前記一対のメッキ層は、前記一対の下地層の外面から前記側面に延出する一対の延出部を有する
セラミック電子部品の製造方法。 - 請求項１０に記載のセラミック電子部品の製造方法であって、
前記側面に対する前記一対の延出部の接触角が鋭角である
セラミック電子部品の製造方法。 - 請求項８から１１のいずれか１項に記載のセラミック電子部品の製造方法であって、
前記複合焼結体を作製することは、前記セラミック素体と前記一対の下地層とを同時焼成することを含む
セラミック電子部品の製造方法。 - 一対の端面と、前記一対の端面を接続する側面と、を含み、前記側面が、前記一対の端面に隣接する一対の端部領域と、当該一対の端部領域の間に位置する中間領域と、で構成されるセラミック素体と、
前記一対の端面と前記側面の前記一対の端部領域とを被覆し、前記側面の前記中間領域に対する表面粗さＲａの差が４０ｎｍ以下の外面を有する一対の下地層と、前記一対の下地層の前記外面を被覆し、前記一対の下地層の前記外面から前記側面の前記中間領域に延出する一対の延出部を有する一対のメッキ層と、を含む一対の外部電極と、
基板本体と、
前記基板本体上に設けられた一対の端子と、
前記一対の外部電極と前記一対の端子とを接合する半田と、
を具備する回路基板。
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