KR20210119304A - 세라믹 전자 부품 및 그 제조 방법, 그리고 회로 기판 - Google Patents

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사또시 고바야시
야스아끼 우찌다
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다이요 유덴 가부시키가이샤
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Abstract

[과제] 세라믹 미가공체에 소결 하지층 및 도금층을 포함하는 외부 전극을 양호하게 형성 가능한 세라믹 전자 부품을 제공한다.
[해결 수단] 세라믹 전자 부품은 세라믹 미가공체와 한 쌍의 외부 전극을 구비한다. 상기 세라믹 미가공체는, 한 쌍의 단부면과, 상기 한 쌍의 단부면을 접속하는 측면을 포함하고, 상기 측면이, 상기 한 쌍의 단부면에 인접하는 한 쌍의 단부 영역과, 당해 한 쌍의 단부 영역의 사이에 위치하는 중간 영역으로 구성된다. 상기 한 쌍의 외부 전극은, 상기 한 쌍의 단부면과 상기 측면의 상기 한 쌍의 단부 영역을 피복하고, 상기 측면의 상기 중간 영역에 대한 표면 조도 Ra의 차가 40nm 이하인 외면을 갖는 한 쌍의 하지층과, 상기 한 쌍의 하지층의 상기 외면을 피복하고, 상기 한 쌍의 하지층의 상기 외면으로부터 상기 측면의 상기 중간 영역으로 연장 돌출되는 한 쌍의 연장 돌출 영역을 갖는 한 쌍의 도금층을 포함한다. 바람직하게는, 상기 측면의 상기 중간 영역에 대한 상기 한 쌍의 연장 돌출부의 접촉각이 예각이다.

Description

세라믹 전자 부품 및 그 제조 방법, 그리고 회로 기판 {CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME, AND CIRCUIT BOARD}
본 개시는, 한 쌍의 외부 전극을 구비한 세라믹 전자 부품 및 그 제조 방법, 그리고 회로 기판에 관한 것이다.
특허문헌 1에는, 하지층 및 도금층을 포함하는 외부 전극을 갖는 적층 세라믹 콘덴서가 개시되어 있다. 특허문헌 1에 기재된 적층 세라믹 콘덴서의 제조 방법에서는, 세라믹 미가공체(素體)에 도전성 페이스트를 베이킹함으로써 하지층이 형성되고, 하지층 상에 습식 도금법에 의해 도금층이 형성된다.
일본 특허 공개 제2019-201106호 공보
그러나, 상기와 같이 세라믹 미가공체에 대하여 하지층을 개재하여 도금층을 마련하는 구성의 적층 세라믹 콘덴서에서는, 도금층에 문제가 발생하기 쉽다. 이에 대하여, 본원의 발명자는, 하지층이 형성된 세라믹 미가공체에 대하여 특정한 전처리를 실시함으로써, 도금층의 문제의 발생을 저감시킬 수 있는 것을 발견하였다.
이상과 같은 사정을 감안하여, 본 개시의 목적은, 세라믹 미가공체에 하지층 및 도금층을 포함하는 외부 전극을 양호하게 형성 가능한 세라믹 전자 부품 및 그 제조 방법, 그리고 회로 기판을 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 개시의 일 형태에 관한 세라믹 전자 부품은, 세라믹 미가공체와, 한 쌍의 외부 전극을 구비한다.
상기 세라믹 미가공체는, 한 쌍의 단부면과, 상기 한 쌍의 단부면을 접속하는 측면을 포함하고, 상기 측면이, 상기 한 쌍의 단부면에 인접하는 한 쌍의 단부 영역과, 당해 한 쌍의 단부 영역의 사이에 위치하는 중간 영역으로 구성된다.
상기 한 쌍의 외부 전극은, 상기 한 쌍의 단부면과 상기 측면의 상기 한 쌍의 단부 영역을 피복하고, 상기 측면의 상기 중간 영역에 대한 표면 조도 Ra의 차가 40nm 이하인 외면을 갖는 한 쌍의 하지층과, 상기 한 쌍의 하지층의 상기 외면을 피복하고, 상기 한 쌍의 하지층의 상기 외면으로부터 상기 측면의 상기 중간 영역으로 연장 돌출되는 한 쌍의 연장 돌출 영역을 갖는 한 쌍의 도금층을 포함한다.
바람직하게는, 상기 측면의 상기 중간 영역에 대한 상기 한 쌍의 연장 돌출부의 접촉각이 예각이다.
이 세라믹 전자 부품에서는, 하지층의 외면으로부터 세라믹 미가공체의 측면의 중간 영역으로 도금층의 연장 돌출부가 연장 돌출된다. 이와 같은 구성에 있어서, 하지층의 외면과 세라믹 미가공체의 측면의 중간 영역과의 표면 조도 Ra의 차를 작게 해둠으로써, 세라믹 미가공체의 측면의 중간 영역에 대한 도금층의 연장 돌출부의 접촉각을 작게 할 수 있다. 이에 의해, 도금층의 연장 돌출부를 기점으로 하는 외부 전극의 박리를 억제할 수 있다.
상기 하지층이 니켈을 주성분으로 해도 된다.
상기 하지층이 세라믹 성분을 포함해도 된다.
상기 한 쌍의 하지층의 상기 외면과 상기 측면의 상기 중간 영역과의 표면 조도 Ra의 차가 30nm 이하여도 된다.
상기 하지층의 상기 외면의 표면 조도 Ra가 10nm 이상 200nm 미만이어도 된다.
상기 중간 영역의 표면 조도 Ra가 10nm 이상 150nm 미만이어도 된다.
본 개시의 일 형태에 관한 세라믹 전자 부품의 제조 방법에서는, 한 쌍의 단부면과, 상기 한 쌍의 단부면을 접속하는 측면을 포함하는 세라믹 미가공체와, 상기 한 쌍의 단부면으로부터 상기 측면에 돌아들어가고, 상기 측면 상에서 서로 이격되는 한 쌍의 하지층을 포함하는 복합 소결체가 제작된다.
상기 복합 소결체에 블라스트 연마가 실시된다.
상기 블라스트 연마를 실시한 상기 복합 소결체에, 습식 도금법에 의해 상기 한 쌍의 하지층의 외면을 피복하는 한 쌍의 도금층이 형성된다.
이 구성에서는, 세라믹 미가공체 및 하지층으로 구성되는 복합 소결체에 블라스트 연마를 실시함으로써, 하지층의 외면을 균일하게 연삭할 수 있다. 이에 의해, 소성 시 등에 하지층의 외면에 생성된 금속 산화물이 제거되기 때문에, 하지층의 외면에 불균일없이 도금층을 형성할 수 있다. 또한, 블라스트 연마를 사용함으로써 하지층의 외면과 세라믹 미가공체의 측면의 중간 영역과의 표면 조도 Ra의 차를 작게 해둘 수 있기 때문에, 외부 전극의 박리를 억제할 수 있는 구성이 얻어진다.
상기 블라스트 연마를 실시하는 것은, 상기 한 쌍의 하지층의 상기 외면과 상기 측면에 있어서의 상기 한 쌍의 하지층 사이의 영역과의 표면 조도 Ra의 차를 40nm 이하로 하는 것을 포함해도 된다.
상기 한 쌍의 도금층은, 상기 한 쌍의 하지층의 외면으로부터 상기 측면으로 연장 돌출되는 한 쌍의 연장 돌출부를 가져도 된다. 이 경우, 상기 측면에 대한 상기 한 쌍의 연장 돌출부의 접촉각이 예각이어도 된다.
상기 복합 소결체를 제작하는 것은, 상기 세라믹 미가공체와 상기 한 쌍의 하지층을 동시 소성하는 것을 포함해도 된다.
본 개시의 일 형태에 관한 회로 기판은, 상기 세라믹 전자 부품과, 기판 본체와, 한 쌍의 단자와, 땜납을 구비한다.
상기 한 쌍의 단자는 상기 기판 본체 상에 마련되어 있다.
상기 땜납은, 상기 한 쌍의 외부 전극과 상기 한 쌍의 단자를 접합한다.
세라믹 미가공체에 하지층 및 도금층을 포함하는 외부 전극을 양호하게 형성 가능한 세라믹 전자 부품 및 그 제조 방법, 그리고 회로 기판을 제공할 수 있다.
도 1은 본 개시의 일 실시 형태에 관한 적층 세라믹 콘덴서의 사시도이다.
도 2는 상기 적층 세라믹 콘덴서의 도 1의 A-A'선에 따른 단면도다.
도 3은 상기 적층 세라믹 콘덴서의 도 1의 B-B'선에 따른 단면도다.
도 4는 상기 적층 세라믹 콘덴서의 도 1의 C-C'선에 따른 단면도다.
도 5는 상기 적층 세라믹 콘덴서의 일부를 확대하여 나타내는 부분 단면도이다.
도 6은 상기 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 7은 스텝 S01에서 제작되는 세라믹 미가공체의 사시도이다.
도 8은 스텝 S02에서 얻어지는 복합 미소결체의 단면도이다.
도 9는 스텝 S03에서 얻어지는 복합 소결체의 단면도이다.
도 10은 스텝 S05에 있어서의 도금층의 형성 과정을 나타내는 부분 단면도이다.
도 11은 ΔRa와 도금층의 불량률의 관계를 나타내는 그래프이다.
도 12는 상기 적층 세라믹 콘덴서를 사용한 회로 기판의 측면도이다.
이하, 도면을 참조하면서, 본 개시의 실시 형태를 설명한다.
도면에는, 적절히 서로 직교하는 X축, Y축 및 Z축이 나타나 있다. X축, Y축 및 Z축은 전체 도면에 있어서 공통이다.
1. 적층 세라믹 콘덴서(10)의 기본 구성
도 1 내지 4는, 본 개시의 일 실시 형태에 관한 적층 세라믹 콘덴서(10)를 나타내는 도면이다. 도 1은, 적층 세라믹 콘덴서(10)의 사시도이다. 도 2는, 도 1의 A-A'선에 따른 단면도다. 도 3은, 도 1의 B-B'선에 따른 단면도다. 도 4는, 도 1의 C-C'선에 따른 단면도다.
적층 세라믹 콘덴서(10)는, 세라믹 미가공체(11)와, 제1 외부 전극(14)과, 제2 외부 전극(15)을 구비한다. 적층 세라믹 콘덴서(10)는 그 용도 등에 따라서 각종 사이즈로 형성 가능하고, 일례로서, X축, Y축 및 Z축에 따른 치수를 각각 1.0mm, 0.5mm 및 0.5mm로 할 수 있다.
세라믹 미가공체(11)는, 한 쌍의 단부면(E)과, 한 쌍의 제1 측면(S1)과, 한 쌍의 제2 측면(S2)을 포함하는 외면을 갖는 육면체로서 구성된다. 세라믹 미가공체(11)에서는, Y-Z 평면에 평행하게 연장되는 한 쌍의 단부면(E)이, X-Y 평면에 평행하게 연장되는 제1 측면(S1) 및 X-Z 평면에 평행하게 연장되는 제2 측면(S2)에 의해 X축 방향에 따라서 접속되어 있다.
세라믹 미가공체(11)의 단부면(E) 및 측면(S1, S2)은 모두, 평탄면으로서 구성된다. 본 실시 형태에 관한 평탄면은, 전체적으로 보았을 때에 평탄하다고 인식되는 면이라면 엄밀하게 평면이 아니어도 되고, 예를 들어 표면의 미소한 요철 형상이나, 소정의 범위에 존재하는 완만한 만곡 형상 등을 갖는 면도 포함된다.
각 외부 전극(14, 15)은 세라믹 미가공체(11)의 양단부면(E)을 덮고, 세라믹 미가공체(11)를 사이에 두고 X축 방향에 대향하고 있다. 외부 전극(14, 15)은, 세라믹 미가공체(11)의 각 단부면(E)으로부터 제1 측면(S1) 및 제2 측면(S2)에 돌아들어가고, 제1 측면(S1) 및 제2 측면(S2) 상에 있어서 X축 방향으로 서로 이격되어 있다.
세라믹 미가공체(11)는 유전체 세라믹스로 형성되어 있다. 세라믹 미가공체(11)는, 유전체 세라믹스에 덮인 복수의 제1 내부 전극(12) 및 제2 내부 전극(13)을 갖는다. 복수의 내부 전극(12, 13)은 모두 X-Y 평면에 따라서 연장되는 시트상이며, Z축 방향에 따라서 교대로 배치되어 있다.
즉, 세라믹 미가공체(11)에는, 내부 전극(12, 13)이 세라믹층을 사이에 두고 Z축 방향에 대향하는 대향 영역이 형성되어 있다. 제1 내부 전극(12)은 대향 영역으로부터 한쪽의 단부면(E)으로 인출되고, 제1 외부 전극(14)에 접속되어 있다. 제2 내부 전극(13)은 대향 영역으로부터 다른 쪽의 단부면(E)으로 인출되고, 제2 외부 전극(15)에 접속되어 있다.
이와 같은 구성에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15) 사이에 전압이 인가되면, 내부 전극(12, 13)의 대향 영역에 있어서 복수의 세라믹층에 전압이 가해진다. 이에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15) 사이의 전압에 따른 전하가 축적된다.
세라믹 미가공체(11)에서는, 내부 전극(12, 13) 사이의 각 세라믹층의 용량을 크게 하기 위해서, 고유전율의 유전체 세라믹스가 사용된다. 고유전율의 유전체 세라믹스로서는, 예를 들어 티타늄산바륨(BaTiO3)으로 대표되는, 바륨(Ba) 및 티타늄(Ti)을 포함하는 페로브스카이트 구조의 재료를 들 수 있다.
또한, 유전체 세라믹스는, 티타늄산스트론튬(SrTiO3), 티타늄산칼슘(CaTiO3), 티타늄산마그네슘(MgTiO3), 지르콘산칼슘(CaZrO3), 티타늄산지르콘산칼슘(Ca(Zr, Ti)O3), 지르콘산바륨(BaZrO3), 산화티타늄(TiO2) 등의 조성계여도 된다.
2. 적층 세라믹 콘덴서(10)의 상세 구성
본 실시 형태에 관한 적층 세라믹 콘덴서(10)는, 세라믹 미가공체(11)에 대하여 양호한 외부 전극(14, 15)을 안정되게 형성 가능한 구성을 갖는다. 이에 의해, 본 실시 형태에 관한 외부 전극(14, 15)에서는, 내부 전극(12, 13)에 대한 양호한 접속성이 얻어지기 쉬우며, 또한 실장 시에 있어서의 양호한 땜납 습윤성이 확보되기 쉽다.
구체적으로, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)이 제1 하지층(14a)과 제1 도금층(14b)을 갖고, 제2 외부 전극(15)이 제2 하지층(15a)과 제2 도금층(15b)을 갖는다. 하지층(14a, 15a)은 도전체의 소결막으로서 구성되고, 도금층(14b, 15b)은 금속의 습식 도금막으로서 구성된다.
하지층(14a, 15a)은 세라믹 미가공체(11)의 단부면(E) 및 측면(S1, S2)에 인접하고, 외부 전극(14, 15)의 최내층을 구성한다. 외부 전극(14, 15)에서는, 하지층(14a, 15a)을 마련함으로써, 세라믹 미가공체(11)의 단부면(E)에 있어서의 내부 전극(12, 13)에 대한 접속을 보다 확실하게 얻을 수 있다.
도 2, 3에 나타내는 바와 같이, 세라믹 미가공체(11)의 측면(S1, S2)은, X축 방향의 양단부에 위치하는 한 쌍의 단부 영역(P1)과, 한 쌍의 단부 영역(P1)의 사이에 위치하는 중간 영역(P2)으로 구성된다. 한 쌍의 단부 영역(P1)은 하지층(14a, 15a)으로 덮여 있고, 중간 영역(P2)은 하지층(14a, 15a)으로 덮여 있지 않다.
도금층(14b, 15b)은 하지층(14a, 15a) 위로부터 세라믹 미가공체(11)를 덮고, 외부 전극(14, 15)의 최외층을 구성한다. 적층 세라믹 콘덴서(10)에서는, 외부 전극(14, 15)의 최외층으로서 하지층(14a, 15a)보다도 땜납 습윤성이 높은 도금층(14b, 15b)을 마련함으로써, 용이하게 실장 가능해진다.
도금층(14b, 15b)은 하지층(14a, 15a)의 외면(Q)의 전체를 덮고, 또한 하지층(14a, 15a)을 넘어 X축 방향 내측으로 연장 돌출되는 연장 돌출부(14b1, 15b1)를 갖는다. 도금층(14b, 15b)의 연장 돌출부(14b1, 15b1)는, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2) 상에 직접 접촉되어 있다.
도 5는, 적층 세라믹 콘덴서(10)에 있어서의 도금층(14b, 15b)의 연장 돌출부(14b1, 15b1) 및 그 근방을 확대하여 나타내는 부분 단면도이다. 적층 세라믹 콘덴서(10)에서는, 외부 전극(14, 15)이 공통의 구성을 갖기 때문에, 설명의 편의상, 도 5에는 외부 전극(14, 15)에 대하여 부호를 동시에 나타내고 있다.
적층 세라믹 콘덴서(10)에서는, 하지층(14a, 15a)의 외면(Q)과, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에서, 표면 조도 Ra의 차 ΔRa가 작다. 구체적으로, ΔRa는 40nm 이하인 것이 바람직하고, 30nm 이하인 것이 보다 바람직하다. 또한, ΔRa가 작으면, 각 면에 있어서의 표면 조도 Ra의 대소 관계는 임의이면 된다.
이 구성에 의해, 적층 세라믹 콘덴서(10)에서는, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에 대하여 연장 돌출부(14b1, 15b1)의 표면이 형성하는 각도로서 규정되는 도 5에 나타내는 접촉각 θ가 작아진다. 구체적으로, 연장 돌출부(14b1, 15b1)의 접촉각 θ는 예각인 것이 바람직하다.
외부 전극(14, 15)에서는, 연장 돌출부(14b1, 15b1)의 접촉각 θ를 예각으로 함으로써, 연장 돌출부(14b1, 15b1)에 대하여, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)으로부터 박리시키는 방향의 외력이 가해지기 어려워진다. 이 때문에, 연장 돌출부(14b1, 15b1)에서는, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에 대한 접합이 방해되기 어렵다.
이에 의해, 적층 세라믹 콘덴서(10)에서는, 연장 돌출부(14b1, 15b1)를 기점으로 하는 외부 전극(14, 15)의 박리를 방지할 수 있다. 따라서, 적층 세라믹 콘덴서(10)에서는, 외부 전극(14, 15)의 박리에서 기인하는 내습성의 저하 등의 문제의 발생을 방지할 수 있기 때문에, 높은 신뢰성이 얻어진다.
세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)의 표면 조도 Ra는, 예를 들어 세라믹 미가공체(11)에 있어서의 도금층(14b, 15b)에 덮이지 않고 노출된 영역에서 측정 가능하다.
또한, 하지층(14a, 15a)의 외면(Q)의 표면 조도 Ra는, 예를 들어 도금층(14b, 15b)을 박리시켜 측정할 수 있다. 도금층(14b, 15b)의 박리에는, 예를 들어 도금 박리액을 사용할 수 있다. 보다 상세하게, 적층 세라믹 콘덴서(10)를 침지시킨 도금 박리액을 교반함으로써, 도금층(14b, 15b)을 박리시켜, 하지층(14a, 15a)을 노출시킬 수 있다.
세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2) 및 하지층(14a, 15a)의 외면(Q)의 표면 조도 Ra의 측정에는, 레이저 현미경(예를 들어 OLYMPUS사제 형식 번호: OLS4100)을 사용할 수 있다. 또한, 표면 조도 Ra의 측정은, 예를 들어 각각의 면에 있어서의 소정의 직사각형의 영역(250㎛×250㎛)에 있어서 행할 수 있다. 또한, 이상치를 배제하기 위해서, 예를 들어 측정 길이를 1군데 250㎛로 하여, 5군데의 표면 조도 Ra를 측정하고, 얻어진 5개 수치로부터 최댓값, 최솟값을 제외한 중앙의 3수치를 평균한 값을 채용해도 된다. 또한 표면 조도 Ra란, 산술 평균 조도를 의미한다.
하지층(14a, 15a)의 외면(Q)에서는, 그 전체 영역에 걸쳐, 표면 조도 Ra가 10nm 이상 200nm 미만인 것이 바람직하고, 30nm 이상 150nm 미만인 것이 보다 바람직하다. 이에 의해, 적층 세라믹 콘덴서(10)에서는, 하지층(14a, 15a)의 외면(Q)의 전체 영역에 걸쳐 균일한 두께의 도금층(14b, 15b)이 형성되기 쉬워진다.
또한, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에서는, 표면 조도 Ra가 10nm 이상 150nm 미만인 것이 바람직하고, 20nm 이상 120nm 미만인 것이 보다 바람직하다. 이에 의해, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에 대한 연장 돌출부(14b1, 15b1)의 접촉각 θ가 보다 작게 해두기 쉬워진다.
하지층(14a, 15a)은 전형적으로는 Ni(니켈)을 주성분으로서 형성된다. 그러나, 하지층(14a, 15a)의 주성분은, 이 외에도, 예를 들어 Cu(구리), Pd(팔라듐) 및 Ag(은) 등이어도 된다. 또한, 본 실시 형태에서는, 주성분이란 가장 함유 비율이 높은 성분의 것을 의미하는 것으로 한다.
또한, 하지층(14a, 15a)은, 세라믹 미가공체(11)에 대한 접합성을 높이기 위해서, 세라믹 성분을 함유하는 것이 바람직하다. 하지층(14a, 15a)에 포함시키는 세라믹 성분은, 전형적으로는 세라믹 미가공체(11)와 공통의 조성계의 유전체 세라믹스이지만, 필요에 따라서 다른 세라믹스여도 된다.
또한, 적층 세라믹 콘덴서(10)에서는, 하지층(14a, 15a)의 외면(Q)에 있어서의 도전성이 낮은 금속 산화물의 존재에 의해, 도금층(14b, 15b)에 불균일이 발생하기 쉬워진다. 이 때문에, 하지층(14a, 15a)의 외면(Q)에서는, 금속 산화물이 적은 것이 바람직하다.
도금층(14b, 15b)은 단일의 도금막으로 구성된 단층 구조여도, 복수의 도금막으로 구성된 적층 구조여도 된다. 일례로서, 도금층(14b, 15b)은, Cu(구리)막, Ni(니켈)막 및 Sn(주석)막이, 하지층(14a, 15a)의 외면(Q)측으로부터 이 순서로 적층된 적층 구조로 할 수 있다.
3. 적층 세라믹 콘덴서(10)의 제조 방법
도 6은, 본 실시 형태에 관한 적층 세라믹 콘덴서(10)의 제조 방법을 나타내는 흐름도이다. 도 7 내지 11은, 적층 세라믹 콘덴서(10)의 제조 과정을 나타내는 도면이다. 이하, 적층 세라믹 콘덴서(10)의 제조 방법에 대하여, 도 6에 따라서, 도 7 내지 11을 적절히 참조하면서 설명한다.
3.1 스텝 S01: 세라믹 미가공체 제작
스텝 S01에서는, 도 7에 나타내는 미소성의 세라믹 미가공체(111)를 제작한다. 미소성의 세라믹 미가공체(111)는, 예를 들어 복수의 세라믹 시트를 Z축 방향으로 적층하여 열압착함으로써 얻어진다. 세라믹 시트에 미리 소정의 패턴의 도전성 페이스트를 인쇄해둠으로써, 미소성의 내부 전극(112, 113)을 배치할 수 있다.
세라믹 시트는 세라믹 슬러리를 시트상으로 성형한 미소성의 유전체 그린 시트이다. 세라믹 시트는, 예를 들어 롤 코터나 닥터 블레이드 등을 사용하여 시트상으로 성형된다. 세라믹 슬러리의 성분은, 소정의 조성의 세라믹 미가공체(11)가 얻어지게 조정된다.
3.2 스텝 S02: 하지층 형성
스텝 S02에서는, 스텝 S01에서 제작한 미소성의 세라믹 미가공체(111)에 미소성의 하지층(114a, 115a)을 형성한다. 이에 의해, 도 8에 나타내는 복합 미소결체(111a)가 얻어진다. 하지층(114a, 115a)은, 예를 들어 세라믹 미가공체(111)에 도전성 페이스트를 도포함으로써 형성 가능하다.
복합 미소결체(111a)에서는, 예를 들어 도전성 페이스트에 세라믹 분말을 혼합함으로써, 하지층(114a, 115a)에 세라믹 성분을 포함시킬 수 있다. 이에 의해, 소성 후의 복합 소결체(11a)에 있어서, 하지층(14a, 15a)의 세라믹 미가공체(11)에 대한 높은 접합성이 얻어진다.
3.3 스텝 S03: 소성
스텝 S03에서는, 스텝 S02에서 얻어진 복합 미소결체(111a)를 소성한다. 이에 의해, 복합 미소결체(111a)가 소결되어, 도 9에 나타내는 복합 소결체(11a)가 얻어진다. 복합 미소결체(111a)의 소성은, 예를 들어 환원 분위기 하에서 또는 저산소 분압 분위기 하에서 행할 수 있다. 복합 미소결체(111a)의 소성 조건은 적절히 결정 가능하다.
스텝 S03에서는, 복합 미소결체(111a)를 구성하는, 세라믹 미가공체(111)와, 세라믹 미가공체(111)의 단부면(E)에 노출되는 내부 전극(112, 113)에 접속된 하지층(114a, 115a)이, 동시 소성된다. 이에 의해, 소성 후의 복합 소결체(11a)에서는, 내부 전극(12, 13)과 하지층(14a, 15a)의 양호한 접속성이 얻어진다.
보다 상세하게, 금속을 주성분으로 하는 내부 전극(112, 113) 및 하지층(114a, 115a)은, 세라믹 미가공체(111)를 구성하는 세라믹스보다도 빠른 단계에서 수축을 개시한다. 그러나, 미소성의 단계에서 접속된 내부 전극(112, 113) 및 하지층(114a, 115a)은, 일체로서 수축함으로써, 그 접속이 소결 후에도 유지되기 쉬워진다.
따라서, 적층 세라믹 콘덴서(10)에서는, 내부 전극(12, 13)과 외부 전극(14, 15)의 접속을 확보할 수 있다. 이에 의해, 적층 세라믹 콘덴서(10)에서는, 내부 전극(12, 13)과 외부 전극(14, 15)의 접속 불량에서 기인하는 용량의 저하나, 등가 직렬 저항(ESR: Equivalent Series Resistance)의 증대가 발생하기 어렵다.
3.4 스텝 S04: 블라스트 연마
스텝 S04에서는, 스텝 S03에서 얻어진 복합 소결체(11a)에 블라스트 연마를 실시한다. 블라스트 연마에서는, 복합 소결체(11a)에 미세한 입자를 포함하는 연마재를 세차게 내뿜음으로써, 복합 소결체(11a)의 외면을 구성하는 하지층(14a, 15a)의 외면(Q) 및 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)을 연삭한다.
블라스트 연마 장치 M에서 사용하는 연마재는, 복합 소결체(11a)에 대하여 충분히 높은 경도를 갖고 있으면 되고, 예를 들어 지르코니아나 알루미나 등에 의해 형성 가능하다. 또한, 연마재의 입경은 복합 소결체(11a)에 대하여 충분히 작으면 되고, 예를 들어 10㎛ 내지 1200㎛의 범위 내로 할 수 있다.
본원의 발명자는, 도금층(14b, 15b)을 형성하기 위해 복합 소결체(11a)에 실시하는 전처리로서 블라스트 연마가 매우 우수한 것을 발견하였다. 즉, 복합 소결체(11a)에 블라스트 연마를 실시함으로써, 복합 소결체(11a)의 외면 전체를 양호한 도금층(14b, 15b)을 형성하기 위해 적합한 상태로 할 수 있다.
보다 상세하게, 블라스트 연마에서는, 개개가 갖는 에너지가 작은 미세한 입자를 포함하는 연마재를 다량으로 세차게 내뿜음으로써, 복합 소결체(11a)의 외면에 가해지는 충격을 균일하게 할 수 있다. 이 때문에, 블라스트 연마에서는, 피처리면의 가공성에 구애받지 않으며, 요철 형상을 고르게 할 수 있고, 즉 표면 조도 Ra를 저감시킬 수 있다.
따라서, 복합 소결체(11a)에 대한 블라스트 연마에서는, 금속을 주성분으로 하는 하지층(14a, 15a)의 외면(Q)과, 세라믹스를 주성분으로 하는 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)의 가공성이 크게 다른 피처리면에 대하여, 동시에 표면 조도 Ra를 저감시킬 수 있다.
이 때문에, 복합 소결체(11a)에 대한 블라스트 연마에 의해, 하지층(14a, 15a)의 외면(Q)과, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)의 표면 조도 Ra의 차 ΔRa를 작게 할 수 있다. 즉, 적층 세라믹 콘덴서(10)에서는, 블라스트 연마를 사용함으로써 ΔRa가 작은 구성을 실현할 수 있다.
또한, 복합 소결체(11a)에 대한 블라스트 연마에서는, 소성 시 등에 하지층(14a, 15a)의 외면(Q)에 생성된 금속 산화물을 균일하게 제거할 수 있다. 이에 의해, 하지층(14a, 15a)의 외면(Q)에서는, 도전성이 향상되기 때문에, 습식 도금법으로 균일하게 금속을 석출시키는 것이 가능해진다.
복합 소결체(11a)의 외면에 있어서의 표면 조도 Ra 및 표면 조도 Ra의 차 ΔR은, 블라스트 연마의 조건에 의해 조정 가능하다. 블라스트 연마의 조건으로서는, 예를 들어 연마재의 종류나 입경, 연마재의 투사량이나 투사 속도, 처리 시간 등을 들 수 있다. 또한, 스텝 S04에 있어서의 블라스트 연마로서는, 건식 및 습식 중 어느 것이어도 되고, 필요에 따라서 임의의 공지된 기술을 적용하는 것이 가능하다.
여기서, 적층 세라믹 콘덴서(10)의 제조 과정에서 사용되는 대표적인 연마 기술인 배럴 연마 및 화학 연마에 대하여 설명한다. 배럴 연마 및 화학 연마에서는, 본 실시 형태에 관한 블라스트 연마와 같이 복합 소결체(11a)의 외면 전체를 양호한 도금층(14b, 15b)을 형성하기 위해 적합한 상태로 할 수 없다.
즉, 배럴 연마에서는, 복합 소결체(11a)끼리를 충돌시키기 때문에, 복합 소결체(11a)의 외면에 큰 충격이 불균일하게 가해진다. 이 때문에, 배럴 연마에서는, 가공성이 크게 다른 하지층(14a, 15a)의 외면(Q) 및 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에서 표면 조도 Ra의 차 ΔRa가 커지기 쉽다.
화학 연마에서는, 복합 소결체(11a)의 외면을 용해시킨다. 하지층(14a, 15a)의 외면(Q)에서는, 용해에 의해 요철 형상이 증폭됨으로써, 표면 조도 Ra가 커지기 쉽다. 이에 의해, 하지층(14a, 15a)의 외면(Q)에 형성되는 도금층(14b, 15b)에 불균일이 발생하기 쉬워진다.
또한, 화학 연마에서도, 소성 시 등에 하지층(14a, 15a)의 외면(Q)에 생성된 금속 산화물을 용해시켜 제거할 수 있다. 그러나, 화학 연마에서는, 금속 산화물의 용해와 함께, 세라믹 미가공체(11)의 용해도 진행되기 때문에, 적층 세라믹 콘덴서(10)의 외형 불량이나 수명 불량이 발생하기 쉬워진다.
3.5 스텝 S05: 도금층 형성
스텝 S05에서는, 스텝 S04에서 블라스트 연마를 실시한 복합 소결체(11a)에 도금층(14b, 15b)을 마련한다. 도금층(14b, 15b)의 형성에는, 전해식 또는 무전해식의 습식 도금법을 사용한다. 이에 의해, 외부 전극(14, 15)이 완성되고, 도 1 내지 4에 나타내는 적층 세라믹 콘덴서(10)가 얻어진다.
도 10은, 스텝 S05의 과정을 나타내는 도면이다. 도전성이 높은 하지층(14a, 15a)의 외면(Q)에서는, 도금층(14b, 15b)의 성장이 촉진된다. 또한, 하지층(14a, 15a)의 외면(Q)에서는, 도전성에 불균일이 없고, 또한 전체에 걸쳐 표면 조도 Ra가 작기 때문에, 도금층(14b, 15b)의 성장이 균일하게 진행된다
한편, 도전성이 낮은 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에서는, 도금층(14b, 15b)이 형성되기 어렵다. 이 때문에, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에 있어서의 X축 방향의 중앙으로 넓어지는 대부분의 영역에는, 도금층(14b, 15b)이 형성되지 않는다.
그러나, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에서도, 하지층(14a, 15a)의 외면(Q)에 있어서의 금속의 석출로 유인되어, 하지층(14a, 15a)에 인접하는 X축 방향 양단부에 있어서 금속의 석출이 발생한다. 이에 의해, 도금층(14b, 15b)의 연장 돌출부(14b1, 15b1)가 형성된다.
특히 본 실시 형태에서는, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에 있어서, 하지층(14a, 15a)의 외면(Q)과, 표면 조도 Ra가 가깝고, 즉 마찬가지의 매끄러움을 갖는다. 따라서, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)은, 하지층(14a, 15a)의 외면(Q)과 함께 일련의 매끄러운 면을 구성하고 있다.
이 때문에, 세라믹 미가공체(11)의 측면(S1, S2)의 중간 영역(P2)에서는, 하지층(14a, 15a)의 외면(Q)에 있어서의 도금층(14b, 15b)의 성장의 기세를 받아, X축 방향 양단부에 있어서의 연장 돌출부(14b1, 15b1)의 성장이 촉진된다. 이에 의해, 연장 돌출부(14b1, 15b1)의 접촉각 θ가 작아진다.
4. 실시예 및 비교예
본 개시의 실시예 및 비교예로서, 상기와 마찬가지의 제조 방법에 의해, 연마의 조건을 바꿈으로써 표면 조도 R의 차 ΔRa가 다른 구성의 적층 세라믹 콘덴서(10)의 샘플을 100개씩 제작하였다. 적층 세라믹 콘덴서(10)의 각 구성에서는, 표면 조도 Ra 이외의 구성을 공통으로 하였다.
각 구성에 대하여, 도금층(14b, 15b)에 불균일이나 박리 등의 불량의 발생 유무를 평가하고, 도금층(14b, 15b)에 불량이 발생한 샘플의 수를 카운트하였다. 도 11은, 이 결과를 나타내는 그래프이며, 각 구성에 대하여, 표면 조도 R의 차 ΔRa를 횡축으로 하고, 도금층(14b, 15b)의 불량률을 종축으로 한 플롯을 나타내고 있다.
도 11에 도시한 바와 같이, 표면 조도 R의 차 ΔRa가 40nm 이하인 구성에 대하여는, 도금층(14b, 15b)의 불량이 발생하지 않았다. 이에 비해, 표면 조도 Ra의 차 ΔRa가 40nm를 초과하는 구성에 대하여는, 표면 조도 R의 차 ΔRa가 커짐에 따라서 도금층(14b, 15b)의 불량이 많이 발생하는 경향이 보였다.
또한, 표면 조도 Ra의 차 ΔRa가 30nm 이하인 구성에서는, 특히 높은 땜납 습윤성이 얻어지고, 도금층(14b, 15b)을 더욱 양호하게 형성 가능한 것을 알았다. 또한, 표면 조도 Ra의 차 ΔRa가 30nm 이하인 구성에서는, 도금층(14b, 15b)의 형성 과정에 있어서의 세라믹 미가공체(11)에서는, 측면(S1, S2)의 단부 영역(P1)과 중간 영역(P2)에 가해지는 응력이 동등해지기 때문에, 크랙이 발생하기 어려워지는 것을 알았다.
또한, 표면 조도 Ra의 차 ΔRa를 10㎛ 미만으로 하기 위해서는, 블라스트 연마의 처리 시간의 증가나, 연마재의 입경 등의 연마 조건의 정밀도의 향상 등이 필요해지기 때문에, 제조 비용의 대폭적인 증대가 수반된다. 이 때문에, 표면 조도 Ra의 차 ΔRa는 10㎛ 이상으로 해두는 것이 바람직하다.
5. 그 밖의 실시 형태
이상, 본 개시의 실시 형태에 대하여 설명하였지만, 본 개시는 상술한 실시 형태에만 한정되는 것은 아니고, 각종 변경을 가할 수 있는 것은 물론이다.
예를 들어, 본 개시는, 적층 세라믹 콘덴서뿐만 아니라, 한 쌍의 외부 전극을 구비한 구성을 갖는 세라믹 전자 부품 전반에 적용 가능하다. 본 개시를 적용 가능한 세라믹 전자 부품으로서는, 적층 세라믹 콘덴서 이외에도, 예를 들어 칩 배리스터, 칩 서미스터, 적층 인덕터 등을 들 수 있다.
또한, 본 개시에 관한 세라믹 전자 부품을 사용하여, 본 개시에 관한 회로 기판을 구성할 수 있다. 일례로서, 도 12에 나타내는 회로 기판(200)은, 상기 실시 형태에 관한 적층 세라믹 콘덴서(10)와, 기판 본체(201)와, 한 쌍의 단자(202)와, 땜납(203)을 갖는다. 한 쌍의 단자(202)는 기판 본체(201) 상에 마련되어 있다. 한 쌍의 단자(202)에는 각각, 땜납(203)을 개재하여 적층 세라믹 콘덴서(10)의 외부 전극(14, 15)이 접합되어 있다. 회로 기판(200)에서는, 외부 전극(14, 15)의 도금층(14b, 15b)이 높은 땜납 습윤성을 갖기 때문에, 외부 전극(14, 15)과 한 쌍의 단자(202)의 땜납(203)을 개재한 보다 확실한 접합성이 얻어진다.
10…적층 세라믹 콘덴서
11…세라믹 미가공체
12, 13…내부 전극
14, 15…외부 전극
14a, 15a…하지층
14b, 15b…도금층
14b1, 15b1…연장 돌출부
E…단부면
S1, S2…측면
P1…측면의 단부 영역
P2…측면의 중간 영역
Q…하지층의 외면

Claims (13)

  1. 한 쌍의 단부면과, 상기 한 쌍의 단부면을 접속하는 측면을 포함하고, 상기 측면이, 상기 한 쌍의 단부면에 인접하는 한 쌍의 단부 영역과, 당해 한 쌍의 단부 영역의 사이에 위치하는 중간 영역으로 구성되는 세라믹 미가공체와,
    상기 한 쌍의 단부면과 상기 측면의 상기 한 쌍의 단부 영역을 피복하고, 상기 측면의 상기 중간 영역에 대한 표면 조도 Ra의 차가 40nm 이하인 외면을 갖는 한 쌍의 하지층과, 상기 한 쌍의 하지층의 상기 외면을 피복하고, 상기 한 쌍의 하지층의 상기 외면으로부터 상기 측면의 상기 중간 영역으로 연장 돌출되는 한 쌍의 연장 돌출부를 갖는 한 쌍의 도금층을 포함하는 한 쌍의 외부 전극
    을 구비하는 세라믹 전자 부품.
  2. 제1항에 있어서, 상기 측면의 상기 중간 영역에 대한 상기 한 쌍의 연장 돌출부의 접촉각이 예각인
    세라믹 전자 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 하지층이 니켈을 주성분으로 하는
    세라믹 전자 부품.
  4. 제1항 또는 제2항에 있어서,
    상기 하지층이 세라믹 성분을 포함하는
    세라믹 전자 부품.
  5. 제1항 또는 제2항에 있어서,
    상기 한 쌍의 하지층의 상기 외면과 상기 측면의 상기 중간 영역과의 표면 조도 Ra의 차가 30nm 이하인
    세라믹 전자 부품.
  6. 제1항 또는 제2항에 있어서,
    상기 하지층의 상기 외면의 표면 조도 Ra가 10nm 이상 200nm 미만인
    세라믹 전자 부품.
  7. 제1항 또는 제2항에 있어서,
    상기 중간 영역의 표면 조도 Ra가 10nm 이상 150nm 미만인
    세라믹 전자 부품.
  8. 한 쌍의 단부면과, 상기 한 쌍의 단부면을 접속하는 측면을 포함하는 세라믹 미가공체와, 상기 한 쌍의 단부면으로부터 상기 측면에 돌아들어가고, 상기 측면 상에서 서로 이격되는 한 쌍의 하지층을 포함하는 복합 소결체를 제작하고,
    상기 복합 소결체에 블라스트 연마를 실시하고,
    상기 블라스트 연마를 실시한 상기 복합 소결체에, 습식 도금법에 의해 상기 한 쌍의 하지층의 외면을 피복하는 한 쌍의 도금층을 형성하는
    세라믹 전자 부품의 제조 방법.
  9. 제8항에 있어서,
    상기 블라스트 연마를 실시하는 것은, 상기 한 쌍의 하지층의 상기 외면과 상기 측면에 있어서의 상기 한 쌍의 하지층 사이의 영역과의 표면 조도 Ra의 차를 40nm 이하로 하는 것을 포함하는
    세라믹 전자 부품의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 한 쌍의 도금층은, 상기 한 쌍의 하지층의 외면으로부터 상기 측면으로 연장 돌출되는 한 쌍의 연장 돌출부를 갖는
    세라믹 전자 부품의 제조 방법.
  11. 제10항에 있어서,
    상기 측면에 대한 상기 한 쌍의 연장 돌출부의 접촉각이 예각인
    세라믹 전자 부품의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 복합 소결체를 제작하는 것은, 상기 세라믹 미가공체와 상기 한 쌍의 하지층을 동시 소성하는 것을 포함하는
    세라믹 전자 부품의 제조 방법.
  13. 한 쌍의 단부면과, 상기 한 쌍의 단부면을 접속하는 측면을 포함하고, 상기 측면이, 상기 한 쌍의 단부면에 인접하는 한 쌍의 단부 영역과, 당해 한 쌍의 단부 영역의 사이에 위치하는 중간 영역으로 구성되는 세라믹 미가공체와,
    상기 한 쌍의 단부면과 상기 측면의 상기 한 쌍의 단부 영역을 피복하고, 상기 측면의 상기 중간 영역에 대한 표면 조도 Ra의 차가 40nm 이하인 외면을 갖는 한 쌍의 하지층과, 상기 한 쌍의 하지층의 상기 외면을 피복하고, 상기 한 쌍의 하지층의 상기 외면으로부터 상기 측면의 상기 중간 영역으로 연장 돌출되는 한 쌍의 연장 돌출부를 갖는 한 쌍의 도금층을 포함하는 한 쌍의 외부 전극과,
    기판 본체와,
    상기 기판 본체 상에 마련된 한 쌍의 단자와,
    상기 한 쌍의 외부 전극과 상기 한 쌍의 단자를 접합하는 땜납
    을 구비하는 회로 기판.
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