JP7269723B2 - 積層セラミック電子部品及び回路基板 - Google Patents
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Description
本発明は、低背型の積層セラミック電子部品及びこれを組み込んだ回路基板に関する。
電子機器の小型化に伴って、積層セラミック電子部品の低背化が求められている。特許文献１には、例えばセラミック本体の厚さが１２０μｍ以下である積層セラミックキャパシタが開示されている。
積層セラミック電子部品が低背化するに従い、強度は低下する。特に、内部電極が引き出される端面側の引き出し部では、強度の増加に寄与する内部電極の層数が中央部と比較して半減するため、強度の低下が顕著となり、信頼性を高めることが難しかった。
以上のような事情に鑑み、本発明の目的は、低背型でかつ信頼性を高めることが可能な積層セラミック電子部品及びこれを組み込んだ回路基板を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、複数の内部電極が第１方向に積層された容量形成部と、上記容量形成部から上記第１方向と直交する第２方向に延び、上記複数の内部電極の一部の複数の内部電極が引き出された引き出し部と、上記第１方向に向いた一対の主面と、上記引き出し部に形成され上記第２方向に向いた端面と、を有する。
上記外部電極は、上記端面から上記一対の主面の一部までを連続して覆う。
上記積層セラミック電子部品は、
上記セラミック素体の上記第１方向における寸法をＴｓとし、上記一対の主面上の上記外部電極の上記第１方向における厚み寸法の平均値をＴとし、上記引き出し部における上記複数の内部電極の上記第１方向における厚み寸法の総和をｔとした場合に、
４．５μｍ≦ｔ≦１２．７μｍであり、
３０μｍ≦Ｔｓ≦１００μｍであり、
６μｍ≦Ｔ≦１８μｍであり、かつ、
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５
の条件を満たす。
上記セラミック素体は、複数の内部電極が第１方向に積層された容量形成部と、上記容量形成部から上記第１方向と直交する第２方向に延び、上記複数の内部電極の一部の複数の内部電極が引き出された引き出し部と、上記第１方向に向いた一対の主面と、上記引き出し部に形成され上記第２方向に向いた端面と、を有する。
上記外部電極は、上記端面から上記一対の主面の一部までを連続して覆う。
上記積層セラミック電子部品は、
上記セラミック素体の上記第１方向における寸法をＴｓとし、上記一対の主面上の上記外部電極の上記第１方向における厚み寸法の平均値をＴとし、上記引き出し部における上記複数の内部電極の上記第１方向における厚み寸法の総和をｔとした場合に、
４．５μｍ≦ｔ≦１２．７μｍであり、
３０μｍ≦Ｔｓ≦１００μｍであり、
６μｍ≦Ｔ≦１８μｍであり、かつ、
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５
の条件を満たす。
上記積層セラミック電子部品では、３０μｍ≦Ｔｓ≦１００μｍの条件を満たすことで、低背型に構成される。
また、６μｍ≦Ｔ≦１８μｍの条件を満たすことで、外部電極を薄く構成できるとともに、薄すぎることによる割れを防止することができる。
さらに、０．１９≦（２Ｔ＋ｔ）／Ｔｓとすることで、引き出し部において、強度の高い内部電極及び外部電極の厚み寸法を十分に確保することができる。これにより、引き出し部の強度を十分に確保することができる。
また、（２Ｔ＋ｔ）／Ｔｓ≦１．５５とすることで、セラミック素体の厚み寸法Ｔｓに対する内部電極及び外部電極の厚み寸法を適度に規制することができる。これにより、セラミック素体の焼成時や発熱時において、セラミック部分と電極部分との線膨張係数の差異に起因する応力を抑制できる。
以上により、上記構成によれば、引き出し部におけるクラックや外部電極の割れ等の損傷を防止でき、信頼性の高い積層セラミック電子部品を得ることができる。
また、６μｍ≦Ｔ≦１８μｍの条件を満たすことで、外部電極を薄く構成できるとともに、薄すぎることによる割れを防止することができる。
さらに、０．１９≦（２Ｔ＋ｔ）／Ｔｓとすることで、引き出し部において、強度の高い内部電極及び外部電極の厚み寸法を十分に確保することができる。これにより、引き出し部の強度を十分に確保することができる。
また、（２Ｔ＋ｔ）／Ｔｓ≦１．５５とすることで、セラミック素体の厚み寸法Ｔｓに対する内部電極及び外部電極の厚み寸法を適度に規制することができる。これにより、セラミック素体の焼成時や発熱時において、セラミック部分と電極部分との線膨張係数の差異に起因する応力を抑制できる。
以上により、上記構成によれば、引き出し部におけるクラックや外部電極の割れ等の損傷を防止でき、信頼性の高い積層セラミック電子部品を得ることができる。
さらに、上記積層セラミック電子部品は、
０．４０≦（２Ｔ＋ｔ）／Ｔｓ≦１．００
の条件を満たしてもよい。
これにより、引き出し部の強度をより十分に確保することができ、セラミック部分と電極部分との応力をさらに抑制できる積層セラミック電子部品を得ることができる。
０．４０≦（２Ｔ＋ｔ）／Ｔｓ≦１．００
の条件を満たしてもよい。
これにより、引き出し部の強度をより十分に確保することができ、セラミック部分と電極部分との応力をさらに抑制できる積層セラミック電子部品を得ることができる。
さらに、上記積層セラミック電子部品は、
３０μｍ≦Ｔｓ≦８０μｍ
の条件を満たしてもよい。
これにより、積層セラミック電子部品をより低背に構成でき、省スペース化が可能となる。
３０μｍ≦Ｔｓ≦８０μｍ
の条件を満たしてもよい。
これにより、積層セラミック電子部品をより低背に構成でき、省スペース化が可能となる。
上記積層セラミック電子部品は、
さらに、０．０７≦ｔ／Ｔｓ≦０．３５
の条件を満たしてもよい。
これにより、引き出し部におけるセラミック素体の厚み寸法と内部電極の厚み寸法の総和のバランスをより適正化し、より確実に引き出し部におけるクラック等の損傷を防止できる。したがって、積層セラミック電子部品における信頼性を高めることができる。
さらに、０．０７≦ｔ／Ｔｓ≦０．３５
の条件を満たしてもよい。
これにより、引き出し部におけるセラミック素体の厚み寸法と内部電極の厚み寸法の総和のバランスをより適正化し、より確実に引き出し部におけるクラック等の損傷を防止できる。したがって、積層セラミック電子部品における信頼性を高めることができる。
上記積層セラミック電子部品は、
さらに、１≦Ｔ／ｔ
の条件を満たしてもよい。
これにより、引き出し部全体を覆い強度向上により大きく寄与する外部電極の厚みを、相対的に厚く構成することができる。したがって、引き出し部における抗折強度をさらに向上させることができる。
さらに、１≦Ｔ／ｔ
の条件を満たしてもよい。
これにより、引き出し部全体を覆い強度向上により大きく寄与する外部電極の厚みを、相対的に厚く構成することができる。したがって、引き出し部における抗折強度をさらに向上させることができる。
また本発明の他の形態に係る回路基板は、上記の積層セラミック電子部品を組み込んだ回路基板であってもよい。
これにより、信頼性の高い回路基板とすることができる。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、複数の内部電極が第１方向に積層された容量形成部と、上記容量形成部から上記第１方向と直交する第２方向に延び、上記複数の内部電極の一部の複数の内部電極が引き出された引き出し部と、上記第１方向に向いた一対の主面と、上記引き出し部に形成され上記第２方向に向いた端面と、を有する。
上記外部電極は、上記端面から上記一対の主面の一部までを連続して覆う。
上記積層セラミック電子部品は、
上記セラミック素体の上記第１方向における寸法をＴｓとし、上記一対の主面上の上記外部電極の上記第１方向における厚み寸法の平均値をＴとし、上記引き出し部における上記複数の内部電極の上記第１方向における厚み寸法の総和をｔとした場合に、
１≦Ｔ／ｔであり、
３０μｍ≦Ｔｓ≦１００μｍであり、
６μｍ≦Ｔ≦１８μｍであり、かつ、
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５
の条件を満たす。
これにより、信頼性の高い回路基板とすることができる。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、複数の内部電極が第１方向に積層された容量形成部と、上記容量形成部から上記第１方向と直交する第２方向に延び、上記複数の内部電極の一部の複数の内部電極が引き出された引き出し部と、上記第１方向に向いた一対の主面と、上記引き出し部に形成され上記第２方向に向いた端面と、を有する。
上記外部電極は、上記端面から上記一対の主面の一部までを連続して覆う。
上記積層セラミック電子部品は、
上記セラミック素体の上記第１方向における寸法をＴｓとし、上記一対の主面上の上記外部電極の上記第１方向における厚み寸法の平均値をＴとし、上記引き出し部における上記複数の内部電極の上記第１方向における厚み寸法の総和をｔとした場合に、
１≦Ｔ／ｔであり、
３０μｍ≦Ｔｓ≦１００μｍであり、
６μｍ≦Ｔ≦１８μｍであり、かつ、
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５
の条件を満たす。
以上のように、本発明によれば、低背型でかつ信頼性を高めることが可能な積層セラミック電子部品を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０の全体構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、２つの外部電極１４と、を具備する。外部電極１４はそれぞれ、セラミック素体１１の表面に形成されている。
セラミック素体１１は、略６面体形状を有する。つまり、セラミック素体１１は、Ｘ軸方向を向いた２つの端面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、Ｚ軸方向を向いた２つの主面１１ｃと、を含む。セラミック素体１１は、Ｘ軸方向及びＹ軸方向のどちらに長手を有していてもよく、図１～３に示す例では、Ｘ軸方向に長手を有している。
積層セラミックコンデンサ１０のサイズとしては、例えばＸ軸方向の寸法が０．２ｍｍ～２．０ｍｍ、Ｙ軸方向の寸法が０．２ｍｍ～２．０ｍｍである。積層セラミックコンデンサ１０のＺ軸方向の寸法は、例えば１２０μｍ以下であり、低背型に構成されている。なお、積層セラミックコンデンサ１０の各寸法は、各方向に沿って最も大きい部分の寸法とする。
さらに、積層セラミックコンデンサ１０では、Ｘ軸方向の寸法又はＹ軸方向の寸法のうち最小の寸法が、Ｚ軸方向の寸法の２倍以上でもよい。これにより、積層セラミックコンデンサ１０をより扁平で小型な構成とすることができる。
セラミック素体１１は、容量形成部１６と、カバー部１７と、サイドマージン部１８と、引き出し部１９と、を有する。容量形成部１６は、セラミック素体１１のＹ軸及びＺ軸方向における中央部に配置されている。カバー部１７は容量形成部１６をＺ軸方向から覆い、サイドマージン部１８は容量形成部１６をＹ軸方向から覆っている。引き出し部１９は、容量形成部１６のＸ軸方向外側に配置される。
より詳細に、カバー部１７は、容量形成部１６のＺ軸方向両側にそれぞれ配置されている。サイドマージン部１８は、容量形成部１６のＹ軸方向両側にそれぞれ配置されている。カバー部１７及びサイドマージン部１８は、主に、容量形成部１６を保護するとともに、容量形成部１６の周囲の絶縁性を確保する機能を有する。引き出し部１９の詳細については、後述する。
容量形成部１６は、複数の第１内部電極１２と、複数の第２内部電極１３と、がセラミック層１５（図２参照）を介してＺ軸方向に交互に積層されている。
図４は、セラミック素体１１の分解斜視図である。セラミック素体１１は、図４に示すようなシートが積層された構造を有している。容量形成部１６及びサイドマージン部１８は、内部電極１２，１３が印刷されたシートで構成することができる。カバー部１７は、内部電極１２，１３が印刷されていないシートで構成することができる。なお、製造後のセラミック素体１１は実際には一体化しており、分解することはできない。
内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金が用いられる。
セラミック層１５は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各セラミック層１５の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
また、上記誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ３）系、チタン酸カルシウム（ＣａＴｉＯ３）系、チタン酸マグネシウム（ＭｇＴｉＯ３）系、ジルコン酸カルシウム（ＣａＺｒＯ３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）系、ジルコン酸バリウム（ＢａＺｒＯ３）系、酸化チタン（ＴｉＯ２）系などであってもよい。
カバー部１７及びサイドマージン部１８も、誘電体セラミックスによって形成されている。カバー部１７及びサイドマージン部１８を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１６と同様の組成系の材料を用いることより、製造効率が向上するとともに、セラミック素体１１における内部応力が抑制される。
引き出し部１９は、容量形成部１６からＸ軸方向に延び、内部電極１２，１３がそれぞれ引き出されている。第１内部電極１２は、一方の引き出し部１９を介して一方の端面１１ａに引き出されている。第２内部電極１３は、他方の引き出し部１９を介して他方の端面１１ａに引き出されている。各引き出し部１９では、内部電極１２，１３の一方がセラミック層１５を介してＺ軸方向に積層されている。
各外部電極１４は、各端面１１ａから一対の主面１１ｃの一部までを連続して覆う。つまり、引き出し部１９は、外部電極１４に覆われる。これにより、第１内部電極１２は一方の外部電極１４と接続され、第２内部電極１３は他方の外部電極１４と接続される。
上記の構成により、積層セラミックコンデンサ１０では、外部電極１４の間に電圧が印加されると、容量形成部１６において内部電極１２，１３の間の複数のセラミック層１５に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４の間の電圧に応じた電荷が蓄えられる。
［積層セラミックコンデンサ１０の詳細な構成］
図５は、図２の拡大図であり、積層セラミックコンデンサ１０の一方の引き出し部１９及びその周囲の構成を示す図である。以下では図５に基づき、第１内部電極１２が引き出される側の構成について説明するが、第２内部電極１３が引き出される側も同様に構成される。
図５は、図２の拡大図であり、積層セラミックコンデンサ１０の一方の引き出し部１９及びその周囲の構成を示す図である。以下では図５に基づき、第１内部電極１２が引き出される側の構成について説明するが、第２内部電極１３が引き出される側も同様に構成される。
積層セラミックコンデンサ１０は、上述のように低背型に構成され、セラミック素体１１におけるＺ軸方向の厚み寸法Ｔｓが、以下の式（１）の条件を満たす。
３０μｍ≦Ｔｓ≦１００μｍ …（１）
ここでいうセラミック素体１１におけるＺ軸方向の寸法Ｔｓは、図２のようにセラミック素体１１のＹ軸方向の略中央部でＹ軸方向に垂直な面で切断した１断面において、Ｚ軸方向に最も厚い部分の寸法をいう。セラミック素体１１の引き出し部１９が存在する部分のうち、Ｚ軸方向に最も厚い部分の寸法も、Ｔｓにほぼ等しくなる。
３０μｍ≦Ｔｓ≦１００μｍ …（１）
ここでいうセラミック素体１１におけるＺ軸方向の寸法Ｔｓは、図２のようにセラミック素体１１のＹ軸方向の略中央部でＹ軸方向に垂直な面で切断した１断面において、Ｚ軸方向に最も厚い部分の寸法をいう。セラミック素体１１の引き出し部１９が存在する部分のうち、Ｚ軸方向に最も厚い部分の寸法も、Ｔｓにほぼ等しくなる。
このような低背型の積層セラミックコンデンサ１０では、省スペースに構成できる一方で、内部電極１２，１３の層数も制限される。さらに、引き出し部１９では、容量形成部１６と比較して内部電極１２，１３の層数が半減する。一般に、金属材料で構成された内部電極１２，１３及び外部電極１４は、セラミック層１５等のセラミック部分よりも機械的強度が高い。このため、低背型の積層セラミックコンデンサ１０では、特に引き出し部１９において、外力が加わった場合の機械的強度を確保することが難しくなる。
そこで、本実施形態では、セラミック素体１１の厚み寸法Ｔｓに対する、内部電極１３と外部電極１４のＺ軸方向における厚み寸法について規定することで、引き出し部１９の強度確保と信頼性強化を図る。
図５に示すように、内部電極１２のＺ軸方向における厚み寸法の総和をｔとする。ｔは、引き出し部１９における内部電極の層数をｎ、各内部電極１２の厚み寸法をｔｋ（ｋ＝１，２，…，ｎ－１，ｎ）とした場合に、以下の式（２）で表される。
ｔ＝ｔ１＋ｔ２＋…＋ｔｎ－１＋ｔｎ …（２）
なお、ｔｋは、図２のように積層セラミックコンデンサ１０をＹ軸方向の略中央部でＹ軸方向に垂直な面で切断した１断面において、各内部電極１２の引き出し部１９においてＺ軸方向に最も厚い部分の寸法をいう。
ｔ＝ｔ１＋ｔ２＋…＋ｔｎ－１＋ｔｎ …（２）
なお、ｔｋは、図２のように積層セラミックコンデンサ１０をＹ軸方向の略中央部でＹ軸方向に垂直な面で切断した１断面において、各内部電極１２の引き出し部１９においてＺ軸方向に最も厚い部分の寸法をいう。
一対の主面１１ｃ上の外部電極１４のＺ軸方向における２つの最大厚み寸法の平均値をＴとする。Ｔは、一方の主面１１ｃ上の外部電極１４のＺ軸方向における厚み寸法をＴ１、他方の主面１１ｃ上の外部電極１４のＺ軸方向における厚み寸法をＴ２とした場合に、以下の式（３）で表される。
Ｔ＝（Ｔ１＋Ｔ２）／２ …（３）
なお、Ｔ１及びＴ２は、図２のように積層セラミックコンデンサ１０をＹ軸方向の略中央部でＹ軸方向に垂直な面で切断した１断面において、主面１１ｃ上において、各外部電極１４のＺ軸方向に最も厚い部分の寸法をいう。
Ｔ＝（Ｔ１＋Ｔ２）／２ …（３）
なお、Ｔ１及びＴ２は、図２のように積層セラミックコンデンサ１０をＹ軸方向の略中央部でＹ軸方向に垂直な面で切断した１断面において、主面１１ｃ上において、各外部電極１４のＺ軸方向に最も厚い部分の寸法をいう。
Ｔは、以下の式（４）の条件を満たす。
６μｍ≦Ｔ≦１８μｍ …（４）
Ｔを６μｍ以上とすることで、外部電極１４が薄すぎて割れてしまう不具合を防止できる。Ｔを１８μｍ以下とすることで、積層セラミックコンデンサ１０全体の厚み寸法を規制でき、低背型の構成を実現できる。
６μｍ≦Ｔ≦１８μｍ …（４）
Ｔを６μｍ以上とすることで、外部電極１４が薄すぎて割れてしまう不具合を防止できる。Ｔを１８μｍ以下とすることで、積層セラミックコンデンサ１０全体の厚み寸法を規制でき、低背型の構成を実現できる。
さらに、積層セラミックコンデンサ１０は、式（１）及び式（４）に加えて、以下の式（５）の条件を満たす。
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５ …（５）
（２Ｔ＋ｔ）は、引き出し部１９をＺ軸方向に沿って切断した場合における、内部電極１２と外部電極１４のＺ軸方向における厚み寸法の総和である。
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５ …（５）
（２Ｔ＋ｔ）は、引き出し部１９をＺ軸方向に沿って切断した場合における、内部電極１２と外部電極１４のＺ軸方向における厚み寸法の総和である。
０．１９≦（２Ｔ＋ｔ）／Ｔｓとすることで、引き出し部１９において、セラミック素体１１の厚み寸法に対する、強度の高い内部電極１２及び外部電極１４の厚み寸法を十分に確保することができる。これにより、引き出し部１９の機械的強度を十分に確保することができる。したがって、積層セラミックコンデンサ１０を基板に実装した後に当該基板の撓み等によって外力が付加された場合でも、引き出し部１９におけるクラックの発生を効果的に防止できる。
また、（２Ｔ＋ｔ）／Ｔｓ≦１．５５とすることで、セラミック素体１１の厚み寸法Ｔｓに対する内部電極１２及び外部電極１４の厚み寸法を規制することができる。これにより、セラミック素体１１の発熱時において、セラミック部分と電極部分との線膨張係数の差異に起因する応力を抑制できる。したがって、引き出し部１９において熱による応力に起因するクラックの発生を防止できる。
以上により、積層セラミックコンデンサ１０の各寸法Ｔｓ，ｔ及びＴが式（１）、式（４）及び式（５）を満たすことで、低背型でありつつも引き出し部１９が十分な強度を有し、クラックの発生等の損傷を防止できる。これにより、積層セラミックコンデンサ１０を基板に実装した後に、当該基板の撓み等によって外力が付加された場合や、素子内で熱による応力が発生した場合にも、引き出し部１９を含むセラミック素体１１におけるクラックの発生を防止することができる。
仮にクラックが発生した場合、耐湿性等の耐環境性が低下し、信頼性の低下につながる。したがって、クラックの発生を防止できることで、信頼性の高い低背型の積層セラミックコンデンサ１０を提供することができる。
さらに、積層セラミックコンデンサ１０は、式（５）に関連して、以下の式（６）の条件を満たしてもよい。
０．４０≦（２Ｔ＋ｔ）／Ｔｓ≦１．００ …（６）
０．４０≦（２Ｔ＋ｔ）とすることで、引き出し部１９の強度をより十分に確保することができ、（２Ｔ＋ｔ）／Ｔｓ≦１．００とすることで、セラミック部分と電極部分との応力をさらに抑制してクラックの発生をより確実に防止することができる。
０．４０≦（２Ｔ＋ｔ）／Ｔｓ≦１．００ …（６）
０．４０≦（２Ｔ＋ｔ）とすることで、引き出し部１９の強度をより十分に確保することができ、（２Ｔ＋ｔ）／Ｔｓ≦１．００とすることで、セラミック部分と電極部分との応力をさらに抑制してクラックの発生をより確実に防止することができる。
さらに、積層セラミックコンデンサ１０は、式（１）に関連して、以下の式（７）の条件を満たしていてもよい。
３０μｍ≦Ｔｓ≦８０μｍ …（７）
これにより、積層セラミックコンデンサ１０をさらに低背化することができ、省スペースな構成とすることができる。
３０μｍ≦Ｔｓ≦８０μｍ …（７）
これにより、積層セラミックコンデンサ１０をさらに低背化することができ、省スペースな構成とすることができる。
さらに、積層セラミックコンデンサ１０は、以下の式（８）の条件を満たしてもよい。
０．０７≦ｔ／Ｔｓ≦０．３５ …（８）
０．０７≦ｔ／Ｔｓとすることで、引き出し部１９における内部電極１２の占める割合を大きくすることができ、引き出し部１９の強度を高めることができる。ｔ／Ｔｓ≦０．３５とすることで、引き出し部１９におけるセラミック層１５と内部電極１２との線膨張係数差に起因するクラックの発生をより確実に防止することができる。
０．０７≦ｔ／Ｔｓ≦０．３５ …（８）
０．０７≦ｔ／Ｔｓとすることで、引き出し部１９における内部電極１２の占める割合を大きくすることができ、引き出し部１９の強度を高めることができる。ｔ／Ｔｓ≦０．３５とすることで、引き出し部１９におけるセラミック層１５と内部電極１２との線膨張係数差に起因するクラックの発生をより確実に防止することができる。
さらに、積層セラミックコンデンサ１０は、以下の式（９）の条件を満たしてもよい。
１≦Ｔ／ｔ …（９）
つまり、外部電極１４の厚み寸法Ｔが、引き出し部１９における内部電極１２の厚み寸法の総和ｔ以上であってもよい。外部電極１４は、端面１１ａから主面１１ｃにわたって引き出し部１９全体を外側から覆うため、引き出し部１９のＺ軸方向に対する抗折強度向上に対する寄与も大きい。式（９）を満たすことで、外部電極１４を相対的に厚く形成することができ、引き出し部１９の抗折強度をより向上させることができる。したがって、積層セラミックコンデンサ１０の信頼性を高めることができる。
１≦Ｔ／ｔ …（９）
つまり、外部電極１４の厚み寸法Ｔが、引き出し部１９における内部電極１２の厚み寸法の総和ｔ以上であってもよい。外部電極１４は、端面１１ａから主面１１ｃにわたって引き出し部１９全体を外側から覆うため、引き出し部１９のＺ軸方向に対する抗折強度向上に対する寄与も大きい。式（９）を満たすことで、外部電極１４を相対的に厚く形成することができ、引き出し部１９の抗折強度をより向上させることができる。したがって、積層セラミックコンデンサ１０の信頼性を高めることができる。
以上の構成の積層セラミックコンデンサ１０は、図６に示すように、回路基板１００に組み込まれてもよい。回路基板１００は、例えば積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０と接続された基板本体１１０と、を有する。基板本体１１０は、例えば、積層セラミックコンデンサ１０と半田Ｈを介して接続された実装面１１０ａを有する実装基板として構成される。本実施形態の回路基板１００では、積層セラミックコンデンサ１０を省スペースに実装できるとともに、高い信頼性を得ることができる。
なお、回路基板１００は図示の例に限定されず、例えば積層セラミックコンデンサ１０を内蔵した部品内蔵基板として構成されてもよい。
なお、回路基板１００は図示の例に限定されず、例えば積層セラミックコンデンサ１０を内蔵した部品内蔵基板として構成されてもよい。
［実施例及び比較例］
本実施形態の実施例及び比較例として、以下のように積層セラミックコンデンサのサンプルを作製した。
本実施形態の実施例及び比較例として、以下のように積層セラミックコンデンサのサンプルを作製した。
まず、チタン酸バリウムを主成分とし、有機バインダ、溶剤等を含むセラミックグリーンシートを形成した。このセラミックグリーンシート上に、内部電極として、Ｎｉを含む導電性ペーストを印刷した。複数のセラミックグリーンシートを、図４に示すように積層及び圧着して所定の位置で切断することで、未焼成のセラミック素体を作製した。
続いて、外部電極形成用のＮｉを含む導電性ペーストを端面に塗布し、１０００～１４００℃で焼成することで、図１～３に示すセラミック素体を含む焼結体を得た。そして導電ペーストの焼結膜上にメッキ法等で外部電極を形成し、図１～３に示す積層セラミックコンデンサのサンプルを作製した。
各サンプルのＸ軸方向の寸法は１．０ｍｍ、Ｙ軸方向の寸法は０．５ｍｍとした。また、セラミック素体のＺ軸方向における寸法Ｔｓ（以下、セラミック素体の厚み寸法Ｔｓと称する）、一対の主面上の外部電極のＺ軸方向における厚み寸法の平均値Ｔ（以下、外部電極の厚み寸法Ｔと称する）、引き出し部における複数の内部電極のＺ軸方向における厚み寸法の総和ｔ(以下、内部電極の厚み寸法の総和ｔと称する)がそれぞれ異なる大きさの複数のサンプルを作製し、それぞれ実施例１～９３，比較例１～１９とした。各実施例及び各比較例における各寸法は、以下の表１～４に示す。
各サンプルのセラミック素体の厚み寸法Ｔｓは１００μｍ，８０μｍ、５０μｍ及び３０μｍであった。各サンプルの外部電極の厚み寸法Ｔは、４μｍ以上２１μｍ以下であった。内部電極の厚み寸法の総和ｔは、５．３μｍ以上１２．７μｍ以下であった。なお測定は、走査型電子顕微鏡を用いて図５の視野から観察しておこなった。
但し、外部電極の厚み寸法Ｔが２１μｍのものは、セラミック素体の厚み寸法Ｔｓに対して外部電極が厚くなりすぎ、低背型の積層セラミックコンデンサとしては不適当な構造となった。したがって、以下の評価は、外部電極の厚み寸法Ｔが４μｍ以上１８μｍ以下のサンプルについて行った。
測定及び算出されたＴｓ，Ｔ，ｔの値に基づいて、各実施例及び各比較例について、（２Ｔ＋ｔ）／Ｔｓの値を算出した。算出結果を、以下の表１～４に示す。
続いて、作製された各サンプルをマウンタを用いて基板に実装した後、損傷の有無を目視により検査した。具体的には、各実施例及び各比較例の１０００個のサンプルにおいて、セラミック素体のクラック及び外部電極の割れの発生の有無を確認した。これらの損傷が発生したサンプルがなかったものをＡ、損傷が発生したサンプルが１個以上あったものをＢとして評価した。
表１は、セラミック素体の厚み寸法Ｔｓが１００μｍである実施例１～２２及び比較例１～６の結果を示す。
表１に示すように、外部電極の厚み寸法Ｔが４μｍである比較例３～６では、いずれも外部電極の割れが発生したサンプルがあり、外観評価はＢであった。外部電極の厚み寸法Ｔが６μｍ以上１８μｍ以下であるサンプルについて、（２Ｔ＋ｔ）／Ｔｓが０．１７と小さい比較例１及び２のサンプルでは、セラミック素体にクラックが発生したサンプルがあり、評価はＢであった。外部電極の厚み寸法Ｔが６μｍ以上１８μｍ以下であって、０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦０．４９を満たす実施例１～２２については、いずれも損傷発生数が０であり、評価はＡであった。
表２は、セラミック素体の厚み寸法Ｔｓが８０μｍである実施例２３～４６及び比較例７～１０の結果を示す。
表２に示すように、外部電極の厚み寸法Ｔが４μｍである比較例７～１０では、いずれも外部電極の割れが発生したサンプルがあり、外観評価はＢであった。外部電極の厚み寸法Ｔが６μｍ以上１８μｍ以下である実施例２３～４６では、０．２１≦（２Ｔ＋ｔ）／Ｔｓ≦０．６１であって、いずれも損傷発生数が０であり、評価はＡであった。
表３は、セラミック素体の厚み寸法Ｔｓが５０μｍである実施例４７～７０及び比較例１１～１４の結果を示す。
表３に示すように、外部電極の厚み寸法Ｔが４μｍである比較例１１～１４では、いずれも外部電極の割れが発生したサンプルがあり、外観評価はＢであった。外部電極の厚み寸法Ｔが６μｍ以上１８μｍ以下である実施例４７～７０では、０．３３≦（２Ｔ＋ｔ）／Ｔｓ≦０．９７であって、いずれも損傷発生数が０であり、評価はＡであった。
表４は、セラミック素体の厚み寸法Ｔｓが３０μｍである実施例７１～９３及び比較例１５～１９の結果を示す。
表４に示すように、外部電極の厚み寸法Ｔが４μｍである比較例１６～１９では、いずれも外部電極の割れが発生したサンプルがあり、外観評価はＢであった。外部電極の厚み寸法Ｔが６μｍ以上１８μｍ以下であるサンプルについて、（２Ｔ＋ｔ）／Ｔｓが１．６２と大きい比較例１５では、クラックが発生したサンプルがあり、評価はＢであった。外部電極の厚み寸法Ｔが６μｍ以上１８μｍ以下であって、０．５５≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５を満たす実施例７１～６３については、いずれも損傷発生数が０であり、評価はＡであった。
これらの結果から、３０μｍ≦Ｔｓ≦１００μｍを満たす低背型の積層セラミックコンデンサについて、外部電極の厚み寸法Ｔを６μｍ≦Ｔ≦１８μｍとし、さらに０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５の条件を満たすことで、セラミック素体のクラックや外部電極の割れなどの損傷の発生を確実に防止できることが確認された。したがって、上記条件を満たすことで、耐湿性等の耐環境性の高い積層セラミックコンデンサが得られることが確認された。
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明はセラミック層と内部電極とが積層された積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
１０…積層セラミックコンデンサ
１１…セラミック素体
１１ａ…端面
１１ｂ…側面
１１ｃ…主面
１２，１３…内部電極
１４…外部電極
１９…引き出し部
１００…回路基板
１１…セラミック素体
１１ａ…端面
１１ｂ…側面
１１ｃ…主面
１２，１３…内部電極
１４…外部電極
１９…引き出し部
１００…回路基板
Claims (7)
- 複数の内部電極が第１方向に積層された容量形成部と、前記容量形成部から前記第１方向と直交する第２方向に延び、前記複数の内部電極の一部の複数の内部電極が引き出された引き出し部と、前記第１方向に向いた一対の主面と、前記引き出し部に形成され前記第２方向に向いた端面と、を有するセラミック素体と、
前記端面から前記一対の主面の一部までを連続して覆う外部電極と、
を具備し、
前記セラミック素体の前記第１方向における寸法をＴｓとし、前記一対の主面上の前記外部電極の前記第１方向における厚み寸法の平均値をＴとし、前記引き出し部における前記複数の内部電極の前記第１方向における厚み寸法の総和をｔとした場合に、
４．５μｍ≦ｔ≦１２．７μｍであり、
３０μｍ≦Ｔｓ≦１００μｍであり、
６μｍ≦Ｔ≦１８μｍであり、かつ、
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５
の条件を満たす
積層セラミック電子部品。 - 請求項１に記載の積層セラミック電子部品であって、
さらに、０．４０≦（２Ｔ＋ｔ）／Ｔｓ≦１．００
の条件を満たす
積層セラミック電子部品。 - 請求項１又は２に記載の積層セラミック電子部品であって、
さらに、３０μｍ≦Ｔｓ≦８０μｍ
の条件を満たす
積層セラミック電子部品。 - 請求項１から３に記載の積層セラミック電子部品であって、
さらに、０．０７≦ｔ／Ｔｓ≦０．３５
の条件を満たす
積層セラミック電子部品。 - 請求項１から４に記載の積層セラミック電子部品であって、
さらに、１≦Ｔ／ｔ
の条件を満たす
積層セラミック電子部品。 - 請求項１から５に記載の積層セラミック電子部品を組み込んだ回路基板。
- 複数の内部電極が第１方向に積層された容量形成部と、前記容量形成部から前記第１方向と直交する第２方向に延び、前記複数の内部電極の一部の複数の内部電極が引き出された引き出し部と、前記第１方向に向いた一対の主面と、前記引き出し部に形成され前記第２方向に向いた端面と、を有するセラミック素体と、
前記端面から前記一対の主面の一部までを連続して覆う外部電極と、
を具備し、
前記セラミック素体の前記第１方向における寸法をＴｓとし、前記一対の主面上の前記外部電極の前記第１方向における厚み寸法の平均値をＴとし、前記引き出し部における前記複数の内部電極の前記第１方向における厚み寸法の総和をｔとした場合に、
１≦Ｔ／ｔであり、
３０μｍ≦Ｔｓ≦１００μｍであり、
６μｍ≦Ｔ≦１８μｍであり、かつ、
０．１９≦（２Ｔ＋ｔ）／Ｔｓ≦１．５５
の条件を満たす
積層セラミック電子部品。
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