JP2023079253A

JP2023079253A - 積層セラミック電子部品

Info

Publication number: JP2023079253A
Application number: JP2021192624A
Authority: JP
Inventors: 亮大野; Ryo Ohno; 潤西川; Jun Nishikawa
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2021-11-29
Filing date: 2021-11-29
Publication date: 2023-06-08
Also published as: US20230170142A1

Abstract

【課題】クラックの発生を抑制可能な高背型の積層セラミックコンデンサを提供する。【解決手段】積層セラミック電子部品は、セラミック素体を具備する。上記セラミック素体は、第１軸方向に積層された複数の内部電極を有する電極積層部と、上記電極積層部を上記第１軸方向の両側から被覆する一対のカバー部と、上記第１軸と直交する第２軸に垂直であり、上記複数の内部電極の上記第２軸方向の端部が上記第２軸方向に０．５μｍ以内に揃って位置する一対の被覆面と、を有する積層体と、上記一対の被覆面を被覆し、上記第１軸方向の両端部のポア率が３％以上である一対のサイドマージン部と、を備える。上記セラミック素体では、上記第１軸方向の寸法が上記第２軸方向の寸法の１．５倍以上であり、かつ上記第１軸及び上記第２軸と直交する第３軸方向の中央部における上記第３軸に垂直な断面全体に占める上記電極積層部の面積の割合が８０％以上である。【選択図】図３

Description

本発明は、高背型の積層セラミック電子部品に関する。

近年、携帯情報端末などの電子機器の高機能化及び小型化がますます進んできている。これに伴い、このような電子機器において蓄電やノイズ除去のために用いられる積層セラミックコンデンサには、実装面に占める実装スペースの拡大を伴わずに静電容量を増大させることが可能な技術が求められている。

これに対し、積層セラミックコンデンサを構成するセラミック素体において、内部電極が積層された電極積層部の周囲を被覆するマージン部の厚みを小さくすることで、その分だけ電極積層部を拡張することができる。これにより、積層セラミックコンデンサでは、大型化を伴わずに大容量化を図ることができる。

一例として、電極積層部を横方向から被覆するサイドマージン部の厚みを小さくすることが可能な技術が知られている（例えば、特許文献１参照）。この技術では、均一な厚みのサイドマージン部を後付けすることによって、厚みの小さいサイドマージン部によっても内部電極を的確に保護することが可能となる。

また、セラミック素体における内部電極の積層数を増大させた高背型の積層セラミックコンデンサが知られている（例えば、特許文献２参照）。このような積層セラミックコンデンサでは、実装面上の高さが大きくなるものの、各内部電極の面積を維持することで実装面に占める実装スペースは小さく留めることができる。

特開２０１２－２０９５３９号公報特開２０２０－０３１１５２号公報

実装スペースを小さく留めつつ大容量化を追求すると、必然的に、セラミック素体に占める電極積層部の割合が大きくなり、つまりマージン部の割合が小さくなっていく。これにより、セラミック素体の焼成時に、電極積層部の収縮挙動が支配的となることで、電極積層部とは異なる収縮挙動のマージン部にクラックが発生しやすくなる。

以上のような事情に鑑み、本発明の目的は、クラックの発生を抑制可能な高背型の積層セラミックコンデンサを提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体を具備する。
上記セラミック素体は、第１軸方向に積層された複数の内部電極を有する電極積層部と、上記電極積層部を上記第１軸方向の両側から被覆する一対のカバー部と、上記第１軸と直交する第２軸に垂直であり、上記複数の内部電極の上記第２軸方向の端部が上記第２軸方向に０．５μｍ以内に揃って位置する一対の被覆面と、を有する積層体と、上記一対の被覆面を被覆し、上記第１軸方向の両端部のポア率が３％以上である一対のサイドマージン部と、を備える。
上記セラミック素体では、上記第１軸方向の寸法が上記第２軸方向の寸法の１．５倍以上であり、かつ上記第１軸及び上記第２軸と直交する第３軸方向の中央部における上記第３軸に垂直な断面全体に占める上記電極積層部の面積の割合が８０％以上である。

この構成では、焼成時にクラックが発生しやすいセラミック素体の稜部を構成するサイドマージン部の第１軸方向の両端部のポア率を高める。これにより、電極積層部の割合が大きい高背型の構成の積層セラミック電子部品においても、サイドマージン部におけるクラックの発生を効果的に抑制することができる。

上記電極積層部の上記第１軸方向の寸法に対する上記複数の内部電極の層数の割合が８００層／ｍｍ以上であってもよい。
上記一対のサイドマージン部ではそれぞれ、上記第１軸方向の中央部のポア率が上記第１軸方向の両端部のポア率よりも低くてもよい。この場合、上記一対のサイドマージン部ではそれぞれ、上記第１軸方向の中央部のポア率が３％未満であることが好ましい。

以上述べたように、本発明によれば、クラックの発生を抑制可能な高背型の積層セラミックコンデンサを提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。上記積層セラミックコンデンサの製造方法を示すフローチャートである。ステップＳ０１で準備される積層体の斜視図である。ステップＳ０２で得られる未焼成のセラミック素体の斜視図である。

以下、図面を参照しながら、本発明の一実施形態について説明する。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、全図において共通である。

［積層セラミックコンデンサ１０の基本構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｘ軸に垂直な一対の端面Ｅと、Ｙ軸に垂直な一対の側面Ｓと、Ｚ軸に垂直な一対の主面Ｍと、を有する６面体として構成される。外部電極１４，１５は、セラミック素体１１の一対の端面Ｅを被覆している。

積層セラミックコンデンサ１０は、セラミック素体１１のＺ軸方向の寸法ＴがＹ軸方向の寸法Ｗに対して大きい高背型として構成される。つまり、積層セラミックコンデンサ１０では、セラミック素体１１の寸法Ｔを大きくすることで大容量を確保しつつ、Ｙ軸方向に制限された実装スペースに実装可能となる。

具体的に、積層セラミックコンデンサ１０では、寸法Ｔが寸法Ｗの１．５倍以上である。また、セラミック素体１１のＸ軸方向の寸法Ｌは、寸法Ｗよりも大きければよく、寸法Ｔよりも小さくてもよい。積層セラミックコンデンサ１０では、上記の条件を満たす範囲内においてセラミック素体１１の寸法Ｔ，Ｗ，Ｌを任意に決定可能である。

積層セラミックコンデンサ１０の実装面に沿った平面形状は、Ｘ軸方向の寸法が０．２５ｍｍで、Ｙ軸方向の寸法が０．１２５ｍｍである０２０１形状と同等以上の大きさであることが好ましく、またＸ軸方向の寸法が１．６ｍｍで、Ｙ軸方向の寸法が０．８ｍｍである１６０８形状と同等以下の大きさであることが好ましい。

セラミック素体１１の一対の端面Ｅを被覆する第１及び第２外部電極１４，１５はそれぞれ、セラミック素体１１の各端面Ｅから一対の主面Ｍ及び一対の側面Ｓに延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。

なお、外部電極１４，１５の形状は、図１，２に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の両端面Ｅから一方の主面Ｍのみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面Ｍ及び側面Ｓにも延出していなくてもよい。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、誘電体セラミックスで形成され、積層体１６と、一対のサイドマージン部１９と、を有する。積層体１６は、セラミック素体１１の主面Ｍ及び端面Ｅを構成し、Ｙ軸方向を向いた一対の被覆面Ｆを有する。サイドマージン部１９はそれぞれ、積層体１６の被覆面Ｆを被覆し、セラミック素体１１の側面Ｓを構成する。

積層体１６は、複数のセラミック層がＺ軸方向に積層された積層構造を有する。積層体１６は、電極積層部１７と、一対のカバー部１８と、を有する。電極積層部１７には、複数のセラミック層の間に配置された複数の第１及び第２内部電極１２，１３が設けられている。カバー部１８は、Ｚ軸方向上方及び下方から電極積層部１７を被覆している。

カバー部１８は、積層体１６におけるＺ軸方向の最も外側にある内部電極１２，１３よりもＺ軸方向の外側の部分として規定される。電極積層部１７は、積層体１６におけるカバー部１８よりもＺ軸方向の内側の部分として規定される。図３には、電極積層部１７におけるＺ軸方向の寸法ｔ及びＹ軸方向の寸法ｗが示されている。

内部電極１２，１３は、Ｘ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。電極積層部１７では、一方の端面Ｅに第１内部電極１２が引き出され、他方の端面Ｅに第２内部電極１３が引き出されている。これにより、内部電極１２，１３はそれぞれ、外部電極１４，１５に接続されている。

内部電極１２，１３のＹ軸方向の両端部は、サイドマージン部１９に被覆された積層体１６の被覆面Ｆ上に位置する。積層セラミックコンデンサ１０の製造過程において積層体１６の被覆面Ｆは切断面として形成されるため、内部電極１２，１３のＹ軸方向の両端部の位置がＹ軸方向に０．５μｍ以内に揃っている。

このように、セラミック素体１１では、カバー部１８及びサイドマージン部１９が、内部電極１２，１３の配置された電極積層部１７の周囲を保護するマージン部を構成する。これにより、積層セラミックコンデンサ１０では、内部電極１２，１３を機械的に保護するとともに、内部電極１２，１３間の絶縁性を確保することができる。

このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸マグネシウム（ＭｇＴｉＯ_３）、ジルコン酸カルシウム（ＣａＺｒＯ_３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）、ジルコン酸バリウム（ＢａＺｒＯ_３）、酸化チタン（ＴｉＯ_２）などの組成系で構成してもよい。

内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

［積層セラミックコンデンサ１０の詳細構成］
本実施形態に係る積層セラミックコンデンサ１０は、セラミック素体１１に占める電極積層部１７の割合が大きい構成により大容量が得られる。具体的に、本実施形態では、セラミック素体１１のＸ軸方向の中央部におけるＹ－Ｚ平面に沿った断面全体に占める電極積層部１７の面積の割合が８０％以上である。

図３に示すＸ軸方向の中央部における断面において、セラミック素体１１の面積は寸法Ｔと寸法Ｗとの積で得られ、電極積層部１７の面積は寸法ｔと寸法ｗとの積で得られる。したがって、この断面におけるセラミック素体１１に占める電極積層部１７の面積の割合（％）は、「１００×（ｔ×ｗ）／（Ｔ×Ｗ）」で算出することができる。

この一方で、電極積層部１７の割合が大きいセラミック素体１１では、電極積層部１７の周囲を被覆するマージン部であるカバー部１８及びサイドマージン部１９の厚みが小さくなる。これにより、積層セラミックコンデンサ１０の製造過程におけるセラミック素体１１の焼成時に、カバー部１８及びサイドマージン部１９にクラックが発生しやすくなる。

つまり、セラミック素体１１の焼成時における収縮挙動は、内部電極１２，１３が配置された電極積層部１７と、内部電極１２，１３が配置されていないカバー部１８及びサイドマージン部１９とで大きく異なる。カバー部１８及びサイドマージン部１９の厚みが小さいセラミック素体１１では、電極積層部１７の収縮挙動が支配的になりやすい。

このため、セラミック素体１１の焼成時には、電極積層部１７と収縮挙動の異なるカバー部１８及びサイドマージン部１９に大きい負荷が加わりやすい。この焼成時に加わる負荷によってセラミック素体１１のＸ軸方向に沿って延びる稜部を構成するサイドマージン部１９のＺ軸方向の両端部に応力が集中しやすい。

この点、本実施形態に係る積層セラミックコンデンサ１０では、各サイドマージン部１９のＺ軸方向の両端部にそれぞれポアが多く存在する高ポア部Ｐが設けられている。ここで、サイドマージン部１９のＺ軸方向の両端部とは、サイドマージン部１９における一対のカバー部１８にＹ軸方向に隣接した部分のみを示し、つまり電極積層部１７にＹ軸方向に隣接した部分は含まない。これにより、焼成時のセラミック素体１１では、高ポア部Ｐが柔軟に変形することによって、サイドマージン部１９に発生する応力が効果的に緩和される。

このため、セラミック素体１１の焼成時には、応力が集中しやすいサイドマージン部１９のＺ軸方向の両端部におけるクラックの発生を抑制することができる。したがって、積層セラミックコンデンサ１０では、サイドマージン部１９による電極積層部１７を保護する効果が損なわれにくく、耐湿性の低下などといった不具合が生じにくい。

具体的に、積層セラミックコンデンサ１０では、サイドマージン部１９における高ポア部Ｐのポア率が、３％以上であることが必要であり、５％以上であることが好ましい。ポア率は、サイドマージン部１９における対象となる部位の断面に占めるすべてのポアの合計面積の割合として規定される。

例えば、ポア率は、サイドマージン部１９の断面を走査電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）によって所定の倍率（例えば１００００倍）で撮像した画像において、所定の領域の面積に対する当該領域に存在するすべてのポアの断面積の総和の割合として算出することができる。ポア率は、複数の領域について算出した値の平均として得てもよい。

積層セラミックコンデンサ１０では、大容量を得るために、電極積層部１７におけるセラミック層の積層数が多く、つまり内部電極１２，１３の層数が多いことが好ましい。具体的に、積層セラミックコンデンサ１０では、電極積層部１７の寸法ｔに対する内部電極１２，１３の合計の層数の割合が８００層／ｍｍ以上であることが好ましく、９００層／ｍｍ以上であることがより好ましい。

また、サイドマージン部１９では、高ポア部Ｐがカバー部１８にＹ軸方向に隣接する位置に設けられていることが好ましい。この一方で、サイドマージン部１９では、内部電極１２，１３が配置された電極積層部１７をより確実に保護するために、電極積層部１７にＹ軸方向に隣接する部分のポア率がなるべく低いことが好ましい。

このため、サイドマージン部１９では、高ポア部ＰがＺ軸方向の両端部のみに存在していることが好ましく、Ｚ軸方向の中央部のポア率が高ポア部Ｐよりも小さいことが好ましい。具体的に、サイドマージン部１９におけるＺ軸方向の中央部のポア率は、３％未満であることが好ましく、２％以下であることが更に好ましい。

［積層セラミックコンデンサ１０の製造方法］
図４は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図５，６は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図４に沿って、図５，６を適宜参照しながら説明する。

（ステップＳ０１：積層体準備）
ステップＳ０１では、図５に示す未焼成の積層体１６を準備する。未焼成の積層体１６は、大判の複数のセラミックシートがＺ軸方向に積層された積層シートを用いて作製することができる。電極積層部１７に対応するセラミックシートには内部電極１２，１３を形成するための導電性ペーストがパターニングされる。

未焼成の積層体１６は、上記の積層シートをＸ－Ｚ平面及びＹ－Ｚ平面に沿って切り分けることで得られる。積層シートの切断には、例えば、押し切り刃や回転刃などを備えた切断装置を用いることができる。これにより、積層体１６では、内部電極１２，１３のＹ軸方向の両端部が揃って位置する切断面として一対の被覆面Ｆが得られる。

（ステップＳ０２：サイドマージン部形成）
ステップＳ０２では、ステップＳ０１で作製した未焼成の積層体１６の一対の被覆面Ｆにそれぞれ未焼成の一対のサイドマージン部１９を設ける。これにより、図６に示すように、未焼成のサイドマージン部１９によって一対の側面Ｓが構成される未焼成のセラミック素体１１が得られる。

サイドマージン部１９は、任意の方法で形成可能である。サイドマージン部１９は、例えば、誘電体グリーンシートであるセラミックシートを用いて形成することができる。この場合、セラミックシートは、例えば、積層体１６の被覆面Ｆで打ち抜くことや、予め切断して積層体１６の被覆面Ｆに貼り付けることができる。

また、サイドマージン部１９を形成するために、予めシート状に成形されたセラミックシートではなく、成形されていないセラミックスラリーを用いることもできる。この場合、セラミックスラリーは、例えば、積層体１６の被覆面Ｆを浸漬させることで、積層体１６の被覆面Ｆに塗布することができる。

（ステップＳ０３：高ポア部形成処理）
ステップＳ０３では、ステップＳ０２で得られた未焼成のセラミック素体１１の各サイドマージン部１９に高ポア部Ｐを形成するための高ポア部形成処理を加える。高ポア部形成処理としては、任意の公知技術を利用可能であるが、例えば、サイドマージン部１９の両端部Ｑのセラミック粒子の充填率を低くする処理が挙げられる。

サイドマージン部１９の両端部Ｑのセラミック粒子の充填率を低くする処理としては、例えば、酸を用いてセラミックス粒子の一部を溶解させる酸処理を用いることができる。この酸処理では、例えば、フッ化水素酸などのフッ素を含有する酸にサイドマージン部１９の両端部Ｑを浸漬させることで行うことができる。

（ステップＳ０４：焼成）
ステップＳ０４では、ステップＳ０３でサイドマージン部１９に高ポア部形成処理を施したセラミック素体１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。これにより、一対のサイドマージン部１９のＺ軸方向の両端部Ｑにそれぞれ高ポア部Ｐが形成される。

ステップＳ０４における焼成温度は、セラミック素体１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ_３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

（ステップＳ０５：外部電極形成）
ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０５における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。

以上により、積層セラミックコンデンサ１０が完成する。この製造方法では、内部電極１２，１３が露出した積層体１６の被覆面Ｆにサイドマージン部１９が形成されるため、セラミック素体１１における複数の内部電極１２，１３のＹ軸方向の端部の位置が、Ｙ軸方向に０．５μｍ以内の範囲で揃う。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７…電極積層部
１８…カバー部
１９…サイドマージン部
Ｐ…高ポア部
Ｍ…主面
Ｓ…側面
Ｅ…端面
Ｆ…被覆面

Claims

第１軸方向に積層された複数の内部電極を有する電極積層部と、前記電極積層部を前記第１軸方向の両側から被覆する一対のカバー部と、前記第１軸と直交する第２軸に垂直であり、前記複数の内部電極の前記第２軸方向の端部が前記第２軸方向に０．５μｍ以内に揃って位置する一対の被覆面と、を有する積層体と、前記一対の被覆面を被覆し、前記第１軸方向の両端部のポア率が３％以上である一対のサイドマージン部と、を備えるセラミック素体を具備し、
前記セラミック素体では、前記第１軸方向の寸法が前記第２軸方向の寸法の１．５倍以上であり、かつ前記第１軸及び前記第２軸と直交する第３軸方向の中央部における前記第３軸に垂直な断面全体に占める前記電極積層部の面積の割合が８０％以上である
積層セラミック電子部品。
請求項１に記載の積層セラミック電子部品であって、
前記電極積層部の前記第１軸方向の寸法に対する前記複数の内部電極の層数の割合が８００層／ｍｍ以上である
積層セラミック電子部品。
請求項１又は２に記載の積層セラミック電子部品であって、
前記一対のサイドマージン部ではそれぞれ、前記第１軸方向の中央部のポア率が前記第１軸方向の両端部のポア率よりも低い
積層セラミック電子部品。
請求項３に記載の積層セラミック電子部品であって、
前記一対のサイドマージン部ではそれぞれ、前記第１軸方向の中央部のポア率が３％未満である
積層セラミック電子部品。