JP2021013010A - 積層セラミックキャパシタ - Google Patents
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Abstract
【課題】等価直列インダクタンス（ＥＳＬ）及び容量を向上させるとともに、絶縁破壊電圧（ＢＤＶ）を改善させり積層セラミックキャパシタを提供する。【解決手段】本発明の一実施形態は、誘電体層、及び上記誘電体層を間に挟んで配置され、互いに点対称をなす第１及び第２内部電極を含む本体と、上記誘電体層と直交する方向に本体を貫通して上記第１内部電極と連結される第１及び第２連結電極と、上記誘電体層と直交する方向に本体を貫通して上記第２内部電極と連結される第３及び第４連結電極と、上記本体の両面に配置され、上記第１及び第２連結電極と連結される第１及び第２外部電極と、上記第１及び第２外部電極と離隔し、上記第３及び第４連結電極と連結される第３及び第４外部電極と、を含み、上記第１及び第２内部電極は電極未形成領域を含む積層セラミックキャパシタを提供することができる。【選択図】図１
Description
本発明は、積層セラミックキャパシタに関するものである。
最近、ＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）を用いた電子機器の使用が急増している。特に、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）の場合は、５Ｇ時代が到来してキャパシタ（Ｃａｐａｃｉｔｏｒ）の数量が増加し、高容量化が必要となった。一方、技術的には、セット製品の小型化によってＭＬＣＣ及びインダクタのような受動素子の実装面積が減少し、これにより、受動素子の小型化及び薄型化がさらに求められている状況である。したがって、積層セラミックキャパシタ及びインダクタをＩＣ及びＡＰとパッケージ化するか、基板の内部に内蔵（Ｅｍｂｅｄｄｉｎｇ）するか、またはＡＰ下端部にＬＳＣタイプで実装して実装自由度を高める方法が提示されている。
上述の場合、単に実装面積の減少にとどまらず、基板内で発生するＥＳＬの減少にも効果が大きいため、厚さの薄い積層セラミックキャパシタ製品に対する需要が増加している実情である。
このうち、ビア型（ｖｉａ ｔｙｐｅ）キャパシタは、一般のＭＬＣＣとは異なり、貫通孔を用いた構造である。これは、上下部にカバー層が配置され、内部に容量を形成する活性層が配置された本体に貫通孔を形成した後、ビア電極を充填して電気的に連結する。
かかるビア型（ｖｉａ ｔｙｐｅ）キャパシタは、ビアの存在により、キャパシタのＥＳＬ及びＥＳＲに影響を与えるだけでなく、容量が減少するなどの問題点がある。
本発明の目的は、相互インダクタンス相殺効果による等価直列インダクタンス（ＥＳＬ）を改善させることができる積層セラミックキャパシタを提供することである。
本発明の他の目的は、内部ビア構造に比べて容量を向上させた積層セラミックキャパシタを提供することである。
本発明のさらに他の目的は、絶縁破壊電圧（ＢＤＶ）を改善させた積層セラミックキャパシタを提供することである。
本発明の一実施形態は、誘電体層、及び上記誘電体層を間に挟んで配置され、互いに点対称をなす第１及び第２内部電極を含む本体と、上記誘電体層と直交する方向に本体を貫通して上記第１内部電極と連結される第１及び第２連結電極と、上記誘電体層と直交する方向に本体を貫通して上記第２内部電極と連結される第３及び第４連結電極と、上記本体の両面に配置され、上記第１及び第２連結電極と連結される第１及び第２外部電極と、上記第１及び第２外部電極と離隔し、上記第３及び第４連結電極と連結される第３及び第４外部電極と、を含み、上記第１及び第２内部電極は電極未形成領域を含む積層セラミックキャパシタを提供することができる。
本発明の一実施形態によると、積層セラミックキャパシタの容量を向上させることができる。
本発明の他の実施形態によると、積層セラミックキャパシタの絶縁破壊電圧（ＢＤＶ）を向上させることができる。
本発明のさらに他の実施形態によると、相互インダクタンス相殺効果による等価直列インダクタンス（ＥＳＬ）を改善させることができる積層セラミックキャパシタを提供することができる。
但し、本発明の多様であり、有意義な利点及び効果は、上述の内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解されることができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
そして、本発明を明確に説明するために、図面において説明と関係ない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一の構成要素に対しては、同一の参照符号を用いて説明する。さらに、明細書全体において、ある部分がある構成要素を「含む」とするとき、特に反対の記載がない限り、他の構成要素を除外する意味ではなく、他の構成要素をさらに含むことができることを意味する。
図面において、Ｘ方向は、第１方向、Ｌ方向または長さ方向、Ｙ方向は、第２方向、Ｗ方向または幅方向、Ｚ方向は、第３方向、Ｔ方向または厚さ方向と定義することができる。
以下、図１〜図４を参照して、本発明の一実施形態による積層セラミックキャパシタについて詳細に説明する。
本発明の一実施形態による積層セラミックキャパシタ２００は、誘電体層２１１、及び上記誘電体層２１１を間に挟んで配置され、互いに点対称をなす第１及び第２内部電極２２１、２２２を含む本体２１０と、上記誘電体層２１１と直交する方向に本体２１０を貫通して上記第１内部電極２２１と連結される第１及び第２連結電極２３１、２３４と、上記誘電体層２１１と直交する方向に本体２１０を貫通して上記第２内部電極２２２と連結される第３及び第４連結電極２３２、２３３と、上記本体２１０の両面に配置され、上記第１及び第２連結電極２３１、２３４と連結される第１及び第２外部電極２４１、２４４と、上記第１及び第２外部電極２４１、２４４と離隔し、上記第３及び第４連結電極２３２、２３３と連結される第３及び第４外部電極２４２、２４３と、を含むことができ、上記第１及び第２内部電極２２１、２２２は電極未形成領域２２１ａ、２２２ａを含むことができる。
本体２１０は、誘電体層２１１と内部電極２２１、２２２が交互に積層されている。上記本体２１０の具体的な形状に特に制限はないが、図示のように、本体２１０は、六面体形状や類似した形状からなることができる。上記本体２１０は、焼成過程において、上記本体２１０に含まれているセラミック粉末の収縮により、完全な直線の六面体形状ではないが、実質的に六面体形状を有することができる。
本体２１０は、厚さ方向（Ｚ方向）に互いに対向する第１及び第２面Ｓ１、Ｓ２、上記第１及び第２面Ｓ１、Ｓ２と連結され、幅方向（Ｙ方向）に互いに対向する第３及び第４面Ｓ３、Ｓ４、上記第１及び第２面Ｓ１、Ｓ２と連結され、且つ上記第３及び第４面Ｓ３、Ｓ４と連結され、長さ方向（Ｘ方向）に互いに対向する第５及び第６面Ｓ５、Ｓ６を有することができる。このとき、上記第１、第２、第３及び第４面Ｓ１、Ｓ２、Ｓ３、Ｓ４のうちから選択された一面が実装面になることができる。
本体を形成する複数の誘電体層は、焼成された状態であり、隣接する誘電体層の間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。
本発明の一実施形態によると、上記誘電体層２１１を形成する原料は、十分な静電容量を得ることができる限り、特に制限されない。例えば、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム系材料などを用いることができる。上記チタン酸バリウム系材料は、ＢａＴｉＯ３系セラミック粉末を含むことができ、上記セラミック粉末は、例えば、ＢａＴｉＯ３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）などが一部固溶した（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などを挙げることができる。上記誘電体層２１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
本体２１０の最下部の内部電極の下部及び最上部の内部電極の上部には、所定の厚さの第１及び第２カバー部２１２、２１３が形成されることができる。このとき、第１及び第２カバー部２１２、２１３は、誘電体層２１１と同一の組成からなることができ、内部電極を含まない誘電体層を本体２１０の最上部の内部電極の上部と最下部の内部電極の下部にそれぞれ少なくとも一層以上積層して形成されることができる。
本発明の一例において、第１カバー部２１２または第２カバー部２１３上に、必要に応じて識別部２５０を配置することもできる。上記識別部２５０は、上記第１カバー部２１２及び第２カバー部２１３のいずれか一つに形成され、明るさまたは色の差によって本体２１０の上下部を識別する機能を果たすことができる。上記識別部２５０は、一つのセラミックグリーンシートが焼成されるか、または複数のセラミックグリーンシートが積層された誘電体層であることができ、第１カバー部２１２または第２カバー部２１３内に含まれることができる。
上記識別部２５０が上記第１または第２カバー部と明るさまたは色の差を有するようにする方法は、特に制限されない。上記識別部２５０は、本体に含まれるセラミック粒子とサイズが異なるセラミック粒子を用いて形成するか、またはセラミック成分にＮｉ、Ｍｎ、Ｃｒ、Ｍｇ、Ｙ、及びＶのうち選択された一つ以上の金属の酸化物、ＢａＳｉＯ３またはＣａＳｉＯ３などの成分を追加して形成することができ、レーザーでマーキングする方法などを用いることができるが、これに制限されるものではない。上記識別部が配置される場合、本体の上部及び下部を区別することができ、上述の貫通電極が突出する突出部の方向を確認することができるため、本発明による積層セラミックキャパシタを基板に実装する際に、固着力により優れた方向を選択して実装することができる。
本発明の一例において、本体２１０の厚さは１００μｍ以下であることができる。上記本体２１０の厚さは、第１面と第２面の間の垂直距離であることができ、下限は特に制限されるものではないが、例えば、５μｍ以上であってもよい。本体２１０の厚さが１００μｍ以下になるよう製作することにより、基板内蔵用積層セラミックキャパシタ、及び／またはＡＰ下端部にＬＳＣタイプで実装することができる積層セラミックキャパシタに適用することができる。
図３ａ及び図３ｂは第１内部電極４２１及び第２内部電極４２２の形状を示す断面図である。図３ａ及び図３ｂを参照すると、第１内部電極４２１及び第２内部電極４２２は、互いに点対称をなす形状を有することができる。上記内部電極４２１、４２２が点対称をなすとは、内部電極４２１、４２２の４ヶ所の角に仮想の線を引いたとき、内部電極４２１、４２２の中心点を基準に、第１内部電極４２１と第２内部電極４２２が対称をなすことを意味することができる。このように、第１内部電極４２１及び第２内部電極４２２が点対称をなす形状を有することにより、相互インダクタンス相殺効果が発生し、積層セラミックキャパシタの等価直列インダクタンス（ＥＳＬ）を改善させることができる。
一例において、内部電極は、長方形の第１及び第２内部電極４２１、４２２を含むことができる。このとき、第１内部電極４２１は、第３及び第４ビアホールを含むことができ、第２内部電極４２２は、第１及び第２ビアホールを含むことができる。上記ビアホールはそれぞれ、第１及び第２内部電極４２１、４２２を貫通する孔を意味し、第１及び第２内部電極４２１、４２２がそれぞれ異なる極性の外部電極にのみ連結できるようにする役割を果たすことができる。
すなわち、第１及び第２連結電極４３１、４３４は第１及び第２ビアホールによって第２内部電極４２２と離隔し、第３及び第４連結電極４３２、４３３は第３及び第４ビアホールによって第１内部電極４２１と離隔する。上記第１及び第２連結電極４３１、４３４が上記第２内部電極４２２の第１及び第２ビアホールを貫通して配置されることにより、上記第１及び第２連結電極４３１、４３４は、上記第２内部電極４２２とは電気的に絶縁されることができる。また、上記第３及び第４連結電極４３２、４３３が上記第１内部電極４２１の第３及び第４ビアホールを貫通して配置されることにより、上記第３及び第４連結電極４３２、４３３は、上記第１内部電極４２２とは電気的に絶縁されることができる。
第１及び第２内部電極が第１〜第４連結電極によって第１〜第４外部電極２４１、２４２、２４３、２４４とそれぞれ連結されるようにすることにより、誘電体層２１１を間に挟んで第１及び第２内部電極２２１、２２２が互いに重なる面積を最大限にすることができる。これにより、積層セラミックキャパシタ２００のキャパシタ容量が大幅に増加することができる。
第１及び第２内部電極２２１、２２２は、ニッケル（Ｎｉ）を最も多く含有することができるが、これに制限されるものではなく、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、銅（Ｃｕ）、タングステン（Ｗ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、及びこれらの合金のうち一つ以上の物質を含む導電性ペーストを用いて形成されることができる。上記導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。
本発明の他の実施形態による積層セラミックキャパシタ２００は、第１連結電極２３１、第２連結電極２３４、第３連結電極２３２、及び第４連結電極２３３を含み、上記第１及び第２連結電極２３１、２３４は、第１及び第２外部電極２４１、２４４と電気的に連結され、上記第３及び第４連結電極２３２、２３３は、第３及び第４外部電極２４２、２４３と電気的に連結されることができる。
上記のように、第１外部電極２４１と第２外部電極２４４を連結する連結電極、及び第３外部電極２４２と第４外部電極２４３を連結する連結電極がそれぞれ複数配置されることにより、外部電極と本体の固着力をより向上させることができる。
図４は、第１及び第２連結電極４３１、４３４の間隔または第３及び第４連結電極４３２、４３３の間隔Ｄ１、第１〜第４連結電極４３１、４３２、４３３、４３４の直径Ｄ２、及び第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３を示す図である。
上記第１及び第２連結電極４３１、４３４の間隔または第３及び第４連結電極４３２、４３３の間隔Ｄ１は、各連結電極の中心を基準に測定した値であることができる。また、上記第１〜第４連結電極４３１、４３２、４３３、４３４の直径Ｄ２は、各連結電極のいずれかの最大直径を意味することができる。そして、上記第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３は、各ビアホール間の最短距離を意味することができる。
図４を参照すると、本実施形態の第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１及び第２連結電極４３１、４３４の間隔または第３及び第４連結電極４３２、４３３の間隔Ｄ１の割合（Ｄ１／Ｄ３）は、例えば、１．９０以上、１．９４以上、１．９８以上、２．０２以上、２．０６以上、または２．０８以上であることができる。第１ビアホールと第３ビアホールの間隔Ｄ３に対する第１及び第２ビアの間隔Ｄ１の割合（Ｄ１／Ｄ３）が上記範囲を満たす場合、等価直列インダクタンス（ＥＳＬ）が減少し、特に上記割合が３．１２５以上の場合には、ＥＳＬの減少効果が最大限になることができる。
本発明の他の実施形態において、上記割合（Ｄ１／Ｄ３）の上限は、５．０以下であることができる。上記割合（Ｄ１／Ｄ３）は、５．０以下、４．９以下、４．８以下、４．７００以下、４．６９５以下、４．６９０以下、または４．６８８以下であることができるが、これに制限されるものではない。上記割合（Ｄ１／Ｄ３）が上記範囲を満たす場合、等価直列インダクタンス（ＥＳＬ）を減少させることができる。
本発明の他の実施形態において、第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１〜第４連結電極４３１、４３２、４３３、４３４の直径Ｄ２の割合（Ｄ２／Ｄ３）は、０．３７５以上であることができる。上記割合（Ｄ２／Ｄ３）は、０．３７５以上、０．３８０以上、０．３８５以上、０．３９０以上、０．３９５以上、０．４００以上、０．４０５以上、または０．４１０以上であることができるが、これに制限されるものではない。上記割合（Ｄ２／Ｄ３）が上述した範囲を満たす場合、等価直列インダクタンス（ＥＳＬ）を減少させることができ、特に、上記割合が０．４１以上の場合には、ＥＳＬ減少効果を最大限にすることができる。
本発明の他の実施形態において、第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１〜第４連結電極４３１、４３２、４３３、４３４の直径Ｄ２の割合（Ｄ２／Ｄ３）は、０．６以下であることができる。上記割合（Ｄ２／Ｄ３）は、０．６０以下、０．５８以下、０．５６以下、０．５４以下、または０．５２以下であることができるが、これに制限されるものではない。上記割合（Ｄ２／Ｄ３）が上述した数値範囲を超えると、キャパシタの容量が減少することができる。
下記表１は、第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１及び第２連結電極４３１、４３４の間隔または第３及び第４連結電極４３２、４３３の間隔Ｄ１の割合（Ｄ１／Ｄ３）によるＥＳＬ特性を示す。下記表１は、長さが８９０μｍであり、第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３が１９２μｍであるプロトタイプキャパシタを製造し、上記プロトタイプキャパシタ１００個の平均値を求めた。
上記表１を参照すると、連結電極間の間隔が長くなるほどＥＳＬ特性が改善されることを確認することができ、Ｄ１／Ｄ３が２．０８のときにＥＳＬが大幅に減少し、３．１２５であるときにＥＳＬ減少効果がさらに大きくなることを確認することができる。
下記表２は、第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１〜第４連結電極４３１、４３２、４３３、４３４の直径Ｄ２の割合（Ｄ２／Ｄ３）によるＥＳＬ特性を示す。下記表２は、長さが８９０μｍであり、第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３が１９２μｍであり、第１及び第２連結電極４３１、４３４の厚さ、または第３及び第４連結電極４３２、４３３の間隔が６００μｍであるプロトタイプキャパシタを製造し、上記プロトタイプキャパシタ１００個の平均値を求めた。
上記表２を参照すると、連結電極の直径が長くなるほどＥＳＬ特性が改善されることを確認することができ、Ｄ２／Ｄ３が０．３７５を超えるとＥＳＬが減少することを示す。また、 約０．４１６の場合にはＥＳＬ減少効果がさらに大きくなることが確認できる。
一例において、連結電極２３１、２３２、２３３、２３４は、ニッケル（Ｎｉ）を最も多く含有することができるが、これに制限されるものではなく、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、銅（Ｃｕ）、タングステン（Ｗ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、及びこれらの合金のうち一つ以上の物質を含む導電性ペーストを用いて形成されることができる。上記連結電極２３１、２３２、２３３、２３４を形成する方法は、特に制限されず、例えば、誘電体層２１１、第１内部電極２２１及び第２内部電極２２２が積層された積層体を形成し、その後、レーザードリル（Ｌａｓｅｒ Ｄｒｉｌｌ）、穿孔機（Ｍｅｃｈａｎｉｃａｌ Ｐｉｎ Ｐｕｎｃｈｅｒ）などを用いて本体２１０を第３方向（Ｚ方向）に貫通し、上述の導電性ペーストを充填して第１及び第２連結電極２３１、２３２、２３３、２３４を形成することができる。
一例において、第１及び第２内部電極２２１、２２２、ならびに第１及び第２貫通電極２３１、２３２、２３３、２３４は、同一の金属成分を含むことができる。上記同一の金属成分は、ニッケル（Ｎｉ）であることができるが、これに制限されるものではなく、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、銅（Ｃｕ）、タングステン（Ｗ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、及びこれらの合金のうち一つ以上であることができる。本発明による積層セラミックキャパシタの第１及び第２内部電極２２１、２２２、ならびに第１及び第２連結電極２３１、２３２、２３３、２３４が同一の金属成分を含む場合、焼成開始温度及び／または焼成収縮率を一致させることができるため、クラックやデラミネーションなどの発生を防止することができる。
本発明の一実施形態において、連結電極２３１、２３２、２３３、２３４は、Ｚ方向に突出していることができる。図２を参照すると、連結電極２３１は、本体２１０の第２面に突出していることができる。これは、連結電極を形成する過程で、焼成収縮などによって本体２１０の貫通孔の外部に連結電極が押し出されて発生する現象である。上記突出部のサイズに応じて、基板の内部または表面への実装時に電極の浮き上がりが発生して固着力が低下することがある。本発明の積層セラミックキャパシタは、外部電極を本体の第１面及び第２面の両方に形成することにより、突出部による固着力の低下を防止することができる。
本発明の一実施形態によると、第１〜第４外部電極２４１、２４２、２４３、２４４は、本体２１０の両面に配置されることができる。上記第１及び第２外部電極２４１、２４４は、本体２１０の第１面Ｓ１及び第２面Ｓ２にそれぞれ配置され、上述した第１連結電極２３１及び第２連結電極２３４によって電気的に連結されることができる。また、上記第３及び第４外部電極２４２、２４３は、上記第１及び第２外部電極２４１、２４４と離隔し、本体２１０の第１面Ｓ１及び第２面Ｓ２にそれぞれ配置されることができ、上述した第３連結電極２３２及び第４連結電極２３３によって電気的に連結されることができる。
上記構造の積層セラミックキャパシタ２００は、本体２１０の上面及び下面を連結する側面のマージン部を減少させることにより、第１及び第２内部電極２２１、２２２が形成される領域を増加させることで積層セラミックキャパシタ２００のキャパシタ容量を大幅に向上させることができる。すなわち、本発明の一実施形態による積層セラミックキャパシタ２００は、側面に外部電極が配置されていない電極構造を有し、内部電極が本体を貫通する連結電極によって外部電極と連結される構造を有するため、キャパシタの容量をさらに著しく向上させることができる。
以下、図２を参照して、第１外部電極２４１を基準に、外部電極の構造について説明する。但し、これは、第２〜第４外部電極２４２、２４３、２４４に同様に適用することができる。
図２を参照すると、第１外部電極２４１は、第１焼成電極２４１ａと、第１及び第２めっき層２４１ｂ、２４１ｃと、を含むことができる。上記第１焼成電極２４１ａは、銀（Ａｇ）、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、タングステン（Ｗ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、及びこれらの合金のうち一つ以上の物質を含むことができ、例えば、ニッケル（Ｎｉ）を含む導電性ペーストを焼成して形成された焼成電極であることができる。上記第１焼成電極２４１ａのように、外部電極を焼成電極として形成する場合には、本体と内部電極の同時焼成が可能となるという利点があり、本体と外部電極の間の固着強度をさらに向上させることができる。
一例において、本発明の第１〜第４外部電極２４１、２４２、２４３、２４４は、表面の中心線平均粗さ（Ｒａ）が１ｎｍ〜１００ｎｍの範囲内であってもよい。本明細書において、「中心線平均粗さ（Ｒａ）」とは、仮想の中心線に対する距離の平均値を意味することができる。上記中心線平均粗さ（Ｒａ）が１ｎｍ〜１００ｎｍの範囲内である外部電極は、上述の範囲の表面粗さを有する外部電極を意味することができ、上述の範囲を満たす表面粗さを人為的に形成した外部電極を意味することができる。
上記中心線平均粗さ（Ｒａ）は、第１〜第４外部電極２４１、２４２、２４３、２４４の表面上に形成されている粗さに対して仮想の中心線を想定し、上記粗さの仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３・・・ｒｎ）を測定した後、下記式のように各距離の平均値を求めて算出された値から誘電体層の中心線平均粗さ（Ｒａ）を算出することができる。
上記範囲を満たす中心線平均粗さ（Ｒａ）を有する外部電極は、物理的または化学的方法で表面改質（Ｓｕｒｆａｃｅ ｍｏｄｉｆｉｃａｔｉｏｎ）して形成することができる。上述の粗さを付与することができれば、表面改質方法は特に制限されず、例えば、酸性または塩基性溶液による表面処理または研磨剤を用いた物理的研磨などの方法を用いることができる。
一般に、ニッケルなどを含む焼成電極は、焼成過程で表面に酸化層が形成されるため、めっき層を形成することが困難であり、形成されためっき層が簡単に剥離されるなどの問題点がある。しかし、本発明の一実施形態による外部電極が上述の範囲の中心線平均粗さ（Ｒａ）を満たすように表面改質された場合には、酸化層が除去されるか、または所定の粗さを有する表面が形成されるため、外部電極とめっき層の密着力を強化することができ、めっき層の剥離を防止することができる。
本発明の一実施形態による第１めっき層２４１ｂは、ニッケルを含むめっき層であることができ、第２めっき層２４１ｃは、銅またはスズを含むめっき層であることができる。上記第１めっき層２４１ｂは、ニッケルを含むことにより、第１焼成電極２４１ａとの密着性を向上させることができる。また、上記第２めっき層２４１ｃが銅またはスズを含むことにより、導電性、めっき密着性、及び半田付け性に優れた外部電極を形成することができる。
本発明の他の実施形態において、第１めっき層２４１ｂは、スズを含むめっき層であることができ、第２めっき層２４１ｃは、ニッケルを含むめっき層であることができる。上記第１めっき層２４１ｂは、スズを含むことにより、第１焼成電極２４１ａとの密着性を向上させることができる。また、上記第２めっき層２４１ｃがニッケルを含むことにより、均一なめっき層を形成することができる。
一例において、本発明の第１〜第４外部電極２４１、２４２、２４３、２４４は、厚さが３μｍ〜３０μｍの範囲内であってもよい。上記第１〜第４外部電極２４１、２４２、２４３、２４４の厚さとは、上述の焼成電極、第１めっき層及び第２めっき層が積層された全体の厚さを意味することができ、本体から外部電極の表面に対する垂直距離を意味することができる。外部電極の厚さを上記範囲に調節することにより、表面実装用または基板内蔵用としての使用時に多くのスペースを占めることなく、優れた実装性を有することができる。
本発明による積層セラミックキャパシタは、次のような方法で製造することができる。まず、誘電体層からなるセラミックグリーンシートの一面に所定の厚さに導電性金属を含むペーストを印刷したシートを積層した誘電体層、及び上記誘電体層を間に挟んで配置される第１及び第２内部電極を含む本体を用意する。
本体２１０の上下部には、内部電極が含まれていない誘電体層を積層することで、第１カバー部２１２及び第２カバー部２１３を形成することができる。このとき、必要に応じて、識別部２５０を形成することができる。
上記カバー部を形成した後、レーザードリル（Ｌａｓｅｒ Ｄｒｉｌｌ）や穿孔機（Ｍｅｃｈａｎｉｃａｌ Ｐｉｎ Ｐｕｎｃｈｅｒ）などを用いて本体にビアＨを形成する。その後、ビアＨに導電性ペーストを塗布するか、またはめっきなどの方法を用いて導電性物質を充填し、第１〜第４連結電極２３１、２３２、２３３、２３４を形成する。
その後、本体２１０の一面に、第１及び第２連結電極２３１、２３４と連結される第１及び第２外部電極２４１、２４４と、第３及び第４連結電極２３２、２３３と連結される第３及び第４外部電極２４２、２４３とを形成する。
具体的には、第１〜第４外部電極を形成する段階は、上記本体上にニッケルを含む第１〜第４焼成電極を形成する段階と、上記第１〜第４焼成電極層上にそれぞれ第１めっき層を形成する段階と、上記第１めっき層上にそれぞれ第２めっき層を形成する段階と、を含んで行われる。
焼成電極は、ニッケルを含む導電性ペーストを塗布し、これを焼成して形成されることができ、第１めっき層はニッケルを含み、電気的または化学的めっき法によって形成されることができる。第２めっき層は、銅またはスズを含み、電気的または化学的めっき法によって形成されることができる。
焼成電極層を形成した後、仮焼及び焼成を行い、上記第１めっき層及び第２めっき層を形成して、図１に示された積層セラミックキャパシタを完成する。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
２００ 積層セラミックキャパシタ
２１０ 本体
２１１、４１１ 誘電体層
２１２、２１３ カバー部
２５０ 識別部
２２１、２２２、４２１、４２２ 内部電極
２３１、２３２、２３３、２３４、４３１、４３２、４３３、４３４ 連結電極
２４１、２４２、２４３、２４４ 外部電極
２４１ａ、２４２ａ、２４３ａ、２４４ａ 焼成電極
２４１ｂ、２４２ｂ、２４３ｂ、２４４ｂ 第１めっき層
２４１ｃ、２４２ｃ、２４３ｃ、２４４ｃ 第２めっき層
２１０ 本体
２１１、４１１ 誘電体層
２１２、２１３ カバー部
２５０ 識別部
２２１、２２２、４２１、４２２ 内部電極
２３１、２３２、２３３、２３４、４３１、４３２、４３３、４３４ 連結電極
２４１、２４２、２４３、２４４ 外部電極
２４１ａ、２４２ａ、２４３ａ、２４４ａ 焼成電極
２４１ｂ、２４２ｂ、２４３ｂ、２４４ｂ 第１めっき層
２４１ｃ、２４２ｃ、２４３ｃ、２４４ｃ 第２めっき層
Claims (13)
- 誘電体層、及び前記誘電体層を間に挟んで配置され、互いに点対称をなす第１及び第２内部電極を含む本体と、
前記誘電体層と直交する方向に本体を貫通して前記第１内部電極と連結される第１及び第２連結電極と、
前記誘電体層と直交する方向に本体を貫通して前記第２内部電極と連結される第３及び第４連結電極と、
前記本体の両面に配置され、前記第１及び第２連結電極と連結される第１及び第２外部電極と、
前記第１及び第２外部電極と離隔し、前記第３及び第４連結電極と連結される第３及び第４外部電極と、を含み、
前記第１内部電極は第３及び第４ビアホールを含み、第２内部電極は第１及び第２ビアホールを含む、積層セラミックキャパシタ。 - 前記第１及び第２連結電極は、第２内部電極の第１及び第２ビアホールを貫通し、
前記第３及び第４連結電極は、第１内部電極の第３及び第４ビアホールを貫通する、請求項１に記載の積層セラミックキャパシタ。 - 前記第１及び第２内部電極は長方形の形状である、請求項１または２に記載の積層セラミックキャパシタ。
- 前記第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１及び第２連結電極の間隔または第３及び第４連結電極の間隔Ｄ１の割合（Ｄ１／Ｄ３）は１．９以上である、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１及び第２連結電極の間隔または第３及び第４連結電極の間隔Ｄ１の割合（Ｄ１／Ｄ３）は５．０以下である、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１〜第４連結電極のいずれかの直径Ｄ２の割合（Ｄ２／Ｄ３）は０．３５以上である、請求項１から５のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１ビアホールと第３ビアホールの間隔または第２ビアホールと第４ビアホールの間隔Ｄ３に対する第１〜第４連結電極のいずれかの直径Ｄ２の割合（Ｄ２／Ｄ３）は０．６以下である、請求項１から５のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１及び第２内部電極はニッケルを含む、請求項１から７のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１〜第４外部電極はニッケルを含む焼成電極である、請求項１から８のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１〜第４外部電極は中心線平均粗さ（Ｒａ）が１ｎｍ〜１００ｎｍの範囲内である、請求項１から９のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１〜第４外部電極は焼成電極上に順に積層された第１めっき層及び第２めっき層を含む、請求項１から１０のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第１〜第４外部電極の厚さは１μｍ〜１０μｍの範囲内である、請求項１から１１のいずれか一項に記載の積層セラミックキャパシタ。
- 前記本体は厚さが１００μｍ以下である、請求項１から１２のいずれか一項に記載の積層セラミックキャパシタ。
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