KR102067003B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자 부품에 관한 것으로서, 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고, 상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하는 적층 세라믹 전자 부품을 특징으로 한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Multilayer ceramic electronic component and method for manufacturing the same}
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극층 및 상기 내부전극층과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극층, 상기 내부전극층에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
특히, 내부전극이 박층화되면서 내부전극의 연결성에 문제가 있어 적층 세라믹 전자부품의 신뢰성 저하의 한 요인이 되고 있다.
또한, 내부전극이 박층화되면서 내부전극의 연결성에 문제가 있어 적층 세라믹 전자부품의 고용량 구현에 문제가 있다.
일본공개특허공보 2002-164248
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시 형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고, 상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시형태에 있어서, 상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 내부 전극의 연결성은 85% 이상일 수 있다.
본 발명의 일 실시형태에 있어서, 상기 유전체층의 두께를 Td라 하면, Td ≤ 0.5㎛을 만족할 수 있다.
본 발명의 일 실시형태에 있어서, 상기 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
본 발명의 일 실시형태에 있어서, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/10을 만족할 수 있다.
본 발명의 일 실시형태에 있어서, 상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 3.0% 내지 15%를 만족할 수 있다.
본 발명의 다른 실시 형태는 도전성 금속 분말 및 세라믹 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/10을 만족하는 도전성 페이스트를 마련하는 단계; 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 상기 내부 전극이 형성된 세라믹 그린 시트를 적층하는 단계; 및 상기 세라믹 그린 시트가 적층된 적층체를 소결하여 유전체층과 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하고, 상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하는 적층 세라믹 전자 부품의 제조 방법일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 3.0% 내지 15%를 만족할 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 내부 전극의 연결성은 85% 이상일 수 있다.
본 발명의 다른 실시형태에 있어서, 상기 유전체층의 두께를 Td라 하면, Td ≤ 0.5㎛을 만족할 수 있다.
본 발명에 의하면, 내부 전극 페이스트에 사용되는 티탄산바륨 공재의 사이즈를 조절하여 유전체층을 구성하는 유전체 그레인의 입성장을 억제하여 내전압 특성을 개선할 수 있다.
또한, 전극 연결성을 개선함으로써, 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에 대한 사시도이다.
도 2는 전극 연결성을 설명하기 위한 도 1의 I-I'에 따른 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에 대한 사시도이다.
도 2는 전극 연결성을 설명하기 위한 도 1의 I-I'에 따른 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태인 적층 세라믹 전자 부품은 세라믹 본체(10), 세라믹 본체의 내부에 형성된 내부 전극(21, 22), 세라믹 본체(10)의 외부에 형성된 외부 전극(31, 32)을 포함할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(10)의 상면 및 하면으로 표현될 수도 있다.
세라믹 본체(10)는 유전체층(11)을 포함하며, 상기 유전체층(11)은 유전율이 높은 유전 재료를 포함할 수 있다.
유전 재료는 전기 이중극자(electric dipole)를 포함하고 있기 때문에 더 많은 양의 전하 축적을 유도할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
또한, 상기 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 상기 내부 전극(21, 22)은 제1 및 제2 내부 전극(21, 22)을 가질 수 있으며, 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 상기 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 상기 내부 전극(21, 22)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 내부 전극(21, 22)의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족할 수 있다.
상기 내부 전극(21, 22)의 두께(Te)는 평균값일 수 있다. 세라믹 본체(10)의 폭 방향 및 두께 방향이 이루는 단면(W-T 단면)을 주사전자현미경을 이용하여 관찰하고 등간격으로 10개 지점에서 측정하여 그 평균값을 내부 전극(21, 22)의 두께(Te)로 할 수 있다.
상기 내부 전극(21, 22)의 두께는 실제 내부 전극(21, 22)의 길이에 대한 내부 전극(21, 22) 면적의 비(내부 전극 면적/실제 내부 전극의 길이)로 계산될 수 있다.
도 2를 참조하면, 상기 내부 전극(21, 22) 면적은 전극 영역을 포함하는 면적을 의미하고, 상기 실제 내부 전극(21, 22)의 길이는 각 내부 전극 사이에 형성된 갭(G, gap)을 제외한 길이일 수 있다.
내부 전극(21, 22)의 면적 및 실제 내부 전극(21, 22)의 길이는 한 개의 내부 전극 층에서 측정되고, 적층수 만큼 곱하여 적층 세라믹 커패시터 전체로 일반화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 내부 전극(21, 22)의 두께(Te)가 0.1㎛≤Te≤0.5㎛을 만족하도록 조절함으로써, 내부전극이 박층화되더라도 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있다.
상기 내부 전극(21, 22)의 두께(Te)가 0.1㎛ 미만의 경우에는 고용량 적층 세라믹 커패시터를 구현할 수 없으며, 상기 내부 전극(21, 22)의 두께(Te)가 0.5㎛를 초과하는 경우에는 내부전극이 박막인 적층 세라믹 커패시터를 구현할 수 없다.
상기 내부 전극(21, 22)의 두께(Te)가 0.1㎛≤Te≤0.5㎛을 만족하면서도 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있는 구체적인 방법은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 양측 단부에는 외부전극(31, 32)이 형성될 수 있다.
상기 외부 전극(31, 32)은 세라믹 본체(10)의 길이 방향(“L 방향”)의 단면(end surface)에 형성될 수 있다.
상기 외부 전극(31, 32)은 세라믹 본체(10)의 상하면 및 측면의 일부로 연장되어 형성될 수 있다.
상기 외부 전극(31, 32)은 제1 및 제2 외부 전극(31, 32)을 가질 수 있으며, 제1 및 제2 외부 전극(31, 32)에는 서로 반대 극성의 전기가 인가될 수 있다.
상기 외부 전극(31, 32)은 도전성 금속 및 글래스를 포함할 수 있다. 도전성 금속은 금, 은 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 내부 전극의 연결성은 85% 이상일 수 있다.
도 2를 참조하여 내부 전극(21, 22)의 연결성을 정의하면 다음과 같다.
적층 세라믹 커패시터의 내부에 형성되는 내부 전극(21, 22)은 일반적으로 중간에 끊긴 영역이 없이 완전하게 연결되어있지 않다.
내부 전극(21, 22)을 형성하는 공정은 세라믹 그린시트의 일면에 니켈(Ni) 등의 도전성 금속 분말이 포함된 도전성 페이스트를 이용하여 인쇄하는 방법으로 이루어지기 때문에 내부에 다소 빈공간이 남게 된다.
따라서, 적층 세라믹 커패시터를 일정 방향으로 자른 단면에서 보았을 때 내부 전극(21, 22)은 완전하게 이어져 있지 않고 중간 중간에 갭(G)이 존재하게 된다.
도 2를 참조하면, 갭(G)을 포함한 내부 전극(21, 22)의 길이를 A라고 하고, 갭(G)을 제외한 내부전극 부분들의 길이의 합을 B라고 한다면, 내부 전극의 연결성(S)은 B/A로 정의할 수 있다.
내부 전극(21, 22) 전체 길이 및 갭(G)을 제외한 내부전극 부분들의 길이의 합인 실제 내부 전극(21, 22)이 형성된 부분의 길이는 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
보다 구체적으로, 세라믹 본체의 길이 방향의 중앙부에서 절단한 폭 방향의 단면을 스캔한 이미지에서 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 측정할 수 있다.
도 2에 도시된 바와 같이, 광학 이미지의 일부를 취하여 내부 전극(21, 22) 전체 길이 및 내부 전극(21, 22)의 실제 길이를 측정할 수 있다.
보다 구체적으로, 내부 전극(21, 22)의 일부 지점에서 갭(G)을 포함한 내부 전극(21, 22)의 길이를 A, 실제 내부 전극(21, 22)이 형성된 부분의 길이를 b1, b2, b3, b4로 규정하면, 상기 내부 전극(21, 22)의 연결성은 (b1 + b2 + b3 + b4) /A로 표현될 수 있다. 도 2에서는 실제 내부 전극(30)이 형성된 부분을 b1, b2, b3 및 b4로 표현하였으나, 실제 전극이 형성된 부분의 수는 특별히 제한되지 않는다.
실제 내부 전극(21, 22)의 길이는 내부 전극(21, 22)의 전체 길이(A)에서 갭(G)의 길이를 뺀 값으로 측정될 수 있다.
내부 전극의 연결성에 따른 정전용량의 변화 및 열충격으로 인한 크랙의 발생 가능성의 관계는 다음과 같다.
내부 전극의 연결성이 높은 경우 중간에 끊어진 부분이 거의 없이 내부전극이 형성된 것이므로 연결성이 낮은 경우보다 큰 정전용량을 확보할 수 있다.
하지만, 내부전극을 형성하는 물질(예를 들어, 니켈(Ni) 등의 금속물질일 수 있다.)과 세라믹의 열팽창 계수의 차이로 인하여 발생하는 단차 때문에 열충격을 받을 경우 크랙 또는 절연파괴 현상이 발생하기 쉽다.
반대로, 내부 전극의 연결성이 낮은 경우 정전용량의 확보면에서는 불리하지만, 내부전극을 형성하는 물질과 세라믹의 열팽창 계수의 차이로 인하여 발생하는 단차를 완화하는 효과가 있어 열충격으로 인한 크랙 및 절연파괴 현상을 방지할 수 있다.
따라서, 안정적인 정전용량의 확보와 열충격으로 인한 크랙 및 절연파괴 현상의 방지라는 측면에서 내부전극의 연결성을 적절한 수치로 조절할 필요가 있다.
또한, 도전성 금속과 함께 내부 전극에 포함되는 세라믹 분말은 소성시 내부 전극의 수축 지연 효과를 주며, 이는 내부 전극의 연결성에 큰 영향을 미침으로써 적층 세라믹 커패시터의 용량과 관련성을 갖는다.
특히, 내부 전극면을 인쇄하는 방법의 특성상 전극의 양 단부의 연결성은 매우 취약할 수 있으며, 이로 인한 정전 용량의 저하가 문제될 수 있으므로, 내부 전극의 양 단부의 연결성을 조절할 필요가 있다.
상기와 같은 내부 전극의 연결성의 조절 방법은 특별히 제한되지 않으며, 예를 들어 내부 전극을 형성하는 도전성 페이스트에 포함되는 세라믹 분말의 입경을 조절하거나 소성 온도를 조절하는 방법 등이 사용될 수 있으며, 이에 대한 자세한 사항은 후술하도록 한다.
상기 내부 전극의 연결성을 85% 이상이 되도록 조절함으로써, 정전 용량을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있다.
상기 내부 전극의 연결성이 85% 미만일 경우에는 설계 용량 구현에 어려움이 있을 수 있다.
내부 전극의 연결성이 크다는 것은 중간에 빈 공간이 거의 없이 내부 전극이 형성된 것이므로 큰 정전 용량을 확보할 수 있다.
반대로 내부 전극의 연결성이 작은 경우에는 정전 용량을 형성하는 유효면이 감소하기 때문에 정전 용량 형성에 있어서는 불리하기 때문이다.
한편, 상기 내부 전극의 연결성은 98% 이하인 것이 바람직할 수 있으며, 특별히 이에 제한되는 것은 아니다.
상기 내부 전극의 연결성이 98%를 초과하는 경우에는 응력 완화 효과가 미미하여 크랙이 발생할 수 있다.
내부 전극은 소성 과정에서 두께 방향으로 수축할 수 있고, 결국에는 두께 방향으로 관통홀이 형성될 수 있다.
내부 전극에 형성된 관통홀은 세라믹 본체 내의 응력을 완화시키는 기능도 가진다.
내부 전극 연결성이 지나치게 큰 경우에는 관통홀로 인한 응력 완화의 효과가 거의 없기 때문에 크랙이 발생할 수 있다.
또한, 소성 과정에서 제거되어야 할 잔탄의 제거 경로가 막혀서 응력이 집중될 수 있어 크랙이 발생할 수 있다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 상기 유전체층(11)은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족할 수 있다.
상기 유전체 그레인의 평균 입경(Dd)이 85 nm ≤ Dd ≤ 256 nm를 만족함으로써, 내전압 특성을 개선할 수 있다.
구체적으로, 상기 유전체 그레인의 비정상적인 입성장을 막아 상기 유전체 그레인의 평균 입경(Dd)이 85 nm ≤ Dd ≤ 256 nm를 만족하도록 함으로써, 절연파괴전압(Breakdown Voltage, BDV) 및 가속 수명 저하를 막을 수 있다.
상기 유전체 그레인의 평균 입경(Dd)은 주사전자현미경(SEM)으로 추출된 유전체층의 단면 사진을 분석하여 측정할 수 있다.　
예를 들어, ASTM(American Society for Testing and Materials) E112에서 규정하는 평균 그레인 사이즈 표준 측정 방법을 지원하는 그레인 사이즈 측정 소프트웨어를 이용하여 유전체층의 평균 그레인 사이즈를 측정할 수 있다
상기 유전체 그레인의 평균 입경(Dd)의 조절은 유전체 층(11)의 형성에 사용되는 세라믹 분말의 평균 입경 및 내부 전극층(21, 22)을 형성하는 도전성 페이스트에 첨가되는 세라믹 분말의 평균 입경을 조절함으로써 수행될 수 있다.
상기 유전체 그레인의 평균 입경(Dd)이 85 nm 미만일 경우에는 유전체 그레인의 사이즈가 너무 작아 정전 용량이 저하되어 설계 용량 구현이 어려울 수 있다.
상기 유전체 그레인의 평균 입경(Dd)이 256 nm 을 초과하는 경우에는 유전체 그레인의 사이즈가 너무 크므로 내전압 특성이 저하될 수 있다.
본 발명의 일 실시형태에 있어서, 상기 유전체층(11)의 두께를 Td라 하면, Td ≤ 0.5㎛을 만족할 수 있다.
상기 유전체층의 두께(Td)는 상기 유전체층의 평균 두께를 의미할 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(11)의 평균 두께는 내부 전극(21, 22) 사이에 배치되는 유전체층(11)의 평균 두께를 의미할 수 있다.
상기 유전체층(11)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 내부전극(21, 22)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
이하에서는 내부 전극의 연결성의 조절 방법에 대하여 자세히 설명하되, 특히 내부 전극을 형성하는 도전성 페이스트에 포함되는 세라믹 분말의 입경을 조절하는 방법을 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 있어서, 상기 내부 전극(21, 22)은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/10을 만족할 수 있다.
세라믹 분말의 입경비를 제어하여 금속 분말 사이에 분산시키면 약 1000℃ 이상까지 금속 분말의 소결이 억제될 수 있다.
일정 온도까지 금속 분말의 소결이 최대한 억제되고, 유전체층을 형성하는 세라믹 분말의 소결이 개시될 수 있다.
유전체층을 형성하는 세라믹 분말의 치밀화가 진행되면 내부 전극도 치밀화가 개시되면서 급속도로 소결이 진행될 수 있다.
세라믹 분말은 금속 분말의 소결 수축 개시를 늦추고, 금속 분말의 소결 수축을 억제할 수 있다.
입경비가 제어된 세라믹 분말은 금속 분말의 소결 수축시 금속 분말 간의 접촉을 막아 금속 분말의 입성장을 억제할 수 있고, 내부 전극의 뭉침 현상을 억제할 수 있다.
상기와 같이 도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비가 1/80≤Ds/Dn≤1/10을 만족하도록 조절함으로써, 상기 내부 전극(21, 22)의 연결성이 85% 이상을 만족하도록 조절할 수 있다.
상기 내부 전극(21, 22)의 연결성이 85% 이상을 만족함으로써, 정전 용량을 향상시켜 고용량 적층 세라믹 커패시터를 구현할 수 있다.
도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비가 1/80 미만일 경우에는 상기 세라믹 분말의 평균 입경이 너무 작아 상기 내부 전극의 연결성을 85% 이상으로 구현할 수 없다.
도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비가 1/10을 초과하면 세라믹 분말이 도전성 금속 분말의 수축을 효율적으로 억제하기 어려울 수 있다.
또한, 본 발명의 일 실시형태에 있어서, 상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 3.0% 내지 15%를 만족할 수 있다.
상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 3.0% 내지 15%를 만족함으로써, 상기 내부 전극(21, 22)의 연결성이 85% 이상을 만족할 수 있다.
상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 3.0% 미만일 경우에는 상기 내부 전극의 연결성을 85% 이상으로 구현할 수 없다.
상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비가 15%를 초과하면 세라믹 분말의 함량이 너무 많아 내부 전극 내의 비전극 영역이 증가할 수 있어 정전 용량을 확보하기 어렵다.
본 발명의 다른 실시 형태는 도전성 금속 분말 및 세라믹 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/10을 만족하는 도전성 페이스트를 마련하는 단계; 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 상기 내부 전극이 형성된 세라믹 그린 시트를 적층하는 단계; 및 상기 세라믹 그린 시트가 적층된 적층체를 소결하여 유전체층과 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하고, 상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하는 적층 세라믹 전자 부품의 제조 방법일 수 있다.
먼저, 외부 전극(31, 32)에 도전성을 부여하기 위한 도전성 금속 분말, 외부 전극(31, 32)의 치밀화를 위한 글래스 분말, 유기 용매로서 에탄올, 및 바인더로서 폴리비닐부티랄 등을 혼합한 후, 이를 볼 밀링하여 외부 전극용 페이스트를 마련할 수 있다.
내부 전극(21, 22)을 형성하는 도전성 페이스트 조성물은 바인더, 용제 및 기타의 첨가제 등을 더 포함할 수 있다.
상기 바인더는 이에 제한되는 것은 아니나, 폴리비닐부티랄, 셀룰로오스계 수지 등을 사용할 수 있다. 상기 폴리비닐부티랄은 접착력이 강한 특성을 도전성 페이스트와 세라믹 그린시트의 접착 강도를 향상시킬 수 있다.
상기 셀룰로오스계 수지는 의자형 구조를 가지는 것으로 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 가지고 있다. 셀룰로오스 수지를 포함함에 따라 평탄한 인쇄면의 확보가 가능하다.
상기 용제는 특별히 제한되지 않으며, 예를 들면, 부틸카르비톨, 케로신 또는 테르피네올계 용제를 사용할 수 있다. 상기 테르피네올계 용제의 구체적인 종류는 이에 제한되는 것은 아니나, 디하이드로테르피네올(dehydro terpineol), 디하이드로터피닐아세테이트 등을 사용할 수 있다.
다음으로, 도전성 금속 분말 및 세라믹 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/10을 만족하는 도전성 페이스트를 마련할 수 있다.
세라믹 분말의 입경은 금속 분말의 입경보다 작아 세라믹 분말은 금속 분말 사이에 분포될 수 있다.
다음으로, 상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극(21, 22)을 형성할 수 있다.
도전성 페이스트는 스크린 인쇄 등의 방법을 이용하여 세라믹 그린 시트 상에 형성될 수 있다.
다음으로, 내부 전극(21, 22)이 형성된 세라믹 그린 시트를 적층하여 세라믹 그린 적층체를 준비하고, 이를 절단하여 그린 칩을 제조할 수 있다. 그린 칩을 소결하여 소결 칩을 제조하고, 소결 칩의 외부에 외부 전극(31, 32)을 형성하여 적층 세라믹 전자 부품을 완성할 수 있다.
내부 전극(21, 22)으로 베이스메탈을 사용하는 경우 대기 중에서 소성을 행하면 내부 전극(21, 22)이 산화될 수 있기 때문에 소성은 환원 분위기에서 수행될 수 있다.
또한, 외부 전극(31, 32) 상에는 실장의 용이성을 위하여 니켈 도금층 및 주석 도금층이 형성될 수 있다.
본 실시 형태에서, 상기 도전성 금속의 중량 대비 상기 세라믹 분말의 중량의 비는 3.0% 내지 15%일 수 있다.
상기 도전성 금속은 니켈을 포함할 수 있다.
상기 세라믹 분말은 특별히 제한되는 것은 아니나, 예를 들어 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
그외 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분의 설명은 중복을 피하기 위하여 여기서는 생략하도록 한다.
이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.
실시예 및 비교예에 따른 적층 세라믹 커패시터는 다음과 같은 방법에 따라 마련하였다.
티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.
세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1000℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm이 되도록 하였다.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 외부 전극을 형성하였으며, 외부 전극 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다.
상기 방법에 따라 0603 사이즈의 적층 세라믹 커패시터를 제조하였다. 0603 사이즈는 길이 및 폭이 각각 0.6㎛±0.1㎛ 및 0.3㎛±0.1㎛ 일 수 있다. 상기 적층 세라믹 커패시터에 대하여 다음과 같이 특성을 평가하였다.
아래의 표 1은 내부 전극의 두께(te) 대비 기공의 두께(tp)의 비(tp/te)에 따른 용량 특성 및 쇼트 불량 여부를 비교한 표이다.
내전압 특성은 우수(◎), 양호(○) 및 불량(×)으로 판정하였다.
전극 연결성에 대한 평가는 85% 이상의 경우 우수(◎), 75% 내지 85%인 경우를 양호(○)로 판정하였고, 75% 미만의 경우 불량(×)으로 판정하였다.
Figure 112013066078601-pat00001
* : 비교예
표 1을 참조하면, 비교예인 시료 1 내지 10은 도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비가 본 발명의 수치 범위를 벗어나는 경우로서, 양 단부 영역의 내부 전극의 연결성이 75% 이상을 만족하지 못해 설계 용량을 구현하지 못하였다.
또한, 유전체 그레인의 평균 입경(Dd)이 256 nm를 초과하는 경우에는 내전압 특성이 저하되어 신뢰성에 문제가 있음을 알 수 있다.
한편, 실시예인 시료 11 내지 15는 도전성 금속 분말의 평균 입경(Dn) 대비 상기 세라믹 분말의 평균 입경(Ds)의 비와 유전체 그레인의 평균 입경(Dd)이 본 발명의 수치 범위를 만족하는 경우로서, 양 단부 영역의 내부 전극의 연결성이 75% 이상을 만족하여 설계 용량을 구현하고 있으며, 내전압 특성이 우수함을 알 수 있다.
본 발명에서 사용한 용어는 특정한 실시예를 설명하기 위한 것으로, 본 발명을 한정하고자 하는 것이 아니다. 단수의 표현은 문맥상 명백하지 않는 한, 복수의 의미를 포함한다고 보아야 할 것이다.
“포함하다” 또는 “가지다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재한다는 것을 의미하는 것이지, 이를 배제하기 위한 것이 아니다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
11: 유전체층 21, 22: 내부 전극
31, 32: 외부 전극
Te: 내부 전극의 두께 Td: 유전체층의 두께
G: 갭
Dd: 유전체 그레인의 평균 입경

Claims (10)

  1. 유전체층을 포함하는 세라믹 본체; 및
    상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고,
    상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하며,
    상기 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성되고,
    상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 내부 전극의 연결성은 85% 이상이고,
    상기 유전체층의 두께를 Td라 하면, Td ≤ 0.5㎛을 만족하는 적층 세라믹 전자 부품.
  2. 유전체층을 포함하는 세라믹 본체; 및
    상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고,
    상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하며,
    상기 내부 전극은 도전성 금속 분말 및 세라믹 분말을 포함하는 도전성 페이스트에 의해 형성되고,
    상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/10을 만족하는 적층 세라믹 전자 부품.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항 또는 제2항에 있어서,
    상기 도전성 페이스트에 포함되는 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 3.0% 내지 15%를 만족하는 적층 세라믹 전자 부품.
  7. 도전성 금속 분말 및 세라믹 분말을 포함하고, 상기 도전성 금속 분말의 평균 입경을 Dn 및 상기 세라믹 분말의 평균 입경을 Ds라 하면, 1/80≤Ds/Dn≤1/10을 만족하는 도전성 페이스트를 마련하는 단계;
    상기 도전성 페이스트를 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하는 단계;
    상기 내부 전극이 형성된 세라믹 그린 시트를 적층하는 단계; 및
    상기 세라믹 그린 시트가 적층된 적층체를 소결하여 유전체층과 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하고,
    상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하는 적층 세라믹 전자 부품의 제조 방법.
  8. 제7항에 있어서,
    상기 도전성 금속 분말 함량 대비 세라믹 분말의 함량비는 3.0% 내지 15%를 만족하는 적층 세라믹 전자 부품의 제조 방법.
  9. 제7항에 있어서,
    상기 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성이라 정의하면, 상기 내부 전극의 연결성은 85% 이상인 적층 세라믹 전자 부품의 제조 방법.
  10. 제7항에 있어서,
    상기 유전체층의 두께를 Td라 하면, Td ≤ 0.5㎛을 만족하는 적층 세라믹 전자 부품의 제조 방법.
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