KR101853131B1 - 적층 세라믹 전자 부품 - Google Patents

적층 세라믹 전자 부품 Download PDF

Info

Publication number
KR101853131B1
KR101853131B1 KR1020110094097A KR20110094097A KR101853131B1 KR 101853131 B1 KR101853131 B1 KR 101853131B1 KR 1020110094097 A KR1020110094097 A KR 1020110094097A KR 20110094097 A KR20110094097 A KR 20110094097A KR 101853131 B1 KR101853131 B1 KR 101853131B1
Authority
KR
South Korea
Prior art keywords
ceramic
capacitor
lead
width
internal electrode
Prior art date
Application number
KR1020110094097A
Other languages
English (en)
Other versions
KR20130030548A (ko
Inventor
우석균
조동수
황석준
최재열
이종민
박선철
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110094097A priority Critical patent/KR101853131B1/ko
Publication of KR20130030548A publication Critical patent/KR20130030548A/ko
Application granted granted Critical
Publication of KR101853131B1 publication Critical patent/KR101853131B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명은 내전압 특성이 우수하고 신뢰성이 높은 적층 세라믹 전자 부품에 관한 것으로, 내부 전극 중 이웃하는 내부 전극과 중첩되어 정전 용량의 형성에 기여하는 용량부와, 상기 용량부의 일단이 연장되어 세라믹 본체의 외부면으로 인출되는 인출부가 연결되는 부분을 라운드 처리함으로써 전하 집중을 억제하고, 이로써 내부 전극의 모서리 부분에 집중되는 전계를 분산 완화시킴으로 우수한 내전압 특성을 얻을 수 있다.

Description

적층 세라믹 전자 부품{Multilayer Ceramic Electronic Component}
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 보다 구체적으로는 내전압 특성이 우수하고 신뢰성이 높은 적층 세라믹 전자 부품에 관한 것이다.
최근에는 전자제품의 소형화 고용량화 다기능화 경향에 따라 적층 세라믹 전자부품에 대한 요구가 증대되고 있다.
캐패시터를 소형화 고용량화 하기 위해서는 세라믹층을 박막화 하거나 내부전극의 대향 면적을 늘려야 한다. 세라믹층을 박막화하면 절연저항과 내전압이 감소하기 때문에 두께를 줄이는데에는 한계가 있다.
또한 내부전극의 대향 면적을 늘리면 세라믹 소체의 외부로 노출되는 내부전극의 면적이 증가하기 때문에 도금 후 신뢰성이 저하되는 문제가 있다.
일반적으로 적층형 세라믹 전자 부품은 세라믹 유전체 시트 상에 내부 전극을 인쇄하고, 내부 전극이 인쇄된 세라믹 유전체 시트를 적층하고 소성한 후 외부전극을 형성한다.
내부 전극은 정전 용량 형성에 기여하는 용량부 및 상기 용량부와 외부 전극을 연결하는 인출부로 이루어지는데, 일반적으로 용량부는 정사각형 또는 직사각형의 모양으로 인쇄되어 형성된다.
내부 전극 용량부의 모서리 부분에는 전하가 집중될 수 있고, 등전위선의 간격이 좁아지고 전계가 집중될 수 있기 때문에 반복적인 전압 인가에 의한 팽창 및 수축으로 인하여 크랙이 발생될 수 있다.
따라서, 정사각형 또는 직사각형의 모양을 가지는 내부 전극 용량부의 모서리 부분을 라운드 처리할 수도 있다.
본 발명은 내전압 특성이 우수하고 신뢰성이 높은 적층 세라믹 전자 부품을 제공함을 목적으로 한다.
본 발명의 일 실시 형태인 적층 세라믹 전자 부품은 세라믹 본체; 및 상기 세라믹 본체의 내부에 세라믹층을 사이에 두고 적층된 내부 전극;을 포함하고, 상기 내부 전극은 정전 용량을 형성하는 용량부 및 상기 용량부로부터 연장되어 상기 세라믹 본체의 외부면에 노출되는 인출부를 가지고, 인출 방향에서 투영하여 보았을 때 상기 인출부의 폭은 상기 용량부의 폭보다 작고, 상기 용량부의 모서리의 곡률 반지름을 R, 상기 용량부와 상기 인출부가 연결되는 부분의 곡률 반지름을 r, 상기 용량부의 폭을 A라 할 때, 0 < r/A = R/A 일 수 있다.
상기 내부 전극의 용량부는 정사각형 또는 직사각형으로서 모서리가 라운드 처리될 수 있다.
상기 세라믹층은 유전체층일 수 있다.
본 발명의 다른 실시 형태인 적층 세라믹 전자 부품의 제조 방법은 세라믹 그린 시트를 제조하는 단계; 및 상기 세라믹 그린 시트 상에 내부 전극을 인쇄하는 단계;를 포함하고, 상기 내부 전극은 정전 용량을 형성하는 용량부 및 상기 용량부로부터 연장되어 세라믹 본체의 외부면에 노출되는 인출부를 가지고, 인출 방향에서 투영하여 보았을 때 상기 인출부의 폭은 상기 용량부의 폭보다 작고, 상기 용량부의 모서리의 곡률 반지름을 R, 상기 용량부와 상기 인출부가 연결되는 부분의 곡률 반지름을 r, 상기 용량부의 폭을 A라 할 때, 0 < r/A = R/A 일 수 있다.
상기 내부 전극의 용량부는 정사각형 또는 직사각형으로서 모서리가 라운드 처리될 수 있다.
상기 세라믹층은 유전체층일 수 있다.
본 발명에 의하면, 내전압 특성이 우수하고 신뢰성이 높은 적층 세라믹 전자 부품을 얻을 수 있다.
도 1은 본 발명의 일 실시 형태에 의한 적층 세라믹 전자 부품의 사시도이다.
도 2는 도 1의 A-A' 라인을 따른 단면도이다.
도 3은 도 1의 B-B' 라인을 따른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다.
또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 전자 부품에는 적층 세라믹 캐패시터, 칩 인덕터, 칩 비즈 등이 있는데, 이하에서는 적층 세라믹 캐패시터를 예로 들어 설명한다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시 형태인 적층 세라믹 전자 부품의 사시도이다. 도 2는 도 1의 A-A' 라인을 따른 단면도이고, 도 3은 도 1의 B-B' 라인을 따른 단면도이다.
도 1을 참조하면, 세라믹 본체(10)는 직육면체 형상을 가질 수 있다. '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의할 수 있다. 여기서 '두께 방향'은 세라믹층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
일반적으로 세라믹 본체(10)는 길이가 폭 및 두께보다 클 수 있으며, 또한 폭과 두께는 동일할 수도 있다.
도 1 내지 도 3을 참조하면, 본 실시 형태의 적층 세라믹 전자 부품은 세라믹 본체(10), 상기 세라믹 본체(10)의 외부면에 형성된 외부 전극(21, 22) 및 상기 세라믹 본체(10)의 내부에 형성되고 외부 전극(21, 22)에 접속된 내부 전극(31,32)을 포함할 수 있다.
세라믹 본체(10)는 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니나, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
세라믹 본체(10)는 복수의 세라믹 유전체층(11)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층(11)끼리는 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
외부 전극(21,22)은 세라믹 본체(10)의 길이 방향의 외부면에 형성될 수 있으며, 이 경우 내부 전극의 인출부(33, 35)도 세라믹 본체(10)의 길이 방향의 외부면으로 인출될 수 있다. 외부 전극(21, 22)에는 다른 극성의 전기가 인가될 수 있다.
외부 전극(21, 22)은 도전성 금속 및 유리 프리트를 포함하는 도전성 페이스트를 이용하여 형성되며, 이에 제한되는 것은 아니나, 도전성 금속은 구리, 구리 합금, 니켈, 니켈 합금, 은, 팔라듐 등으로 이루어질 수 있다.
내부 전극(31, 32)은 세라믹 본체(10)의 내부에 세라믹층(11)을 사이에 두고 적층되어 형성될 수 있다.
내부 전극(31,32) 사이에 존재하는 세라믹층(11)은 유전체층일 수 있다. 상기 유전체층은 유전율이 높은 티탄산바륨을 주성분으로 가질 수 있다. 유전체층에 의하여 내부 전극에는 더 많은 전하가 축적될 수 있고, 이로 인하여 캐패시터의 정전 용량이 향상될 수 있다.
내부 전극(31, 32)은 일단이 상기 세라믹 본체(10)의 일면에 노출되도록 형성될 수 있다. 어느 한 내부 전극(31)의 일단이 상기 세라믹 본체(10)의 일면에 노출되도록 형성되었으면, 그와 이웃한 내부전극(32)의 일단은 상기 세라믹 본체(10)의 반대편 면에 노출되도록 형성될 수 있다.
내부 전극(31,32)은 일반적으로 도전성 금속, 바인더 및 용제을 포함하는 페이스트를 유전체 그린시트 상에 인쇄한 후 이를 소성하여 형성될 수 있다.
도전성 금속으로는 니켈(Ni) 또는 니켈 합금 등을 사용할 수 있다. 내부전극용 도전성 페이스트 조성물은 세라믹 공재, 예를 들면 티탄산바륨을 더 포함할 수 있다. 바인더로는 폴리비닐부티랄, 에틸셀룰로오스 등의 고분자 수지를 사용할 수 있다.
내부 전극용 도전성 페이스트의 용제는 특별히 제한되지 않으며, 예를 들면, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사용할 수 있다.
내부 전극(31, 32)은 스크린 인쇄 또는 그라비아 인쇄 등의 방법으로 세라믹 유전체 그린 시트 상에 형성될 수 있다.
내부 전극(31, 32)은 정전 용량을 형성하는 용량부(34, 36) 및 상기 용량부(34, 36)로부터 연장되어 상기 세라믹 본체(10)의 외부면에 노출되는 인출부(33, 36)를 가질 수 있다.
내부 전극(31, 32)의 적층 방향에서 투영하여 보았을 때, 이웃하는 내부 전극이 중첩되어 형성될 수 있다. 이웃하는 내부 전극(31, 32)에 서로 다른 극성의 전기가 인가되면 전하가 축적되어 정전 용량의 형성에 기여하게 되는데, 이렇게 정전 용량에 기여하는 부분은 내부 전극 중 이웃하는 내부 전극과 중첩되는 부분이며, 이를 '용량부(34, 36)'라고 할 수 있다.
용량부(34, 36)는 직사각형 또는 정사각형일 수 있으며, 모서리는 라운드 처리될 수 있다. 용량부(34, 36)의 모서리를 라운드 처리하는 이유는 전계 집중을 완화하기 위한 것이다.
일반적으로 도체의 모서리가 라운드 처리되지 않은 경우에는 모서리 부분에 전하가 축적되어 모서리 부분에는 더 큰 전계가 형성될 수 있으며(엣지 효과), 이로 인하여 전압이 반복적으로 인가되면 모서리 부분의 열화가 더 빨리 진행될 수 있고, 결국에는 제품의 수명이 단축될 수 있다.
도체의 모서리가 라운드 처리되었을 때에는 전계가 어느 한 부분에 집중되지 않고 균일하게 형성될 수 있으며, 제품의 수명이 연장될 수 있다.
용량부(34, 36)의 일단이 연장되어 세라믹 본체(10)의 외부면에 노출될 수 있는데, 이를 '인출부(33, 35)'라 할 수 있다. 인출부(33, 35)를 통하여 내부 전극(31, 32)은 외부 전극(21, 22)에 접속될 수 있다.
인출 방향에서 투영하여 보았을 때, 인출부의 폭(B)은 용량부의 폭(A)보다 작을 수 있다.
세라믹 본체(10)의 모서리 부분에는 외부 전극(21, 22)이 얇게 형성될 수 있고 이 경우 외부 전극(21, 22)의 모서리 부분을 통과하여 도금액이나 수분이 침투하여 쇼트 등의 불량을 야기할 수 있다. 용량부의 폭(B)보다 인출부의 폭(A)을 작게 함으로써 도금액이나 수분의 침투 경로를 길게 할 수 있고, 이로써 쇼트 등의 불량 발생을 억제할 수 있다.
용량부(34, 36)의 모서리의 곡률 반지름을 R, 용량부(34, 36)와 인출부(33, 35)가 연결되는 부분의 곡률 반지름을 r, 인출 방향에서 투영하여 보았을 때 용량부(34, 36)의 폭을 A라 할 때, 0<(r/A)=(R/A) 일 수 있다.
(r/A) 가 0인 경우 즉 용량부(34, 36)와 인출부(33, 35)가 연결되는 부분이 라운드 처리되지 않은 경우에는 전압 인가시 전하가 집중될 수 있고, 이로 인하여 압전 효과에 의한 세라믹 본체(10)의 팽창이 더 많이 이루어지고 크랙이 발생할 수 있다.
(r/A) 가 (R/A) 보다 큰 경우에는 세라믹 본체(10)의 외부면에 노출되는 인출부의 폭(B)이 작아 내부 전극(31, 32)과 외부 전극(21, 22)과의 접촉성이 저하될 수 있고, 이로 인하여 정전 용량 구현에 어려움이 있을 수 있다.
외부 전극(21, 22)은 세라믹 본체(10)의 폭 방향의 외부면에 형성될 수 있고, 이 경우 내부 전극(31, 32)의 인출부(33, 35)도 세라믹 본체(10)의 폭 방향의 외부면에 형성될 수 있다.
이 경우 내부 전극(31, 32)에 관한 사항은 외부 전극(21, 22)이 세라믹 본체(10)의 길이 방향의 외부면에 형성된 경우에 대하여 설명한 바와 동일하다.
이하에서는, 본 발명의 다른 실시 형태인 적층 세라믹 전자 부품의 제조 방법에 대하여 설명한다.
높은 유전율을 갖는 세라믹 재료, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 유기화합물 바인더, 유기 용매와 혼합한 후 볼 밀링 등의 방법을 통하여 상기 재료를 고르게 혼합 및 분산시켜 세라믹 슬러리를 제조할 수 있다.
닥터 블레이트 등의 방법을 통하여 세라믹 슬러리를 캐리어 필름 상에 얇게 도포한 후 이를 건조하여 유기 용매를 휘발시키고 세라믹 그린 시트를 제조할 수 있다.
니켈 등의 도전성 금속 분말과 유기 화합물인 바인더, 유기 용매를 혼합하여 도전성 페이스트를 제조한 후, 이를 상기 세라믹 그린 시트 상에 스크린 인쇄 등의 방법을 통하여 인쇄할 수 있다.
내부 전극(31, 32)은 정전 용량을 형성하는 용량부(34, 36) 및 상기 용량부(34, 36)로부터 연장되어 세라믹 본체(10)의 외부면에 노출되는 인출부(33, 35)를 가지고, 인출 방향에서 투영하여 보았을 때 상기 인출부(33, 35)의 폭(B)은 상기 용량부(34, 36)의 폭(A)보다 작고, 상기 용량부(34, 36)의 모서리의 곡률 반지름을 R, 상기 용량부(35, 36)와 상기 인출부(33, 35)가 연결되는 부분의 곡률 반지름을 r, 상기 용량부(34, 36)의 폭을 A라 할 때, 0 < r/A = R/A 일 수 있다.
내부 전극의 용량부(34, 36)는 정사각형 또는 직사각형으로서 모서리가 라운드 처리되어 있을 수 있다.
기타 내부 전극(31, 32) 등에 관한 사항은 앞에서 설명한 바와 동일할 수 있다.
내부 전극(31, 32)이 인쇄된 세라믹 그린 시트를 적층한 후, 이를 압착 및 절단하여 얻은 그린 칩을 바인더 및 유기 용매를 휘발시키고, 세라믹 그린 시트가 소결되도록 가열하여 세라믹 칩을 얻을 수 있다. 세리믹 칩의 표면을 연마하여 내부 전극을 표면에 노출시킬 수 있다.
딥핑 등의 방법을 통하여 내부 전극이 노출된 세라믹 칩의 표면에 구리 등의 도전성 금속과 글래스 프릿을 주원료로 하는 외부 전극(21, 22)을 형성할 수 있다. 외부 전극(21, 22) 위에는 실장 용이성을 확보하기 위하여 니켈 또는 주석 도금층을 형성할 수 있다.
< 실시예 >
적층 세라믹 캐패시터는 다음과 같은 방법에 의하여 준비하였다.
티탄산바륨계 세라믹 분말, 바인더로서 폴리비닐부티랄계 수지, 용제로 에탄올을 혼합하고, 이를 볼밀 등의 방법을 이용하여 습식 혼합 및 분산을 실시하여 세라믹 슬러리를 제조하였다.
닥터 블레이드 방법을 통하여 세라믹 슬러리를 폴리에틸렌 필름 상에 도포하고 오븐 안에서 건조시켜 용매를 증발시키고 세라믹 그린 시트를 제조하였다.
세라믹 그린 시트 상에 전극 세라믹 캐패시터 내부 전극용 도전성 페이스트를 스크린 인쇄하여 내부 전극 패턴을 형성하고, 내부 전극 패턴이 인쇄된 세라믹 그린 시트를 적층하고, 압착 및 절단하여 그린 칩을 제조하였다.
그린 칩을 250℃, 질소 분위기에서 열처리하는 탈바인더 공정을 거친 뒤, 100~1200℃, 환원 분위기에서 소결하여 소성 칩을 제조하였다.
표 1에는 비교예 및 실시예에 대하여 두께 변위량 및 불량 여부에 대한 판정 결과를 나타내었다.
압전 변위량은 전압을 인가한 경우 적층 세라믹 캐패시터가 내부 전극의 적층 방향으로 팽창하여 두께가 증가하는 정도를 나타낸다.
적층 세라믹 캐패시터가 압전 변위를 나타낸는 것은 세라믹 본체의 주성분으로 사용되는 티탄산바륨이 압전성을 나타내는 재료임에 기인한다.
압전 변위량은 다음과 같이 측정하였다. 즉 적층 세라믹 캐패시터의 상하에 게이지를 접촉 설치하고 외부 전극에 전압을 100V 인가하고 게이지 눈금의 변화를 측정하였다.
접촉성 불량은 요구되는 정전 용량의 확보 여부를 기준으로 하여 판단하였다. 접촉성 불량은 내부 전극(31, 32)과 외부 전극(21, 22)의 접촉이 불량하거나 부족한 것을 말하는데, 이 경우 정전 용량이 구현되지 않을 수 있기 때문이다.
Figure 112017502093742-pat00004
표 1을 참조하면, B/A는 내부 전극의 용량부의 폭(A)에 대한 인출부의 폭(B)의 비율이고, r/A는 용량부의 폭(A)에 대한 용량부와 인출부가 연결되는 부분의 곡률 반지름의 비율이고, C/A는 용량부의 폭(A)에 대한 용량부 중 라운드 처리되지 않은 부분의 길이(C)의 비율이다.
비교예 및 실시예 모두 R/A는 0.05, C/A는 0.05로 동일하다.
비교예 1은 용량부(34, 36)와 인출부(33, 35)가 연결되는 부분이 라운드 처리되지 않은 경우인데, 접촉성 불량은 발생하지 않았지만 두께 변위량이 2.18 um 로서 매우 크기 때문에 반복적인 팽창 수축의 반복에 의하여 크랙이 발생할 가능성이 높다.
즉 전압 인가시 전하가 집중하고 이로 인하여 전계가 커지며, 전계가 커지는 만큼 유전체 내에 존재하는 전기이중극자의 배열이 촉진되어 압전 효과가 커지고, 결국에는 세라믹 본체(10)도 더 많이 팽창 및 수축되어 크랙이 발생할 수 있다.
실시예 1은 r/A가 0.02 로서 용량부(34, 36)와 인출부(33, 35)가 연결되는 부분을 라운드 처리하여 작은 곡률 반지름을 형성한 경우로서, 접촉성 불량은 발생하지 않았다. 비교예 1과 비교하여 압전 변위량이 2.18um 에서 1.88um 로 0.30um 만큼 급격히 감소하였음을 확인할 수 있다.
실시예 2 및 3은 r/A가 각각 0.05, 0.10 이고, 용량부(34, 36)와 인출부(33, 35)가 연결되는 부분의 곡률 반지름이 점점 증가하는 경우이다. 접촉성 불량은 발생하지 않았으며, 곡률 반지름이 증가할수록 압전 변위량은 점점 감소하고 있음을 확인할 수 있다. 이는 곡률 반지름이 증가함에 따라 전하 집중이 완화되고 이로 인하여 전계도 감소되어 압전 효과도 작아진다는 점에 기인한다고 유추할 수 있다.
비교예 2는 r/A가 0.15 인 경우로서, 용량부(34, 36)와 인출부(33, 35)가 연결되는 부분의 곡률 반지름(r)이 용량부(34, 36) 모서리의 곡률 반지름(R)보다 큰 경우이다. 비교예 2의 압전 변위량은 1.53 um로서 작은 값을 나타내지만, 용량은 19.3uF 으로서 현저하게 작으며, 또한 접촉성 불량이 발생하였다.
접촉성 불량이란 내부 전극(31, 32)과 외부 전극(21, 22)의 접촉이 불량하기 때문에 발생하는 불량을 의미한다. 용량부(34, 36) 모서리의 곡률 반지름(R), 라운드 처리되지 않은 부분의 길이(C)가 일정하기 때문에, 용량부(34, 36)와 인출부(33, 35)가 연결되는 부분의 곡률 반지름(r)을 증가시키면 인출부(33, 35)의 폭(B)은 감소될 수 있다. 인출부의 폭(B)이 감소할수록 내부 전극(31,32)과 외부 전극(21, 22)이 접촉하는 부분은 감소하고, 결국 어느 정도 이상이 되면 요구되는 정전 용량이 구현되기 어렵울 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체 11: 세라믹층
21, 22: 외부 전극 31, 32: 내부 전극
r: 용량부와 인출부가 연결되는 부분의 곡률 반지름
R: 용량부의 모서리의 곡률 반지름
A: 용량부의 폭
B: 인출부의 폭
C: 용량부 중 라운드 처리되지 않은 부분의 길이

Claims (6)

  1. 세라믹 본체; 및
    상기 세라믹 본체의 내부에 세라믹층을 사이에 두고 적층된 내부 전극;
    을 포함하고,
    상기 내부 전극은 정전 용량을 형성하는 용량부 및 상기 용량부로부터 연장되어 상기 세라믹 본체의 외부면에 노출되는 인출부를 가지고, 인출 방향에서 투영하여 보았을 때 상기 인출부의 폭은 상기 용량부의 폭보다 작고, 상기 용량부의 모서리의 곡률 반지름을 R, 상기 용량부와 상기 인출부가 연결되는 부분의 곡률 반지름을 r, 상기 용량부의 폭을 A라 할 때, 0.02 ≤ (r/A) ≤ (R/A) 인 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 내부 전극의 용량부는 정사각형 또는 직사각형으로서 모서리가 라운드 처리된 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 세라믹층은 유전체층인 적층 세라믹 전자 부품.
  4. 세라믹 그린 시트를 제조하는 단계; 및
    상기 세라믹 그린 시트 상에 내부 전극을 인쇄하는 단계;를 포함하고,
    상기 내부 전극은 정전 용량을 형성하는 용량부 및 상기 용량부로부터 연장되어 세라믹 본체의 외부면에 노출되는 인출부를 가지고, 인출 방향에서 투영하여 보았을 때 상기 인출부의 폭은 상기 용량부의 폭보다 작고, 상기 용량부의 모서리의 곡률 반지름을 R, 상기 용량부와 상기 인출부가 연결되는 부분의 곡률 반지름을 r, 상기 용량부의 폭을 A라 할 때, 0.02 ≤ (r/A) ≤ (R/A) 인 적층 세라믹 전자 부품의 제조 방법.
  5. 제4항에 있어서,
    상기 내부 전극의 용량부는 정사각형 또는 직사각형으로서 모서리가 라운드 처리된 적층 세라믹 전자 부품의 제조 방법.
  6. 제4항에 있어서,
    상기 세라믹 그린 시트는 유전체층인 적층 세라믹 전자 부품의 제조 방법.
KR1020110094097A 2011-09-19 2011-09-19 적층 세라믹 전자 부품 KR101853131B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110094097A KR101853131B1 (ko) 2011-09-19 2011-09-19 적층 세라믹 전자 부품

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110094097A KR101853131B1 (ko) 2011-09-19 2011-09-19 적층 세라믹 전자 부품

Publications (2)

Publication Number Publication Date
KR20130030548A KR20130030548A (ko) 2013-03-27
KR101853131B1 true KR101853131B1 (ko) 2018-05-02

Family

ID=48180082

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110094097A KR101853131B1 (ko) 2011-09-19 2011-09-19 적층 세라믹 전자 부품

Country Status (1)

Country Link
KR (1) KR101853131B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101644794B1 (ko) 2014-12-02 2016-08-12 광주과학기술원 광전도 반도체 스위치 및 그 스위치의 제조방법
JP7196810B2 (ja) * 2019-10-04 2022-12-27 株式会社村田製作所 積層セラミックコンデンサ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124064A (ja) * 1998-10-21 2000-04-28 Tdk Corp 積層チップ部品
JP2004228514A (ja) * 2003-01-27 2004-08-12 Murata Mfg Co Ltd 積層セラミック電子部品

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124064A (ja) * 1998-10-21 2000-04-28 Tdk Corp 積層チップ部品
JP2004228514A (ja) * 2003-01-27 2004-08-12 Murata Mfg Co Ltd 積層セラミック電子部品

Also Published As

Publication number Publication date
KR20130030548A (ko) 2013-03-27

Similar Documents

Publication Publication Date Title
US8780523B2 (en) Multilayer ceramic electronic component
JP6632808B2 (ja) 積層セラミックコンデンサ
KR101983129B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101862396B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP5551296B1 (ja) 積層セラミックキャパシタ及びその製造方法
KR101843182B1 (ko) 적층 세라믹 전자부품
KR102029469B1 (ko) 적층 세라믹 전자 부품 및 그 제조 방법
KR102029468B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP2015146454A (ja) 積層セラミックキャパシタ及びその製造方法
JP2012253337A (ja) 積層セラミック電子部品
KR101823160B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
US20130258546A1 (en) Multilayer ceramic electronic component and fabrication method thereof
CN110729127A (zh) 多层陶瓷电容器和具有多层陶瓷电容器的板
KR20140121725A (ko) 적층 세라믹 커패시터 및 그 제조방법
KR20140081568A (ko) 적층 세라믹 전자 부품
US20130002388A1 (en) Multilayered ceramic electronic component and manufacturing method thereof
JP2013106035A (ja) 積層セラミック電子部品
US10136518B2 (en) Multilayer ceramic capacitor having three external electrodes and board having the same
KR20130058430A (ko) 적층 세라믹 전자부품
JP2014187055A (ja) 積層セラミック電子部品
KR20150019732A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR101452070B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR20140102003A (ko) 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 커패시터 및 이를 이용한 적층 세라믹 커패시터의 제조 방법
KR101853131B1 (ko) 적층 세라믹 전자 부품
KR101942739B1 (ko) 적층 세라믹 전자부품

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant