WO2020149034A1 - バリスタ集合体 - Google Patents

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佳子 東
英一 古賀
将之 高岸
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    • H01C7/18—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material comprising a plurality of layers stacked between terminals

Definitions

  • the present disclosure relates to a varistor assembly that protects semiconductor elements and the like from surges and static electricity.
  • Patent Literature 1 and Patent Literature 2 are examples of conventional varistor-related technologies.
  • a zinc oxide varistor is a polycrystalline ceramic body obtained by adding additives such as bismuth element and praseodymium element to zinc oxide and sintering it.
  • additives such as bismuth element and praseodymium element
  • we have dealt with it by enlarging the element and increasing the area of the internal electrode, but the electrostatic capacitance becomes too large and sufficient surge resistance cannot be obtained. It was There is a demand for a varistor having good surge resistance in a large current region that cannot be realized by a conventional varistor.
  • a varistor assembly includes a plurality of varistor elements connected in parallel and has the following configuration. That is, each of the plurality of varistor elements includes a sintered body and a pair of external electrodes.
  • the sintered body has a plurality of varistor layers and a plurality of internal electrodes, and is obtained by sintering a laminated body in which the varistor layers and the internal electrodes are alternately laminated.
  • the sintered body has a pair of end faces located in a direction along a surface where the varistor layer and the internal electrode are in contact with each other.
  • the pair of external electrodes are provided on the pair of end faces, respectively.
  • the plurality of varistor elements includes a plurality of first group varistor elements.
  • the first group varistor element has S/V ⁇ 1.9 mm ⁇ 1 or more, where S is the surface area of the sintered body and V is the volume of the sintered body.
  • FIG. 1 is a sectional view of a varistor element according to an embodiment of the present disclosure.
  • FIG. 2 is an enlarged cross-sectional view of a part of the voltage non-linear resistance composition in the varistor element of FIG.
  • FIG. 3 is a flowchart showing a method for manufacturing a varistor element according to the embodiment of the present disclosure.
  • FIG. 4 is a sectional view of the apparatus in the step of obtaining a plurality of green sheets according to the same embodiment.
  • FIG. 5 is a graph showing the relationship between the surface area to volume ratio of the varistor element and the top voltage of the waveform at the time of element breakdown in the load dump surge test in Example 1 of the present disclosure.
  • FIG. 1 is a sectional view of a varistor element according to an embodiment of the present disclosure.
  • FIG. 2 is an enlarged cross-sectional view of a part of the voltage non-linear resistance composition in the varistor element of FIG.
  • FIG. 3 is a flowchart showing a method for manufacturing
  • FIG. 6 is a graph showing the relationship between the surface area to volume ratio of the varistor element and the current at the time of element breakdown in the DC application test in Example 1 of the present disclosure.
  • FIG. 8 is a graph showing the relationship between the coefficient of variation ⁇ /x of V 1 mA and the withstand current of 10 1.6 ⁇ 0.8 ⁇ 0.8 mm varistor elements that form the coupling element in Example 3 of the present disclosure.
  • FIG. 9 is a graph showing the relationship between the coefficient of variation ⁇ /x of V 1 mA and the withstand current of five 4.5 ⁇ 3.2 ⁇ 2.3 mm varistor elements that form the coupling element in Example 3 of the present disclosure. Is.
  • Example 1 The varistor of the present disclosure improves durability by a configuration in which a plurality of elements are connected. That is, by adopting the connection configuration, it becomes possible to maintain durability even if the electrostatic capacity (electrode area) is made smaller than in the conventional case.
  • the application of the varistor of the present disclosure is for high energy surges such as in-vehicle applications.
  • a large size with a length (L) of 5.7 mm, a width (W) of 5.0 mm, and a height (T) of 3.2 mm (5.7 ⁇ 5.0 ⁇ 3.0 mm)
  • the multi-layer varistor is often used, but the problem is that the resistance is insufficient.
  • the resistance was improved by increasing the size of the device, increasing the number of stacked layers and the area of the opposing electrodes, and decreasing the current density, but the expected effect was not obtained.
  • a possible cause of this is a decrease in heat dissipation due to an increase in size of the device, so a structure in which small devices are connected was used as a method of maintaining high heat dissipation and increasing the electrode area.
  • the size of the length Lmm, the width Wmm, and the height Tmm will be expressed as L ⁇ W ⁇ Tmm size or simply L ⁇ W ⁇ T.
  • FIG. 1 is a cross-sectional view of the laminated varistor in the embodiment.
  • the varistor element 100 includes a varistor layer 10a, an internal electrode 11 (first electrode) that contacts the varistor layer 10a, and an internal electrode that contacts the varistor layer 10a and faces the internal electrode 11 via the varistor layer 10a. 12 (second electrode). Further, an ineffective layer 10b made of the same material as the varistor layer 10a is arranged in contact with each of the internal electrodes 11 and 12.
  • the varistor layer 10a and the ineffective layer 10b are integrally formed to form the element body 10.
  • the internal electrode 11 is embedded in the element body 10, one end of which is exposed at one end surface SA of the element body 10 and is electrically connected to the external electrode 13 at the one end surface SA.
  • the internal electrode 12 is embedded in the element body 10 so as to face the internal electrode 11, one end thereof is exposed at the other end surface SB of the element body 10 opposite to the one end surface SA, and the other end surface SB electrically connects to the external electrode 14. Connected.
  • varistor of the present disclosure will be described by taking a laminated varistor as an example as an embodiment, but the present invention is not limited to this, and can be applied to various varistor used for protecting an electronic device from an abnormal voltage. it can.
  • the element body 10 includes a plurality of zinc oxide particles 10c as main components and an oxide layer 10d containing a bismuth element, a cobalt element, a manganese element, an antimony element, a nickel element and a germanium element.
  • the plurality of zinc oxide particles 10c have a crystal structure made of a hexagonal system.
  • the oxide layer 10d is interposed between the plurality of zinc oxide particles 10c.
  • the element body 10 is a voltage nonlinear resistor composition including a plurality of zinc oxide particles 10c and an oxide layer 10d interposed between the plurality of zinc oxide particles 10c.
  • the voltage non-linearity of the varistor will be described.
  • the resistance value of the varistor sharply decreases at a certain applied voltage value.
  • the varistor has a non-linear characteristic between voltage and current. That is, it is preferable to use a varistor that exhibits a higher resistance value in the low applied voltage region and a lower resistance value in the high applied voltage region.
  • this non-linearity is defined as a voltage value V 1 mA (varistor voltage) when a current of 1 mA is applied to the voltage non-linear resistor composition.
  • FIG. 3 is a manufacturing flow chart showing manufacturing steps in the varistor element 100.
  • zinc oxide powder, bismuth oxide powder, cobalt oxide powder, manganese oxide powder, antimony oxide powder, nickel oxide powder, and germanium oxide powder are prepared as starting materials for the element body 10.
  • the zinc oxide powder has a flat shape.
  • the mixing ratio of the starting materials is as follows: zinc oxide powder 96.54 mol %, bismuth oxide powder 1.00 mol %, cobalt oxide powder 1.06 mol %, manganese oxide powder 0.30 mol %, antimony oxide powder 0.50 mol. %, nickel oxide powder 0.50 mol% and germanium oxide powder 0.10 mol %.
  • a slurry containing these powders and an organic binder is prepared.
  • mol% means a mol percentage.
  • FIG. 4 is a cross-sectional view of the apparatus schematically showing the step of obtaining a plurality of green sheets.
  • a plurality of green sheets are obtained by applying the above-mentioned slurry 20 to a film 21 made of polyethylene terephthalate (PET) from a gap of 180 ⁇ m having a width LA and drying it.
  • PET polyethylene terephthalate
  • an electrode paste containing an alloy powder of silver and palladium is printed in a predetermined shape on a predetermined number of green sheets, and a predetermined number of these green sheets are laminated to obtain a laminate.
  • this laminated body is pressed at 55 MPa in the direction perpendicular to the plane direction of the plurality of green sheets.
  • the applied pressure is preferably in the range of 30 MPa or more and 100 MPa or less.
  • the laminated body chip is fired at 850° C. to obtain a sintered body composed of the element body 10 (voltage nonlinear resistor composition) and the internal electrodes 11 and 12.
  • the plurality of zinc oxide powders as the starting material become the plurality of zinc oxide particles 10c shown in FIG. 2, and the voltage nonlinear resistor having the oxide layer 10d interposed between the plurality of zinc oxide particles 10c is formed. Obtainable.
  • the external electrode 13 and the external electrode 14 are formed by applying an electrode paste containing an alloy powder of silver and palladium to one end surface SA and the other end surface SB of the element body 10 and heat-treating at 800° C.
  • the external electrodes 13 and 14 may be formed by a plating method. Further, as the external electrodes 13 and 14, an external electrode formed by firing an electrode paste and an external electrode formed by a plating method may be combined.
  • the thickness of the element body 10 is designed so that V 1mA of the element is 22 V ( ⁇ 2 V), and the material constant after firing is the same. The firing conditions were determined.
  • the varistor element 100 obtained by the above-described manufacturing method was used as Example 1 and the conventional laminated varistor for load dump surge countermeasure was used as Comparative Example 1 to evaluate the respective resistances.
  • the number of elements with the same capacitance as that of Comparative Example 1 was obtained from the capacitances of the elements of each size so that the electrode areas would be equal, and the resistance when connected in parallel was evaluated and compared.
  • Tables 1 and 2 show the sizes and connection configurations of the elements of Example 1 (element Nos. 1 to 6) and Comparative Example 1 (elements Nos. 1 and 2).
  • Table 1 is a table showing the specifications and connection configuration of the varistor element used for the connection element in the first embodiment.
  • Table 2 is a table showing the relationship between the capacitance, load dump surge resistance, and withstand current when the varistor element used in the coupling element in Example 1 is coupled.
  • S and the volume V be the sum of the element sizes and the surface areas of the six surfaces. Neither S nor V includes an external electrode. S/V expresses the ratio between the volume and the element surface area in each element size.
  • the surge withstand capability was evaluated by measuring the limiting voltage and the withstand current using a load dump surge waveform standardized by ISO 7637-2. The withstand current (current at which thermal runaway starts) was also measured for resistance to DC voltage.
  • FIG. 5 shows the relationship between S/V and load dump surge resistance.
  • Us is the voltage at the top of the surge waveform, and the voltage value at the time of destruction of each element was used.
  • Table 1 it is understood that the S/V increases with the miniaturization of the device. As is clear from FIG. 5, as the S/V increases, the breakdown voltage increases and the durability improves.
  • the effect of improving load dump surge resistance is obtained even if the electrostatic capacity (electrode area) is smaller than that of Comparative Examples 1-1 and 1-2 when connected. Is obtained.
  • the element having S/V ⁇ 1.9 mm ⁇ 1 is referred to as a first group varistor element.
  • connection structure can achieve a tolerance that is difficult with a single element.
  • a varistor assembly in which n pieces of L ⁇ W ⁇ Tmm size elements are connected in parallel is expressed as L ⁇ M ⁇ Tmm size ⁇ n pieces.
  • parallel connection may be simply referred to as connection.
  • the number of connecting elements is 5 or more (4.5 ⁇ 3.2 ⁇ ). In consideration of a practical mounting area, it is preferable that the number is 200 or less (from the result of the size of 1.6 ⁇ 0.8 ⁇ 0.8 mm).
  • FIG. 6 shows the influence of the element surface area on the withstand current in the DC voltage test. It was confirmed that, like the load dump surge resistance, the DC resistance also improves as the S/V increases. It can be seen that the destruction due to the DC voltage is also due to heat damage, and that the configuration having high heat dissipation has a high effect in improving the durability.
  • Example 1-5 (4.5 ⁇ 3.2 ⁇ 2.3 mm size ⁇ 5 pieces) is The withstand current is improved from 0.1 A to 0.72 A, and Example 1-6 (5.7 ⁇ 5.0 ⁇ 2.0 mm size ⁇ 2 pieces) is improved from 0.1 A to 0.65 A.
  • Example 1-6 (5.7 ⁇ 5.0 ⁇ 2.0 mm size ⁇ 2 pieces) is improved from 0.1 A to 0.65 A.
  • five or more elements are connected. Is more preferable. That is, when the number of connections of the first group varistor elements is n1, 2 ⁇ n1 is preferable and 5 ⁇ n1 is more preferable.
  • the upper limit of the number of connected first-group varistor elements is 200 in consideration of a practical mounting area. That is, the preferable number of connections n1 of the first group varistor elements is n1 ⁇ 200 in consideration of a practical mounting area.
  • Example 2 The durability can be further improved by connecting a plurality of elements having different S/V values. With this configuration, the electrode area can be reduced, and the effect of reducing the capacitance and the size of the coupling element can be obtained.
  • Tables 3 and 4 show the configurations of the test elements of Examples 1, Examples and Comparative Examples, the capacitance and electrode area of the coupling element, and the results of the DC test (withstand current and withstand current density).
  • Table 3 is a table showing the specifications of the varistor elements used for the coupling elements in Examples 1 and 2 and the capacitance, electrode area, withstand current, withstand current density, and load dump surge resistance at the time of joining.
  • Table 4 is a table showing the specifications of the varistor element used as the coupling element in the comparative example, and the capacitance, electrode area, withstand current, withstand current density, and load dump surge resistance during the connection.
  • Example 2-2 An element in which 4 elements of 6 were connected was adopted.
  • the number of the connected small elements is 1 or more and 5 or less in consideration of the electrostatic capacity at the time of connection. That is, when the number of connections of the second group varistor elements is n2, it is preferable that 1 ⁇ n2 ⁇ 5.
  • Example 3 The range of the characteristics of each element when connected will be described.
  • the variation coefficient ⁇ /x which is the ratio of the standard deviation ⁇ of V 1mA and the average value x of V 1mA of the elements to be connected, was used.
  • ⁇ /x the ratio of the standard deviation ⁇ of V 1mA and the average value x of V 1mA of the elements to be connected.
  • the coefficient of variation ⁇ /x was calculated and the withstand current at the time of connection was evaluated. The result is shown in FIG. It can be seen that the withstand current is reduced by 40% when ⁇ /x>0.035.
  • the varistor assembly according to the present disclosure is useful because it can realize good surge resistance while suppressing electrostatic capacitance.

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Abstract

静電容量を抑えながら、良好なサージ耐性を実現することができるバリスタ集合体を提供する。バリスタ層と内部電極を交互に積層した積層体を焼結した焼結体と、この焼結体の少なくとも両端面において内部電極が交互に接続された状態で設けられた一対の外部電極とを備えたバリスタ素子（１００）を複数個並列に接続したバリスタ集合体である。バリスタ素子（１００）は少なくとも焼結体の表面積を焼結体体積で割った値が１．９ｍｍ－１以上である第１グループバリスタ素子（１００）を複数個含むように構成したものである。

Description

バリスタ集合体
　本開示は、サージや静電気から半導体素子等を保護するバリスタ集合体に関する。
　電子機器が有する回路を構成する素子、例えば半導体集積回路（ＩＣ）にサージや静電気等の異常電圧が印加されると、電子機器に誤作動または破壊されてしまうことがある。このような異常電圧から電子機器を保護する電子部品としてバリスタがあげられる。従来のバリスタに関する技術としては特許文献１および特許文献２があげられる。
特開２００８―２１８７４９号公報 特開２００６－８６２７４号公報
　酸化亜鉛バリスタは酸化亜鉛にビスマス元素、プラセオジウム元素などの添加物を添加し、焼結させたセラミックス多結晶体である。エネルギー量の大きなサージからの保護を目的とする場合、素子を大型化し内部電極の面積を拡大して対応を行ってきたが、静電容量が大きくなりすぎ、また十分なサージ耐性が得られなかった。従来のバリスタでは実現できない、大電流領域での良好なサージ耐性を有するバリスタが望まれている。
　上記問題を解決するために本開示のバリスタ集合体は、並列に接続された複数のバリスタ素子を備えたものであって、以下の構成を有する。すなわち、複数のバリスタ素子の各々は焼結体と一対の外部電極とを備える。焼結体は複数のバリスタ層と複数の内部電極とを有しかつバリスタ層と内部電極とが交互に積層された積層体を焼結させたものである。焼結体はバリスタ層と内部電極とが接する面に沿う方向に位置する一対の端面を有する。一対の外部電極はそれぞれ一対の端面の上に設けられる。複数のバリスタ素子は第１グループバリスタ素子を複数個含む。第１グループバリスタ素子は、焼結体の表面積をＳ、焼結体の体積をＶとしたとき、Ｓ／Ｖ≧１．９ｍｍ－１以上である。
　以上のように構成することにより、静電容量を抑えながら、良好なサージ耐性を実現することができる。
図１は、本開示の実施の形態におけるバリスタ素子の断面図である。 図２は、図１のバリスタ素子における電圧非直線性抵抗体組成物の一部を拡大した断面図である。 図３は、本開示の実施の形態におけるバリスタ素子の製造方法を示すフロー図である。 図４は、同実施の形態にかかる複数のグリーンシートを得るステップにおける装置の断面図である。 図５は、本開示の実施例１における、バリスタ素子の表面積と体積の比と、ロードダンプサージ試験における素子破壊時の波形のトップの電圧との関係を示すグラフである。 図６は、本開示の実施例１における、バリスタ素子の表面積と体積の比と、ＤＣ印加試験における素子破壊時の電流との関係を示すグラフである。 図７は、本開示の実施例２における、Ｌ×Ｗ×Ｔ＝３．２×２．５×１．６ｍｍのバリスタ素子４個とＬ×Ｗ×Ｔ＝３．２×２．５×１．６ｍｍのバリスタ素子４個の連結構成の例を示す斜視図である。 図８は、本開示の実施例３における、連結素子を構成する１０個の１．６×０．８×０．８ｍｍバリスタ素子のＶ１ｍＡの変動係数σ/ｘと耐電流の関係を示すグラフである。 図９は、本開示の実施例３における、連結素子を構成する５個の４．５×３．２×２．３ｍｍバリスタ素子のＶ１ｍＡの変動係数σ/ｘと耐電流の関係を示すグラフである。
　以下で説明する実施の形態は、いずれも一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示にかかる発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。なお、以下では、全ての図を通じて同一または相当する要素には同じ符号を付して、その重複する説明を省略する。
　（実施例１）
　本開示のバリスタは、素子を複数個連結した構成により、耐性を向上させるものである。すなわち、連結構成をとることにより、従来よりも静電容量（電極面積）を小さくしても、耐性を維持することが可能になる。
　本開示のバリスタの用途は車載用途など、高エネルギーのサージに対するものである。高エネルギーサージ対策には、例えばサイズとして縦（Ｌ）５．７ｍｍ、横（Ｗ）５．０ｍｍ、高さ（Ｔ）３．２ｍｍ（５．７×５．０×３．０ｍｍ）に示す大型の積層バリスタがよく用いられるが、耐性が不十分であることが問題である。例えば、バッテリーラインの断線時に生じるロードダンプサージからエンジン電子制御ユニット（ＥＣＵ〉を保護するような用途では、保護効果の向上（ＩＳＯ規格の波形を印加した時の制限電圧の低圧化）に加え、直流（ＤＣ）電圧印加時の耐性も要求される。保護効果向上には、バリスタ電圧（Ｖ１ｍＡ、１ｍＡ印加時の電圧）の低下が一般的な施策だが、ロードダンプサージ印加時の電流が増えるため、素子への負荷が増大する。また、ＤＣ電圧を印加したときも、電流量が増える。このように、保護効果向上と、ロードダンプサージ・ＤＣ耐性はトレードオフの関係になり、両立には課題がある。これまでは、素子を大型化し、積層数や対向する電極の面積を増加させ、電流密度を下げることで耐性の向上を図っていたが、見込まれる効果が得られなかった。この原因として考えられるのが、素子大型化に伴う、放熱性の低下である。そこで、高放熱性を維持し、電極面積を増加させる手法として、小型素子を連結する構成を用いた。なお、以下、縦Ｌｍｍ、横Ｗｍｍ、高さＴｍｍのサイズをＬ×Ｗ×Ｔｍｍサイズまたは単にＬ×Ｗ×Ｔと表記する。
　図１は、実施の形態における積層バリスタの断面図である。
　バリスタ素子１００は、バリスタ層１０ａと、バリスタ層１０ａに当接している内部電極１１（第１電極）と、バリスタ層１０ａに当接しバリスタ層１０ａを介して内部電極１１と対向している内部電極１２（第２電極）を有する。さらに、バリスタ層１０ａと同じ材料からなる無効層１０ｂが内部電極１１および内部電極１２のそれぞれに当接して配置されている。バリスタ層１０ａと無効層１０ｂとは一体に構成されて素体１０を形成する。内部電極１１は、素体１０に埋設され、一端が素体１０の一端面ＳＡに露出し一端面ＳＡで外部電極１３と電気的に接続している。内部電極１２は、内部電極１１に対向し素体１０に埋設され、一端が素体１０の一端面ＳＡとは反対側の他端面ＳＢに露出して他端面ＳＢで外部電極１４と電気的に接続している。
　なお、本開示のバリスタは、一実施の形態として積層バリスタを例に説明するが、これに限定されるものではなく、異常電圧から電子機器を保護するために用いられる各種バリスタに適用することができる。
　図２は、図１のバリスタ素子１００における素体１０の一部を拡大した断面図である。素体１０は、主成分として複数の酸化亜鉛粒子１０ｃと、ビスマス元素、コバルト元素、マンガン元素、アンチモン元素、ニッケル元素およびゲルマニウム元素を含む酸化物層１０ｄとからなる。複数の酸化亜鉛粒子１０ｃは、六方晶系からなる結晶構造を有する。酸化物層１０ｄは、複数の酸化亜鉛粒子１０ｃ間に介在している。
　素体１０は、複数の酸化亜鉛粒子１０ｃと、複数の酸化亜鉛粒子１０ｃ間に介在する酸化物層１０ｄとからなる電圧非直線抵抗体組成物である。
　バリスタの電圧非直線性について説明する。バリスタは、ある印加電圧値を境に抵抗値が急激に減少する。これによりバリスタは、電圧と電流との間に非直線的な特性を有する。すなわち、印加電圧が低電圧値の領域においてはより高い抵抗値を示し、高電圧値の領域においてはより低い抵抗値を示すバリスタが好ましい。本開示においては、この非直線性を電圧非直線抵抗体組成物に１ｍＡの電流を印加したときの電圧値Ｖ１ｍＡ（バリスタ電圧）とする。
　次に、バリスタ素子１００の製造方法について説明する。
　図３は、バリスタ素子１００における製造工程を示す製造フロー図である。
　まず、素体１０の出発原料として、酸化亜鉛粉末、酸化ビスマス粉末、酸化コバルト粉末、酸化マンガン粉末、酸化アンチモン粉末、酸化ニッケル粉末および酸化ゲルマニウム粉末を準備する。ここで、酸化亜鉛粉末は、扁平形状を有する。
　出発原料の配合比は、酸化亜鉛粉末を９６．５４ｍｏｌ％、酸化ビスマス粉末を１．００ｍｏｌ％、酸化コバルト粉末を１．０６ｍｏｌ％、酸化マンガン粉末を０．３０ｍｏｌ％、酸化アンチモン粉末を０．５０ｍｏｌ％、酸化ニッケル粉末を０．５０ｍｏｌ％および酸化ゲルマニウム粉末を０．１０ｍｏｌ％である。これらの粉末と、有機バインダとを含むスラリーを準備する。なお、ここでｍｏｌ％とはモル百分率のことをいう。
　次に、複数のグリーンシートを得るステップについて詳細に説明する。
　図４は、複数のグリーンシートを得るステップを模式的に示す装置の断面図である。
　上述のスラリー２０を幅ＬＡとして１８０μｍの隙間からポリエチレンテレフタレート（ＰＥＴ）からなるフィルム２１上に塗布して乾燥させることで複数のグリーンシートを得る。
　次に、複数のグリーンシートの所定枚数に銀とパラジウムの合金粉末を含む電極ペーストを所定の形状に印刷し、これら複数のグリーンシートを所定数積層して積層体を得る。
　次に、この積層体を、複数のグリーンシートの面方向と垂直方向に５５ＭＰａで加圧する。この加圧力は、３０ＭＰａ以上１００ＭＰａ以下の範囲が好ましい。積層体を３０ＭＰａ以上の圧力で加圧することで、グリーンシートの密着性が高まり、構造欠陥の無い素子が得られる。積層体を１００ＭＰａ以下で加圧することで、積層体の内部における電極ペーストの形状を保持し続けることができる。そして、得られた積層体を各素子サイズに切断し、積層体チップを作製する。
　次に、この積層体チップを８５０℃で焼成することで、素体１０（電圧非直線性抵抗体組成物）と、内部電極１１および内部電極１２とからなる焼結体を得る。この焼成により、出発原料である複数の酸化亜鉛粉末が、図２に示す複数の酸化亜鉛粒子１０ｃとなり、複数の酸化亜鉛粒子１０ｃの間に酸化物層１０ｄが介在する電圧非直線性抵抗体を得ることができる。
　次に、素体１０の一端面ＳＡと他端面ＳＢとに、銀とパラジウムの合金粉末を含む電極ペーストを塗布し、８００℃で熱処理することで、外部電極１３および外部電極１４を形成する。なお、外部電極１３および外部電極１４は、めっき法により形成しても良い。また、外部電極１３および外部電極１４として、電極ペーストを焼成して形成される外部電極と、めっき法により形成される外部電極とを組み合わせても良い。
　素子サイズの影響のみ検討するため、同一組成の材料を使用し、素子のＶ１ｍＡが２２Ｖ（±２Ｖ）となるように素体１０の厚みを設計、焼成後の材料定数が同じになるよう、焼成条件を決定した。
　本開示のバリスタ集合体について詳細に説明する。
　上述した製造方法によって得られたバリスタ素子１００を実施例１とし、従来のロードダンプサージ対策用の積層バリスタを比較例1としてそれぞれの耐性を評価した。同等の電流密度での評価を行うため、電極面積が等しくなるよう、各サイズの素子の静電容量から比較例１と同等の静電容量が得られる数量を求め、並列で連結した場合の耐性を評価し比較を行った。表1および表２に実施例1（素子Ｎｏ．１～６）および比較例1（素子Ｎｏ．１、２）の素子のサイズ、連結構成を示す。表１は実施例１における連結素子に使用したバリスタ素子の仕様と連結構成を示す表である。表２は、実施例１における連結素子に使用したバリスタ素子の連結時の静電容量とロードダンプサージ耐性及び耐電流の関係を示す表である。各素子サイズとその６面の表面積を合算した値をＳ、体積Ｖとする。Ｓ、Ｖとも、外部電極を含まない。Ｓ／Ｖは各素子サイズにおける体積と素子表面積の比を表現するものである。サージ耐量はＩＳＯ７６３７－２で規格されるロードダンプサージ波形を用い、制限電圧と耐電流を測定することにより評価した。また、ＤＣ電圧の耐性についても耐電流（熱暴走が開始する電流）を測定した。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　図５はＳ／Ｖとロードダンプサージ耐性の関係である。Ｕｓはサージ波形のトップの電圧であり、各素子の破壊時の電圧値を用いた。ロードダンプサージ耐性は、ＩＳＯ７６３７－２で定められる条件において、ＤＣ＝１４Ｖ、Ｒｉ＝０．５Ω、ｔｄ＝０．２秒（ｓｅｃ）、インターバル１分（ｍｉｎ）で行い、１０回印加し破壊されなかった場合、耐久と判断した。表１に示すように、素子の小型化に伴い、Ｓ／Ｖは増加することがわかる。図５からも明らかなように、Ｓ／Ｖが増加すると、破壊電圧が大きくなり、耐性が向上する。Ｓ／Ｖ≧１．９の素子を２個以上連結した場合、連結時の比較例１－１および１－２よりも静電容量（電極面積）が小さい構成でも、ロードダンプサージ耐性の向上効果が得られる。以下、Ｓ／Ｖ≧１．９ｍｍ－１の素子を第１グループバリスタ素子という。なお、素子Ｎｏ．１～４は耐性が非常に強く、Ｕｓ=１００Ｖを１０回印加しても破壊されなかった（図５中に白抜きで示す）。比較例1と同等の電極面積で、４０％以上の耐量向上が実現可能である。これは、セラミック素体に対する表面積の比率が増加したことにより、サージが印加されたときのジュール熱を放熱しやすくなった効果と考えられる。このように、放熱性が高い構成をとることにより、サージ耐性が大幅に向上する。また、実用途において、Ｕｓ=８７Ｖ印加でも破壊されなければ、８Ｗツェナーダイオードと同等の耐量が実現できる。すなわち、４．５×３．２×２．３ｍｍサイズの素子を５個並列接続させたバリスタ集合体の構成の破壊電圧はＵｓ＝９０Ｖであり、実用途に適用可能であることがわかる。また、小型素子連結により同等の電極面積で２８．５％の耐性向上が確認されている。つまり、現行のものよりも電極面積を減少させても、同等の耐性を得ることが可能である。これは、素子の低静電容量化につながる効果であり、高周波回路などへも応用可能な手法である。連結構造により、単一素子では困難な耐性を達成できることがわかる。なお、Ｌ×Ｗ×Ｔｍｍサイズの素子をｎ個並列接続させたバリスタ集合体を、Ｌ×Ｍ×Ｔｍｍサイズ×ｎ個と表記する。なお、以下、並列接続を単に連結と呼ぶことがある。
　また本実施例の結果から、各素子に形成可能な電極面積と、印加させる異常電圧（ロードダンプサージ）のエネルギーとを考慮すると、連結素子数は５個以上（４．５×３．２×２．３ｍｍサイズの結果から）、実用的な実装面積を考慮し、２００個以下（１．６×０．８×０．８ｍｍサイズの結果から）が好ましい。
　次に表１および表２に記載のＤＣ電圧試験における、比較例１と実施例１（素子Ｎｏ．１～６、比較例１の容量相当になるよう素子を連結）、の耐電流の結果について述べる。図６がＤＣ電圧試験時の耐電流への素子表面積の影響を示したものである。ロードダンプサージ耐性と同様に、ＤＣ耐性もＳ／Ｖが増加により改善することが確認された。ＤＣ電圧による破壊も熱損傷によるものであり、放熱性の高い構成をとることが、耐性向上に高い効果を示すことがわかる。例えば、比較例１－１（５．７×５．０×３．０ｍｍサイズ×１個）に対し、実施例１－５（４．５×３．２×２．３ｍｍサイズ×５個）は耐電流が０．１Ａから０．７２Ａまで、実施例１－６（５．７×５．０×２．０ｍｍサイズ×２個）は０．１Ａから０．６５Ａまで向上する。以上のようにＳ／Ｖ≧１．９ｍｍ－１の素子を２個連結させることによりロードダンプサージ耐性を向上させる効果が得られるが、制限電圧をさらに下げるためには５個以上の連結を行う方がより好ましい。すなわち、第１グループバリスタ素子の連結数をｎ１とすると、２≦ｎ１が好ましく、５≦ｎ１がさらに好ましい。なお、第１グループバリスタ素子の連結数の上限は、実用的な実装面積を考慮した場合２００個である。すなわち、第１グループバリスタ素子の好ましい連結数ｎ１は、実用的な実装面積を考慮した場合、ｎ１≦２００である。
　また、Ｓ/Ｖが２．７ｍｍ－１以上の素子を用いると、ロードダンプサージおよびＤＣ耐性がともに著しく向上しており、放熱性による耐性向上において急激に効果が得られる構成であるといえる。
　（実施例２）
　Ｓ／Ｖの値が異なる素子を複数連結させることにより、さらに耐性を向上させることができる。この構成により電極面積を縮小させることができ、連結素子の低静電容量化、小型化の効果が得られる。表３、表４に実施例１、実施例および比較例の試験素子の構成と連結素子の静電容量と電極面積、およびＤＣ試験の結果（耐電流と耐電流密度）を示す。表３は実施例１および実施例２における連結素子に使用したバリスタ素子の仕様と、連結時の静電容量、電極面積、耐電流、耐電流密度、ロードダンプサージ耐性を示す表である。表４は比較例における連結素子に使用したバリスタ素子の仕様と、連結時の静電容量、電極面積、耐電流、耐電流密度、ロードダンプサージ耐性を示す表である。比較例において、比較例１－１はＬ×Ｗ×Ｔ＝５．７×５．０×３．０の単一素子、比較例１－２はＬ×Ｗ×Ｔ＝５．７×５．０×２．０の素子を二つ連結した結果である。それに対し、実施例１においては実施例１－５（実施例１の番号Ｎｏ．５にかかる素子、Ｌ×Ｗ×Ｔ＝４．５×３．２×２．３の素子を５個連結）を採用した。実施例２においては、実施例２－１としてＬ×Ｗ×Ｔ＝４．５×３．２×２．３の素子４個とＬ×Ｗ×Ｔ＝３．２×２．５×１．６の素子４個を連結した素子を採用した。実施例２－２として、Ｌ×Ｗ×Ｔ＝５．７×５．０×２．０の素子１個にＬ×Ｗ×Ｔ＝３．２×２．５×１．６の素子８個連結した素子を採用した。実施例２－３として、Ｌ×Ｗ×Ｔ＝４．５×３．２×２．３の素子３個とＬ×Ｗ×Ｔ＝３．２×２．５×１．６の素子を４個連結した素子を採用した。これら実施例の素子と比較例の素子との結果を記載する。
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　実施例２－１、実施例２－２の結果から、静電容量が同等（ただし、比較例１－１の静電容量以下）、すなわち、電極面積が同等でも、Ｓ／Ｖ＜１．９ｍｍ－１の小型の素子を構成に組み込むと、耐電流密度が約５０％向上することがわかる。以下、Ｓ／Ｖ＜１．９ｍｍ－１の素子を第２グループバリスタ素子という。また、実施例２－３の結果から、素子数を減らし、静電容量が１８％減少しても、比較例１－１、比較例１－２よりも耐電流密度とロードダンプサージ耐性が向上することがわかった。サイズの異なる素子を組み合わせることにより、耐性の向上および、連結素子数を少なくすることが可能になる。これは、放熱性のよい小型の素子を組み込んだことで、連結素子全体の放熱性が向上した効果が得られたためと考えられる。このように、小型の素子との連結により、大型素子の耐性は向上するが、５．７×５．０×３．０ｍｍサイズのように大きく、１素子あたりの静電容量が４０ｎＦ前後の大きな素子を連結については、連結時の静電容量を考慮すると、小型の素子の連結数は１個以上５個以下が好ましい。すなわち、第２グループバリスタ素子の連結数をｎ２とすると、１≦ｎ２≦５であることが好ましい。
　さらに、階段状に素子を積み上げた形状の実装が可能になるため、スタック構造や、密着させた位置での実装形式においても、同サイズ素子を組み合わせるよりも放熱性が高く、耐性向上が可能になる。また、実装時は素子をスタックするだけでなく、図７のように、電極形成面をＬ×Ｗ×Ｔ＝４．５×３．２×２．３の素子はＬ×Ｔ面、Ｌ×Ｗ×Ｔ＝３．２×２．５×１．６の素子はＷ×Ｔ面にして、連結素子の幅を合わせて連結電極１５で連結しても良い。このようにすることにより、形状が異なっても１個のスタック構造とすることができる。なお、スタック構造のみならず、用途に合わせ、単一素子をそれぞれ並列に連結させることも可能である。
　（実施例３）
　連結する場合の各素子の特性の範囲について述べる。連結時の素子の特性分布については、連結する素子のＶ１ｍＡの標準偏差σとＶ１ｍＡの平均値ｘの比である変動係数σ／ｘを用いた。１．６×０．８×０．８ｍｍの素子について、Ｖ１ｍＡのσ／ｘ＝０．００６～０．０５８の範囲になるよう、１０個ずつ選別を行い、連結した場合について、Ｖ１ｍＡの変動係数σ／ｘを算出し、連結時の耐電流を評価した。その結果を図８に示す。σ／ｘ＞０．０３５で耐電流が４０％低下していることがわかる。それに対し、σ／ｘ≦０．０３５では耐電流の変化はほぼない。また図９は４．５×３．２×２．３ｍｍの素子を５個連結したときの結果である（σ／ｘ＝０．００５～０．０７５）。こちらもσ／ｘ＞０．０７で約３０％の耐電流低下が認められた。他サイズの素子でも、Ｖ１ｍＡの改善による耐電流の向上は飽和し、同様の結果が得られており、バリスタ電圧の分布を０．０３５以下にすれば、耐性への影響はないことがわかる。
　本開示のバリスタ集合体は、静電容量を抑えながら、良好なサージ耐性を実現することができ有用である。
　１００　バリスタ素子
　１０　素体
　１０ａ　バリスタ層
　１０ｂ　無効層
　１１　内部電極
　１２　内部電極
　１３　外部電極
　１４　外部電極
　１５　連結電極
　１０ｃ　酸化亜鉛粒子
　１０ｄ　酸化物層
　２０　スラリー
　２１　フィルム

Claims (5)

  1. 　並列に接続された複数のバリスタ素子を備えたバリスタ集合体であって、
    　前記複数のバリスタ素子の各々は焼結体と一対の外部電極とを備え、
    　前記焼結体は複数のバリスタ層と複数の内部電極とを有しかつ前記バリスタ層と前記内部電極とが交互に積層された積層体を焼結させたものであり、
    　前記焼結体は前記バリスタ層と前記内部電極とが接する面に沿う方向に位置する一対の端面を有し、
    　前記一対の外部電極はそれぞれ前記一対の端面の上に設けられ、
    　前記複数のバリスタ素子は第１グループバリスタ素子を複数個含み、
    　前記第１グループバリスタ素子は、前記焼結体の表面積をＳ、前記焼結体の体積をＶとしたとき、Ｓ／Ｖ≧１．９ｍｍ－１以上である、バリスタ集合体。
  2. 　前記第１グループバリスタ素子の個数をｎ１としたとき、２≦ｎ１≦２００である請求項１に記載のバリスタ集合体。
  3. 　前記ｎ１は、５≦ｎ１≦２００である請求項２に記載のバリスタ集合体。
  4. 　複数のバリスタ素子は、第２グループバリスタ素子をさらに含み、
    　前記第２グループバリスタ素子は、前記焼結体の表面積をＳ、前記焼結体の体積をＶとしたとき、Ｓ／Ｖ＜１．９ｍｍ－１であり、前記第２グループバリスタ素子の個数をｎ２としたとき、１≦ｎ２≦５である請求項２に記載のバリスタ集合体。
  5. 　前記複数の第１グループバリスタ素子の各素子のうち同じ大きさである複数の前記第１グループバリスタ素子について１ｍＡ印加時の電圧の変動係数が０．０３５以下である請求項１に記載のバリスタ集合体。
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