JPH056810A

JPH056810A - 抵抗付チツプバリスタ

Info

Publication number: JPH056810A
Application number: JP3183828A
Authority: JP
Inventors: Hiroaki Taira; 浩明平; Kazuyoshi Nakamura; 和敬中村; Yasunobu Yoneda; 康信米田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1991-06-27
Filing date: 1991-06-27
Publication date: 1993-01-14
Anticipated expiration: 2014-08-09
Also published as: JP2932768B2

Abstract

(57)【要約】【目的】静電気サージ等の高電圧パルスによる半導体
部品の破壊，誤動作を確実に防止するとともに、部品点
数，実装コストを低減でき、かつ電子機器の小型化に貢
献できる抵抗付バリスタを提供する。【構成】セラミックス焼結体２内に第１，第２内部電
極３，４を埋設し、該第２内部電極４の一端面４ｂを上
記焼結体２の右端面２ｂに露出する。そして、該焼結体
２の右端面２ｂに抵抗層８を形成し、該抵抗層８を介し
て上記内部電極４の一端面４ｂを端面電極５に接続して
抵抗付チップバリスタ１を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するチップバリスタに関し、特に静電気サージ等
の高電圧パルスによる半導体部品の破壊，誤動作を確実
に防止できるとともに、部品点数を削減して実装コスト
を低減でき、かつ電子機器の小型化に貢献できるように
した構造に関する。

【０００２】

【従来の技術】近年、ＩＣ，ＬＳＩをはじめとする半導
体部品では、高速処理，高速駆動，低電圧化が急速に進
んでおり、これにともなって静電気サージ等の高電圧パ
ルスの侵入による半導体部品の破壊，誤動作が生じるお
それがある。そのために電源部，信号ラインの入，出力
部にノイズフィルタを接続して上記高電圧パルスを吸収
するようにしている。このような信号ライン用のノイズ
フィルタとして、従来、数ｐＦ〜数100 ｐＦのコンデン
サやインダクタが用いられている。しかし、このコンデ
ンサを用いても静電気のような高電圧パルスを吸収する
ことは困難であり、半導体部品の誤動作等を確実に防止
することができない。これはインダクタを用いた場合も
同様のことがいえる。このようなコンデンサに代わるも
のとして、従来、電圧非直線抵抗特性を有するＺｎＯ系
バリスタが採用されている。このバリスタは低電圧，低
容量であることから、上記高電圧パルスを吸収するノイ
ズフィルタとして適している。ところが、上記従来のバ
リスタを単独でノイズフィルタとして用いた場合、該バ
リスタに数10Ｋｖの静電気サージが侵入すると約100Aの
電流が瞬間的に流れることから、半導体部品を保護する
には、例えば上記バリスタのＶ_100Aを半導体部品の破壊
電圧以下に設定しなければならない。一方、上記バリス
タのＶ_1mAは定格電圧の数倍程度確保する必要があるこ
とから、この両方を満足するには非常に大きな非直線係
数が要求される。しかし、この非直線係数の向上には限
界があることから、上記従来のバリスタ単独では高電圧
パルスから半導体部品を保護しきれない場合がある。従
って、従来、図４に示すように、バリスタＺの信号ライ
ン２０に抵抗体２１を直列接続し、該抵抗体２１により
半導体部品２２を高電圧パルスから保護するようにして
いる。このようによればバリスタの非直線係数が従来程
度でも静電気サージの吸収が可能となる。

【０００３】

【発明が解決しようとする課題】ところで、上記従来の
バリスタに抵抗体を直列接続して保護回路を構成する場
合、回路基板にバリスタと抵抗体とを別々に実装するこ
とから、該抵抗体の分だけ部品点数が増えるとともに、
実装コストが上昇するという問題がある。また、抵抗体
の分だけ実装スペースが拡大することから、近年の電子
機器の分野における小型化に対応できないという問題も
ある。

【０００４】本発明は、上記従来の状況に鑑みてなされ
たもので、高電圧パルスの侵入による半導体部品の破
壊，誤動作を確実に防止できるとともに、部品点数，実
装コストを低減でき、しかも小型化に対応できる抵抗付
チップバリスタを提供することを目的としている。

【０００５】

【課題を解決するための手段】そこで請求項１の発明
は、焼結体内に少なくとも一対の内部電極を埋設し、該
各内部電極の両端面を上記焼結体の各側面に露出すると
ともに、該焼結体の少なくとも一側面に抵抗層を形成
し、該抵抗層を介して上記内部電極の一端面を導出した
ことを特徴とする抵抗付チップバリスタである。また、
請求項２の発明は、上記抵抗層を、抵抗シートを貼着し
たり，あるいは抵抗ペーストを塗布したりして形成した
ことを特徴としている。

【０００６】

【作用】請求項１の発明に係る抵抗付チップバリスタに
よれば、焼結体の側面に抵抗層を形成し、該抵抗層を内
部電極の一端面に接続したので、該抵抗層が付加された
内部電極を信号ラインに接続することによって、静電気
サージが侵入しても内部電極間のバリスタ部で高電圧パ
ルスを吸収するとともに、この時の吸収電圧が半導体部
品の破壊電圧より高い場合は上記抵抗層が吸収すること
となり、半導体部品の誤動作や破壊を確実に防止でき
る。また、上記焼結体の側面に抵抗層を形成するだけの
構造であるから、バリスタ機能と抵抗機能とを単一の素
子で得ることができ、従来のバリスタと抵抗体とを別々
に実装する場合に比べて部品点数を削減できるととも
に、実装コストを低減できる。さらに従来の抵抗体を不
要にできる分だけ実装スペースを縮小でき、電子機器の
小型化に対応できる。また、請求項２の発明では、抵抗
層を抵抗シートを貼着したり，あるいは抵抗ペースト塗
布したりして形成したので、抵抗層の厚さや面積を変え
ることにより、容易にかつ正確に抵抗値を制御できる。

【０００７】

【実施例】以下、本発明の一実施例を図について説明す
る。図１ないし図３は本発明の一実施例による抵抗付チ
ップバリスタを説明するための図である。図において、
１は本実施例の抵抗付チップバリスタであり、これは直
方体状のセラミックス焼結体２の内部に第１，第２内部
電極３，４を交差させて埋設し、該焼結体２の左, 右端
面２ａ，２ｂに端面電極５，５を形成するとともに、上
記焼結体２の両側面２ｃ，２ｄの中央部に側面電極６，
６を形成して構成されている。また、上記焼結体２の、
第１，第２内部電極３，４に挟まれた部分は電圧非直線
特性を発現するセラミックス層７ａとなっており、該セ
ラミックス層７ａは所定のバリスタ電圧が得られる厚さ
に設定されている。さらに上記焼結体２のセラミックス
層７ａ以外の上部，及び下部はダミーとしてのセラミッ
クス層７ｂ，７ｃとなっている。

【０００８】また、上記第１内部電極３の両端面３ａ，
３ｂは焼結体２の両側面２ｃ，２ｄに露出しており、残
りの端面は焼結体２内に封入されている。さらに上記第
１内部電極３の各端面３ａ，３ｂは上記側面電極６に接
続されている。さらにまた、上記第２内部電極４の両端
面４ａ，４ｂは上記焼結体２の左, 右端面２ａ，２ｂに
露出されており、残りの端面は焼結体２内に封入されて
いる。

【０００９】そして、上記焼結体２の右端面２ｂには抵
抗層８が形成されている。この抵抗層８は上記第２内部
電極４の端面４ｂに接続されており、これにより該第２
内部電極４は抵抗層８を介して上記端面電極５に接続さ
れている。

【００１０】次に本実施例の抵抗付チップバリスタ１の
製造方法について説明する。まず、ＺｎＯ(97.8 mol
％),Ｂｉ₂Ｏ₃(0.5mol ％),ＭｎＯ(0.5mol ％),ＣＯ₂
Ｏ₃(0.5 mol ％),Ｓｂ₂Ｏ₃(0.7 mol ％) を混合してな
るセラミックス材料に、有機バインダー，アルコールを
混合してスラリーを形成する。このスラリーからドクタ
ーブレード法により所定厚さのグリーンシートを形成
し、このグリーンシートを所定寸法の矩形状に切断して
多数のセラミックスシートを形成する。これにより、電
圧非直線特性を発現するセラミックス層７ａ，及びダミ
ーとしてのセラミックス層７ｂ，７ｃを多数枚形成す
る。次に、上記セラミックス層７ａの上面の中央部にＡ
ｇ/ Ｐｄ＝７／３からなるペーストを印刷して帯状の第
２内部電極４を形成する。この場合、該内部電極４の両
端面４ａ，４ｂのみがセラミックス層７ａの両外縁に位
置するように形成する。次いで、１枚のダミー用セラミ
ックス層７ｃの上面の中央部に上記第２内部電極４と交
差するよう上記ペーストを印刷して第１内部電極３を形
成する。この場合も、該内部電極３の両端面３ａ，３ｂ
のみがセラミックス層７ｃの両外縁に位置するように形
成する。次に、図３に示すように、上記セラミックス層
７ａの上部に多数枚のダミー用セラミックス層７ｂを重
ねるとともに、下部に第１内部電極３が形成されたセラ
ミックス層７ｃを重ねるとともに、残りのダミー用セラ
ミックス層７ｃを重ね、これをプレスで圧着して積層体
を形成する。これにより上記セラミックス層７ａを挟ん
で第１，第２内部電極３，４の交差部が対向し、かつ第
１，第２内部電極３，４の両端面３ａ，３ｂ，４ａ，４
ｂのみが積層体の各側面に露出するとともに、残りの各
端面が積層体内に埋設されることとなる。次いで、上記
積層体を空気中にて1000℃に加熱焼成して焼結体２を得
る。そして、上記焼結体２の右端面２ｂにカーボン，酸
化ルテニウムからなる抵抗シートを貼着した後、焼き付
けて抵抗層８を形成する。なお、この抵抗層は上記カー
ボン，酸化ルテニウムからなるペーストを塗布して形成
してもよい。最後に、上記焼結体２の左, 右端面２ａ，
２ｂ、及び両側面２ｃ，２ｄの中央部にＡｇ/ Ｐｄ＝７
／３からなるペーストを塗布した後、焼き付けて端面電
極５，側面電極６を形成する。これにより上記第１内部
電極３の両端面３ａ，３ｂは上記各側面電極６に接続さ
れることとなり、第２内部電極４の左端面４ａは端面電
極５に接続され、かつ右端面４ｂは抵抗層８を介して端
面電極５に接続される。これで本実施例の抵抗付チップ
バリスタ１が製造される。

【００１１】次に本実施例の作用効果について説明す
る。本実施例の抵抗付チップバリスタ１では、各端面電
極５を信号ラインに接続し、各側面電極６を接地ライン
に接続することにより、信号ラインから侵入する静電気
サージなどの高電圧パルスを第１，第２内部電極３，４
のセラミックス層７ａ部分で吸収し、側面電極６から放
出する。この時の吸収電圧が半導体部品の破壊電圧より
高い場合は抵抗層８がこの電圧を降下させる機能を有し
ている。このように本実施例によれば、焼結体２の右側
面２ｂに抵抗層８を形成し、該抵抗層８を介して第２内
部電極４の一端面４ｂを端面電極５に接続したので、上
述のように半導体部品の破壊電圧より大きい静電気サー
ジが侵入しても抵抗層８で抑制することができ、その結
果ＩＣ，ＬＳＩ等の半導体部品の誤動作や破壊を確実に
回避できる。また、本実施例では、上記焼結体２の抵抗
層８を形成するだけでよいから、１つの素子にバリスタ
機能と抵抗機能とを付加することができ、従来のバリス
タと抵抗体とを別々に実装する場合に比べて部品点数を
削減できるとともに、実装コストを低減でき、しかも実
装スペースを縮小して電子機器の小型化に対応できる。
さらに、本実施例では、上記抵抗層８の厚さ，面積等を
変えることにより、抵抗値を容易に設定できる。

【００１２】なお、上記実施例では、抵抗層８を焼結体
２の右端面２ｂにのみ形成した場合を例にとったが、本
発明は焼結体２の左, 右端面２ａ，２ｂの両方に抵抗層
を形成してもよい。また、上記実施例では、焼結体２内
に一対の内部電極３，４を埋設したが、本発明はこれに
限るものではなく、複数組の内部電極を埋設したものに
も適用できる。

【００１３】

【発明の効果】以上のように本発明に係る抵抗付チップ
バリスタによれば、焼結体の側面に抵抗層を形成し、該
抵抗層を介して内部電極の一端面を外部に導出したの
で、電源部，信号ラインの入，出力部から侵入した静電
気サージ等の高電圧パルスを吸収でき、半導体部品の誤
動作や破壊を確実に防止できる効果があり、また部品点
数，実装コストを低減できるとともに、実装スペースを
縮小して電子機器の小型化に貢献できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による抵抗付チップバリスタ
を説明するための断面図である。

【図２】上記実施例の抵抗付チップバリスタの斜視図で
ある。

【図３】上記実施例の抵抗付チップバリスタの分解斜視
図である。

【図４】従来のバリスタに抵抗体を付加した状態を示す
等価回路図である。

【符号の説明】

１抵抗付チップバリスタ２焼結体２ｂ焼結体の端面（側面）３，４第１，第２内部電極４ｂ内部電極の一端面８抵抗層

Claims

【特許請求の範囲】

【請求項１】セラミックス焼結体内に少なくとも一対
の内部電極を埋設し、該各内部電極の両端面を上記焼結
体の各側面に露出するとともに、該焼結体の少なくとも
一側面に抵抗層を形成し、該抵抗層を介して上記内部電
極の一端面を外部に導出したことを特徴とする抵抗付チ
ップバリスタ。
【請求項２】請求項１において、上記抵抗層を、抵抗
シートを貼着して、又は抵抗ペーストを塗布して形成し
たことを特徴とする抵抗付チップバリスタ。