KR101023331B1 - 터치키 회로 및 그 터치키 회로에서의 정전기 보호용 복합소자 - Google Patents

터치키 회로 및 그 터치키 회로에서의 정전기 보호용 복합소자 Download PDF

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Abstract

매우 간단한 회로구성을 갖는 정전기 보호회로가 채용된 터치키 회로 및 그 매우 간단한 회로구성의 정전기 보호회로를 하나의 소자로 일체화시켜서 터치키 회로에 적용시킨 복합소자를 제시한다. 제시된 터치키 회로는 터치키를 갖는 터치 패드부, 및 터치키에 연결된 내부 단자를 갖고 터치키의 조작여부를 정전용량 방식으로 센싱하는 집적회로부를 포함하는 터치키 회로에서, 터치키와 그에 연결되는 집적회로부의 내부 단자 사이에 설치된 저항, 및 저항의 양단 중에서 적어도 터치키에 접속된 일단에서 접지된 정전기 보호소자를 포함한다. 제시된 복합소자는 복수의 시트가 적층된 소체, 소체에 형성되고 터치키에 연결된 제 1 외부 단자, 소체에 형성되고 내부 단자에 연결된 제 2 외부 단자, 소체상에 형성되고 일단이 제 1 연결 패턴을 통해 제 1 외부 단자에 접속되고 타단은 제 2 연결 패턴을 통해 제 2 외부 단자에 접속된 저항체 패턴, 소체의 내부에서 시트상에 형성되고 소체의 외부로 노출된 갭 전극부를 갖추고 제 1 외부 단자에 접속된 제 1 전극 패턴, 및 소체의 내부에서 시트상에 형성되고 소체의 외부로 노출된 접지 갭 전극부를 갖춘 제 2 전극 패턴을 포함한다. 제 1 전극 패턴과 제 2 전극 패턴은 상호 다른 시트에 형성되어 적층된다.

Description

터치키 회로 및 그 터치키 회로에서의 정전기 보호용 복합소자{Touch key circuit and complex device for ESD protection in the touch key circuit}
본 발명은 터치키가 설치된 전자기기에서의 터치키 회로 및 복합소자에 관한 것으로, 보다 상세하게는 터치키를 통해 유입되는 정전기로부터 내부 집적회로를 보호하도록 한 정전기 보호회로를 갖춘 터치키 회로 및 그 정전기 보호회로를 일체화시킨 복합소자에 관한 것이다.
현재, 디지털 TV 등과 같은 전자기기에는 미관의 수려함을 위해 다수의 터치키가 예컨대, 본체의 하측부에 설치된다. 예를 들면, 도 1에서와 같이 디지털 TV의 본체 하측부에 각종의 키입력 버튼이 터치키 형태로 설치된다. 도 1에서, 참조부호 1은 TV/외부입력 키이고, 참조부호 2는 메뉴 키이고, 참조부호 3은 음량 키이고, 참조부호 4는 채널 키이고, 참조부호 5는 전원 키이다.
이와 같이 다수의 터치키를 갖는 디지털 TV에서는 정전용량 방식의 센싱으로 터치키 조작여부를 인식한다. 도 2는 종래의 디지털 TV 등과 같은 전자기기에 채용된 터치 패드부(6)와 집적회로부(7)간의 연결을 개략적으로 나타낸 도면이다. 본 발명의 명세서에서는 도 2의 터치 패드부(6)와 집적회로부(7)가 서로 연결되어 있 는 형태를 터치키 회로(또는 터치키 센서)로 통칭한다. 예를 들어, 시청자가 손가락으로 터치 패드부(6)의 어느 한 터치키(예컨대, Key 1)를 터치하게 되면 해당 터치키와 손가락 터치면 간에 소정의 정전용량이 발생한다. 이와 같이 발생된 정전용량값은 집적회로부(7)로 인가되고, 집적회로부(7)에서는 해당 터치키에 대한 정전용량이 변하였음을 인식하게 된다. 그에 따라, 집적회로부(7)에서는 해당 터치키(즉, Key 1)가 눌리어진 것으로 인식하게 된다.
그런데, 디지털 TV 등에 설치된 터치키는 터치하는 과정에서 순간적으로 정전기 등과 같은 과전압 성분이 유입될 가능성이 높다. 그에 따라, 외부로부터 유입되는 정전기 등의 과전압 성분으로부터 터치키 회로를 보호하기 위한 보호회로가 필요하다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 매우 간단한 회로구성을 갖는 정전기 보호회로가 채용된 터치키 회로를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 매우 간단한 회로구성의 정전기 보호회로를 하나의 소자로 일체화시켜서 터치키 회로에 적용시킨 복합소자를 제공함에 있다.
특히, 본 출원인은 터치키 회로의 민감도를 줄이지 않는 범위내에서 터치키를 통해 입력되는 정전기로부터 집적회로를 보호할 수 있도록 함에 주안점을 두었다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 정전기 보호회로를 갖춘 터치키 회로는, 터치키를 갖는 터치 패드부, 및 터치키에 연결된 내부 단자를 갖고 터치키의 조작여부를 정전용량 방식으로 센싱하는 집적회로부를 포함하는 터치키 회로에 있어서,
터치키와 그에 연결되는 집적회로부의 내부 단자 사이에 설치된 저항; 및 저항의 양단 중에서 적어도 터치키에 접속된 일단에서 접지된 정전기 보호소자를 포함한다.
정전기 보호소자는 갭 전극을 갖는 서프레서이고, 저항은 50 ~ 200Ω의 저항값을 갖는다. 저항 및 정전기 보호소자는 일체로 형성된다.
본 발명의 바람직한 실시예에 따른 복합소자는, 터치키를 갖는 터치 패드부, 및 터치키에 연결된 내부 단자를 갖고 터치키의 조작여부를 정전용량 방식으로 센싱하는 집적회로부를 포함하는 터치키 회로에서의 정전기 보호용 복합소자로서,
복수의 시트가 적층된 소체; 소체에 형성되고, 터치키에 연결된 제 1 외부 단자; 소체에 형성되고, 내부 단자에 연결된 제 2 외부 단자; 소체상에 형성되고, 일단이 제 1 연결 패턴을 통해 제 1 외부 단자에 접속되고 타단은 제 2 연결 패턴을 통해 제 2 외부 단자에 접속된 저항체 패턴; 소체의 내부에서 시트상에 형성되고, 소체의 외부로 노출된 갭 전극부를 갖추고 제 1 외부 단자에 접속된 제 1 전극 패턴; 및 소체의 내부에서 시트상에 형성되고, 소체의 외부로 노출된 접지 갭 전극부를 갖춘 제 2 전극 패턴을 포함하고,
제 1 전극 패턴과 제 2 전극 패턴은 상호 다른 시트에 형성되어 적층된다.
제 1 전극 패턴의 갭 전극부와 제 2 전극 패턴의 접지 갭 전극부는 중첩되고 그 사이에 개재된 시트의 두께에 의해 갭을 형성한다.
바람직하게, 소체의 내부에서 시트상에 형성되되, 소체의 외부로 노출된 갭 전극부를 갖추고 제 2 외부 단자에 접속된 제 3 전극 패턴; 및 소체의 내부에서 시트상에 형성되되, 소체의 외부로 노출된 접지 갭 전극부를 갖춘 제 4 전극 패턴을 추가로 포함하여도 된다. 이 경우, 제 3 및 제 4 전극 패턴은 상호 다른 시트에 형성되어 적층되되 제 1 및 제 2 전극 패턴과 이격되게 형성된다.
제 3 전극 패턴의 갭 전극부와 제 4 전극 패턴의 접지 갭 전극부는 중첩되고 그 사이에 개재된 시트의 두께에 의해 갭을 형성한다.
제 1 전극 패턴과 제 4 전극 패턴이 동일한 시트에 상호 이격되게 형성되고, 제 2 전극 패턴과 제 3 전극 패턴이 동일한 시트에 상호 이격되게 형성된다.
다르게는, 제 2 전극 패턴의 접지 갭 전극부는 해당 시트의 폭방향의 양단부로 노출되고, 소체의 내부에서 시트상에 형성되되 소체의 외부로 노출된 갭 전극부를 갖추고 제 2 외부 단자에 접속된 제 3 전극 패턴을 추가로 포함하여도 된다.
제 2 전극 패턴의 접지 갭 전극부는 제 1 및 제 3 전극 패턴의 갭 전극부와 각각 중첩되고 그 중첩된 접지 갭 전극부와 갭 전극부 사이에 개재된 시트의 두께에 의해 갭을 형성한다.
소체의 제 1외측면에 제 1 내지 제 3 외부 단자가 상호 이격되게 형성되고, 제 1외측면에 대향되는 소체의 제 2외측면에 제 1 내지 제 3 외부 단자가 상호 이격되게 형성되되, 제 3 외부 단자가 해당 외측면의 중앙에 형성된다.
소체의 저면에 상호 이격되게 형성된 제 1 및 제 2 전극 패드를 추가로 포함하여도 된다. 이 경우, 제 1 전극 패드는 제 1 외부 단자에 접속되고 제 2 전극 패드는 제 2 외부 단자에 접속된다.
본 발명의 바람직한 다른 실시예에 따른 복합소자는, 터치키를 갖는 터치 패드부, 및 터치키에 연결된 내부 단자를 갖고 터치키의 조작여부를 정전용량 방식으로 센싱하는 집적회로부를 포함하는 터치키 회로에서의 정전기 보호용 복합소자로 서,
복수의 시트가 적층된 소체; 소체에 형성되고, 터치키에 연결된 제 1 외부 단자; 소체에 형성되고, 내부 단자에 연결된 제 2 외부 단자; 소체상에 형성되고, 제 1 외부 단자에 접속되고 갭 전극부를 갖춘 제 1 전극 패턴; 소체상에 형성되고, 제 2 외부 단자에 접속된 제 2 전극 패턴; 소체상에 형성되고, 일단이 제 1 외부 단자에 접속되고 타단은 제 2 전극 패턴에 접속된 저항체 패턴; 및 소체상에서 갭 전극부와 이격되게 형성된 접지 전극 패턴을 포함한다.
제 2 전극 패턴은 접지 전극 패턴과 갭을 형성하게 이격된 갭 전극부를 추가로 포함하여도 된다.
본 발명의 바람직한 또 다른 실시예에 따른 복합소자는, 터치키를 갖는 터치 패드부, 및 터치키에 연결된 내부 단자를 갖고 터치키의 조작여부를 정전용량 방식으로 센싱하는 집적회로부를 포함하는 터치키 회로에서의 정전기 보호용 복합소자로서,
터치키에 연결된 제 1 외부 단자; 내부 단자에 연결된 제 2 외부 단자; 일단이 제 1 연결 패턴을 통해 제 1 외부 단자에 접속되고 타단은 제 2 연결 패턴을 통해 제 2 외부 단자에 접속된 저항체 패턴을 포함하는 제 1시트; 중앙에 제 1 방전공간부가 형성되고, 일단이 제 1 외부 단자에 접속되고 타단은 제 1 방전공간부의 상부를 덮도록 형성된 제 1 전극 패턴을 포함하는 제 2시트; 및 제 1 방전공간부의 하부에 접촉되고 접지되는 제 2 전극 패턴을 포함하는 제 3시트를 포함하고,
제 1시트와 제 2시트 및 제 3시트는 적층된다.
바람직하게, 중앙에 제 2 방전공간부가 형성되고, 일단이 제 2 외부 단자에 접속되고 타단이 제 2 방전공간부의 상부를 덮도록 형성된 제 3 전극 패턴을 포함하는 제 4시트; 및 제 2 방전공간부의 하부에 접촉되고 접지되는 제 4 전극 패턴을 포함하는 제 5시트를 추가로 포함하여도 된다.
상술한 실시예들에서, 갭 전극부와 접지 갭 전극부는 방전매체로 덮인다.
이러한 구성의 본 발명에 따르면, 터치키와 집적회로부의 내부 단자 사이에 서프레서를 접지시키되 저항을 터치키와 집적회로부의 내부 단자 사이에 연결시킴으로써 터치키를 통해 ESD와 같은 과전압 성분이 유입되더라도 서프레서에 의해 ESD 감쇄가 이루어진다.
50 ~ 200Ω의 저항이 터치키와 집적회로부의 내부 단자 사이에 연결되고 서프레서가 터치키측에서 접지됨에 따라, 그 저항에 의해 서프레서의 초기 동작레벨이 다운되고 ESD감쇄 특성이 향상된다.
서프레서와 저항을 일체화시켜 하나의 복합소자로 하여 터치키 회로에 적용시킴으로써, 저항과 서프레서를 각각 별개의 회로소자로 하여 배치하는 것에 비해 회로 배치가 간편해진다.
특히, 서프레서의 초기 동작레벨을 다운시키고 ESD감쇄 특성이 향상된 복합소자를 터치키 회로에 적용시킴으로써 터치키로 유입되는 ESD로부터 집적회로 등을 매우 효율적으로 보호할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 터치키 회로 및 그 터치키 회로에서의 정전기 보호용 복합소자에 대하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 정전기 보호회로를 갖춘 터치키 회로의 회로도이다.
터치 패드부(6)와 집적회로부(7) 사이에 정전기 보호회로가 설치된다. 실제적으로, 정전기 보호회로는 터치 패드부(6)의 각 터치키와 그 각각의 터치키에 연결된 집적회로부(7)의 내부 단자 사이에 설치된다.
정전기 보호회로는 터치키와 그에 연결되는 집적회로부(7)의 내부 단자 사이에 설치된 저항(R); 및 저항(R)의 양단 중에서 적어도 터치키에 접속된 일단에서 접지된 서프레서(S)를 포함한다. 서프레서(S)는 갭 전극(도시 생략)을 갖는 것으로서, 청구항 1에 기재된 정전기 보호소자의 일 예가 된다.
저항(R) 및 서프레서(S)는 일체로 형성된다. 저항(R) 및 서프레서(S)를 일체화시키는 것은 후술하는 실시예 설명으로 충분히 이해될 것이다.
바람직하게, 저항(R)은 50 ~ 200Ω의 저항값을 갖도록 한다. 이는 저항(R)의 저항값을 50 ~ 200Ω으로 하게 되면 예컨대 8KV 정도의 정전기(ESD)가 외부로부터 입력되더라도 서프레서(S)가 충분히 동작하여 정전기(ESD)를 감쇄시킬 수 있기 때문이다.
본 출원인은 후술할 실시예의 제조공정에 의해 제조된 복합소자(즉, 저항(S) 과 서프레서(S)가 일체로 된 소자)를 터치 패드부(6)와 집적회로부(7) 사이에 설치한 후에 실험을 해 본 결과 다음의 표 1과 같은 결과를 얻었다. 여기서, 서프레서(S)에 채용되는 방전매체(Al : Si)의 비율은 1.5 : 1로 하였다. 이하의 표 1의 데이터는 후술할 제 1 내지 제 5실시예의 복합소자에 따라 약간씩 다르지만, 평균치를 기재한 것으로 이해하면 된다.
(표 1)

Only
Suppressor
Suppressor
+
저항(4.7Ω)
Suppressor
+
저항(10Ω)
Suppressor
+
저항(50Ω)
Suppressor
+
저항(100Ω)
Suppressor
+
저항(200Ω)

working
level
4 ~ 6 KV

4 ~ 5 KV
4 KV
2 ~ 3 KV
2 ~ 2.5 KV
1 ~ 1.5 KV

ESD
8KV Vp
1064 V
848 V
832 V
616 V
480 V
328 V

ESD
8KV Vc
54.8 V
41.7 V
36.7 V
38.7 V
34.3 V
30.1 V
통상적으로, 집적회로부(7)의 ESD 내성전압은 2 ~ 3KV 정도이다. 따라서, 예를 들어 저항(R)의 저항값을 50Ω 미만으로 하고 8KV 정도의 ESD를 터치키에 가하게 되면 서프레서(S)가 동작하지 않게 됨(이 경우, 서프레서(S)는 4KV 이상에서 동작하는 것으로 되어 있음)을 알 수 있었다. 그에 따라, 8KV 정도의 ESD는 저항(R)을 거쳐 집적회로부(7)로 인가되므로, 집적회로부(7)가 손상된다.
그런데, 예를 들어 저항(R)의 저항값을 50Ω ~ 200Ω으로 하고 8KV 정도의 ESD를 터치키에 가하게 되면 서프레서(S)가 동작함을 알 수 있었다. 그에 따라, 집 적회로부(7)의 손상을 방지하게 된다. 즉, 저항값이 50Ω ~ 200Ω인 저항(R)을 터치 패드부(6)와 집적회로부(7) 사이에 연결시키고 저항(R)의 전단에서 서프레서(S)를 접지시키면 서프레서(S)의 ESD에 대한 초기 동작레벨을 대략 1 ~ 1.5KV까지 다운시킬 수 있고, ESD 감쇄특성이 피크전압의 경우 1064V를 대략 328V로까지 저감시키고 클램핑 전압의 경우 54.8V를 대략 30.1V로까지 저감시키는 효과가 있음을 알 수 있다.
상기와 같은 실험에 의한 결과를 보면, 저항(R)의 저항값을 50 ~ 200Ω으로 하게 되면 터치키 센싱여부를 판별하는데 전혀 지장을 주지 않으면서도 서프레서가 동작할 수 있음을 알 수 있다. 물론, 상기에서 예시한 저항(R)의 저항값은 집적회로부(7)의 ESD 내성전압에 따라 가감될 수 있음은 당연하다.
(제 1실시예)
도 4는 본 발명의 제 1실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다.
먼저, 제 1실시예의 복합소자용 시트를 제조한다. 시트 제조에 관련된 보다 상세한 설명은 하지 않더라도 당업자라면 충분히 이해할 수 있다.
도 4의 (a)에서와 같이 제조된 시트(10, 14, 16)에 필요한 패턴들을 형성한다. 도 4의 (a)에서, 시트(10, 12, 14, 16, 18)는 단위소자를 형성하는 경우의 크기 정도만을 도시한 것이다. 실제로 현재 상태의 각 시트(10, 12, 14, 16, 18)는 추후의 절단 공정을 수행하기 전까지 복수개의 단위소자 크기를 합친 것과 같은 사 이즈를 갖는다. 시트(10)에 상호 이격된 제 1 및 제 2 연결 패턴(21, 22), 및 양단이 제 1 및 제 2 연결 패턴(21, 22)에 접속된 저항체 패턴(23)을 형성한다. 즉, 제 1 연결 패턴(21)은 일단이 시트(10)의 길이방향의 일측 단부에 노출되고 타단은 길이방향의 타측 단부측으로 향하도록 소정 길이 형성된다. 제 2 연결 패턴(22)은 일단이 시트(10)의 길이방향의 일측 단부에 노출되고 타단은 길이방향의 타측 단부측으로 향하도록 소정 길이 형성된다. 예를 들어, 스크린 프린팅 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트를 인쇄하여 제 1 및 제 2 연결 패턴(21, 22)을 형성한다. 저항체 패턴(23)은 시트(10)의 중앙부에 가로방향으로 형성되되 일단이 제 1 연결 패턴(21)에 접속되고 타단은 제 2 연결 패턴(22)에 접속되게 형성된다. 예를 들어, RuO2 등과 같은 저항성 페이스트를 인쇄하여 저항체 패턴(23)을 형성한다. 여기서, 저항체 패턴(23)은 모든 시트의 적층이 완료되고 절단 및 소성이 이루어진 후에 소체의 최상부에 형성되는 것으로 하여도 무방하다. 시트(14)에 상호 이격된 기역자 형상의 전극 패턴(24, 25)을 형성한다. 전극 패턴(24)은 시트(14)의 폭방향의 일측 단부로 노출된 접지 갭 전극부(24a)와 시트(14)의 길이방향의 일측 단부로 노출된 내부 전극부(24b)를 포함한다. 전극 패턴(25)은 시트(14)의 폭방향의 타측 단부로 노출된 갭 전극부(25a)와 시트(14)의 길이방향의 일측 단부로 노출된 내부 전극부(25b)를 포함한다. 시트(16)에 상호 이격된 기역자 형상의 전극 패턴(26, 27)을 형성한다. 전극 패턴(26)은 시트(16)의 폭방향의 일측 단부로 노출된 갭 전극부(26a)와 시트(16)의 길이방향의 일측 단부로 노출된 내부 전극부(26b)를 포함 한다. 전극 패턴(27)은 시트(16)의 폭방향의 타측 단부로 노출된 접지 갭 전극부(27a)와 시트(16)의 길이방향의 일측 단부로 노출된 내부 전극부(27b)를 포함한다. 전극 패턴(24)과 전극 패턴(27)을 접지 전극 패턴이라고 하여도 된다. 여기서, 접지 갭 전극부(24a)와 갭 전극부(26a)는 시트(14, 16)을 적층시키게 되면 서로 중첩되도록 위치하고, 갭 전극부(25a)와 접지 갭 전극부(27a)는 시트(14, 16)을 적층시키게 되면 서로 중첩되도록 위치한다. 제 1실시예에서는 도 4의 (a)에서와 같이 2개의 갭 전극부와 2개의 접지 갭 전극부를 도시하였으나, 상호 중첩하는 1개의 갭 전극부와 1개의 접지 갭 전극부만으로 하여도 무방하다. 상호 중첩하는 1개의 갭 전극부와 1개의 접지 갭 전극부만으로 할 경우에는 터치키와 연결되는 외부 단자와 접속되는 전극 패턴의 갭 전극부와 그에 중첩되는 전극 패턴의 접지 갭 전극부만을 도시하는 것이 바람직하다. 이는 ESD와 같은 과전압 성분이 주로 터치키를 통해 입력되므로 집적회로부(7)측으로 인가되기 전에 감쇄시키기 위함이다. 그리고, 시트(14, 16)에는 각각 두 개씩의 전극 패턴을 형성시켰으나, 예를 들어 전극 패턴(25, 27)은 시트(14, 16)와는 별개의 다른 시트에 형성시켜도 무방하다. 시트(14, 16)에 각각 두 개씩의 전극 패턴을 형성시키게 되면 하나의 전극 패턴만을 형성시키는 것에 비해 필요한 시트의 수를 줄임으로써 소체의 두께를 줄일 수 있게 된다.
패턴 형성이 완료된 이후에는, 시트(18)를 최하층으로 하여 그 위에 시트(16)를 적층하고 나서 그 위에 시트(14)를 적층한다. 시트(14)의 위에 시트(12)를 적층하고 나서 그 위에 시트(10)를 적층한다.
시트(10, 12, 14, 16, 18)의 적층이 완료되면 적층물이 된다. 적층시 대략 500~2000psi의 압력을 사용한다. 적층 이후에 적층물을 압착한다. 압착시 대략 500~3000psi의 압력을 사용한다. 압착된 적층물을 적절한 크기로 절단한다. 적층물을 주기적으로 절단하는 경우에는 적층물이 복수개의 단일 칩으로 절단된다. 즉, 도 4의 (b)와 같은 단일 칩 형태의 적층물이 복수개 생성된다.
이후, 단일 칩 형태의 복수개의 적층물에 대해 탈지 및 소성 공정을 실시한다. 대략 300℃에서 탈지 공정을 수행한 후에 대략 800~900℃에서 소성한다. 소성이 완료되면 갭 전극부(26a)와 접지 갭 전극부(24a) 간의 갭, 갭 전극부(25a)와 접지 갭 전극부(27a) 간의 갭이 원하는 수치(대략 10㎛)로 된다. 소성을 거친 적층물을 소체라고 표현한다.
그리고 나서, 도 4의 (c)에서와 같이 소체의 측면의 갭 방전이 일어나는 부위(즉, 접지 갭 전극부(24a)와 갭 전극부(26a) 간의 갭, 갭 전극부(25a)와 접지 갭 전극부(27a) 간의 갭)를 덮도록 방전매체(35)를 인쇄한다. 방전매체(35)는 예를 들어 Al, Ag, Pt, Ru, Cu, W 등의 금속물질 및 절연체(예컨대, Al2O3, SiO2)를 주원료로 하고 에폭시, 실리콘, 유리 등을 결합제로 하여 혼합된 것이다. 방전매체(35)는 공기 또는 폴리머이어도 된다. 물론, 방전이 쉽게 되도록 함과 더불어 서지 흡수를 위해 기여할 수 있는 금속물질이라면 앞서 언급한 금속물질 이외의 금속물질을 방전매체(35)의 금속물질로 할 수 있다. 방전매체(35)의 부성저항 특성으로 인해 바리스터 또는 다이오드에서 나타낼 수 없는 소자 전압보다 낮은 ESD 클램핑 전압의 구현이 가능하다. 이로 인해 매우 우수한 정전기, 서지 등의 과전압 성분 차단 특성 구현이 가능하다. 여기서, 방전매체(35)는 인쇄 방식 이외로 통상의 터미네이션 방식으로도 형성가능하다.
인쇄된 방전매체(35)를 열처리하여 소체에 단단히 결합시킨다. 즉, 방전매체(35)를 경화시킨다. 그리고, 통상적인 터미네이션 시스템을 이용하여 도 4의 (c)처럼 소체의 외측면에 외부 단자(31, 32, 33, 34)를 형성시킨다. 외부 단자(31)는 내부 전극부(24b)에 접속되고, 외부 단자(32)는 내부 전극부(25b) 및 제 2 연결 패턴(22)에 접속된다. 외부 단자(33)는 제 1 연결 패턴(21)과 내부 전극부(26b)에 접속되고, 외부 단자(34)는 내부 전극부(27b)에 연결된다. 여기서, 외부 단자(32, 33)는 입출력 단자이다. 예를 들어, 외부 단자(33)를 입력 단자라 하고 외부 단자(32)를 출력 단자라고 할 수 있다. 외부 단자(31, 34)는 접지 단자로 사용된다. 외부 단자(31 ~ 34)를 소체에 결합시키기 위해 소정 온도에서 소부한다. 상술한 제 1실시예에서는 방전매체(35)를 인쇄한 후에 외부 단자(31 ~ 34)를 형성하는 것으로 하였다. 이는 방전매체 경화온도를 외부 단자 소부온도에 비해 높은 것으로 하였을 경우에 해당된다. 만약, 외부 단자 소부온도를 방전매체 경화온도에 비해 높은 것으로 하였을 경우에는 외부 단자를 먼저 형성하는 것이 좋다. 예를 들어, 방전매체를 인쇄한 후에 외부 단자를 소부하였는데, 외부 단자 소부 온도가 방전매체 경화온도보다 높을 경우에는 경화되어 있던 방전매체의 물성이 변화하기 때문이다.
마지막으로, 도 4의 (d)에서와 같이, 적층된 시트의 최상부에 패턴 보호를 위한 보호시트(36) 또는 그와 동일 내지 유사한 기능을 수행할 수 있는 절연 시트 등을 추가로 적층시킨 후에 열처리한다. 물론, 그 보호시트(36)는 시트의 적층 공정에서 함께 적층되어도 된다. 다르게는, 저항체 패턴(23)을 시트 적층 이후에 형성시킬 경우 보호시트(36)는 소체의 최상부에 저항체 패턴(23)을 형성시키고 나서 외부 단자(31 ~ 34)를 형성시키기 전에 적층되는 것으로 하여도 된다.
이와 같이 하면 제 1실시예의 복합소자가 완성된다.
상술한 제 1실시예에서, 상하로 중첩된 갭 전극부(26a)와 접지 갭 전극부(24a) 간의 갭, 및 갭 전극부(25a)와 접지 갭 전극부(27a) 간의 갭에서 갭 방전이 이루어진다. 일반적으로, 상하로 중첩되어 있는 갭 전극부와 접지 갭 전극부 사이에 겹치는 면적이 클수록 겹치는 면적에서의 캐패시턴스는 증가한다. 이러한 겹치는 면적에서의 캐패시턴스는 원하지 않는 성분이므로 가급적 겹치는 면적을 작게 하는 것이 바람직하다. 즉, 상하로 중첩되는 갭 전극부와 접지 갭 전극부 간의 중첩 영역이 최소화되게 되면 로우(low) 캐패시턴스의 구현이 가능하여 터치키 회로 등과 같은 고속 데이터 라인에 적용시켰을 경우 신호의 지연 및 왜곡 등을 없애주게 된다. 예를 들어, 제 1실시예에서는 전극 패턴(24, 25, 26, 27)의 형상을 기역자 형상으로 하였는데, 이를 라운드진 형상으로 하는 것이 겹치는 면적을 보다 작게 할 것이다. 도 4에서, 상하로 중첩되어 있는 갭 전극부와 접지 갭 전극부는 어느 정도 중첩되는 면적이 있으므로 적어도 시트(14, 16)는 저유전율(예컨대, 10 또는 그 이하의 유전율)의 유전체 재료로 제작하는 것이 바람직하다.
한편, 상술한 제 1실시예에서는 상하로 중첩된 갭 전극부(26a)와 접지 갭 전 극부(24a) 간의 갭, 및 갭 전극부(25a)와 접지 갭 전극부(27a) 간의 갭이 그 사이에 개재된 시트의 두께에 의해 조절가능하므로, 중첩된 갭 전극부와 접지 갭 전극부간의 갭을 보다 쉽고 정확하게 조절할 수 있게 된다.
이와 같이 완성된 제 1 실시예의 복합소자를 터치키 회로에 설치할 경우, 외부 단자(33)는 터치키측에 연결되고 외부 단자(32)는 집적회로부(7)의 내부 단자측에 연결된다. 외부 단자(31, 34)는 접지된다. 그에 따라, 예를 들어 터치키를 통해 유입되는 ESD는 로우 캐패시턴스를 구현한 서프레서층(즉, 갭 전극부와 접지 갭 전극부가 형성된 부위)에서의 갭 방전에 의해 차단된다.
그리고, 제 1실시예의 복합소자는 측면의 방전매체(35)가 손상받을 수 있다라는 점은 있으나, 각각 2개씩의 외부 단자가 소체의 길이방향의 양측면에 형성됨에 따라 해당 측면의 각각의 외부 단자의 폭을 예컨대 0.3mm 정도로 비교적 넓게 가져갈 수 있게 된다.
(제 2실시예)
도 5는 본 발명의 제 2실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다. 제 2실시예는 상술한 제 1실시예와 외관상 비교하여 보면 측면 갭 전극 구조라는 점에서는 동일하지만, 소체의 길이방향의 양측면으로 각각 3개의 외부 단자를 형성시켰다는 점이 차이난다. 제 1실시예의 복합소자는 소체의 길이방 향의 양측면으로 각각 2개의 외부 단자를 형성시켰다.
먼저, 제 2실시예의 복합소자용 시트를 제조한다. 시트 제조에 관련된 보다 상세한 설명은 하지 않더라도 당업자라면 충분히 이해할 수 있다.
도 5의 (a)에서와 같이 제조된 시트(40, 44, 46)에 필요한 패턴들을 형성한다. 도 5의 (a)에서, 시트(40, 42, 44, 46, 48)는 단위소자를 형성하는 경우의 크기 정도만을 도시한 것이다. 실제로 현재 상태의 각 시트(40, 42, 44, 46, 48)는 추후의 절단 공정을 수행하기 전까지 복수개의 단위소자 크기를 합친 것과 같은 사이즈를 갖는다. 시트(40)에 상호 이격된 제 1 및 제 2 연결 패턴(51, 52), 및 양단이 제 1 및 제 2 연결 패턴(51, 52)에 접속된 저항체 패턴(53)을 형성한다. 즉, 제 1 연결 패턴(51)은 일단이 시트(40)의 길이방향의 일측 단부에 노출되고 타단은 길이방향의 타측 단부에 노출되게 세로로 형성된다. 제 2 연결 패턴(52)은 일단이 시트(40)의 길이방향의 일측 단부에 노출되고 타단은 길이방향의 타측 단부에 노출되게 세로로 형성된다. 예를 들어, 스크린 프린팅 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트를 인쇄하여 제 1 및 제 2 연결 패턴(51, 52)을 형성한다. 저항체 패턴(53)은 시트(40)의 중앙부에 가로방향으로 형성되되 일단이 제 1 연결 패턴(51)에 접속되고 타단은 제 2 연결 패턴(52)에 접속되게 형성된다. 예를 들어, RuO2 등과 같은 저항성 페이스트를 인쇄하여 저항체 패턴(53)을 형성한다. 여기서, 저항체 패턴(53)은 모든 시트의 적층이 완료되고 절단 및 소성이 이루어진 후에 소체의 최상부에 형성되는 것으로 하여도 무방하다. 시트(44)에 십자 형상의 전극 패 턴(54)을 형성한다. 전극 패턴(54)은 시트(44)의 폭방향의 일측 단부로 노출된 접지 갭 전극부(54a)와 시트(44)의 폭방향의 타측 단부로 노출된 접지 갭 전극부(54b)와 시트(44)의 길이방향의 일측 단부로 노출된 내부 전극부(54c) 및 시트(44)의 길이방향의 타측 단부로 노출된 내부 전극부(54d)를 포함한다. 전극 패턴(54)을 접지 전극 패턴이라고 하여도 된다. 시트(46)에 상호 이격된 영어 알파벳 티(T)자 형상의 전극 패턴(55, 56)을 형성한다. 전극 패턴(55)은 시트(46)의 폭방향의 일측 단부로 노출된 갭 전극부(55a)와 시트(46)의 길이방향의 일측 단부로 노출된 내부 전극부(55b) 및 시트(46)의 길이방향의 타측 단부로 노출된 내부 전극부(55c)를 포함한다. 전극 패턴(56)은 시트(46)의 폭방향의 타측 단부로 노출된 갭 전극부(56a)와 시트(46)의 길이방향의 일측 단부로 노출된 내부 전극부(56b) 및 시트(46)의 길이방향의 타측 단부로 노출된 내부 전극부(56c)를 포함한다. 여기서, 접지 갭 전극부(54a)와 갭 전극부(55a)는 시트(44, 46)을 적층시키게 되면 서로 중첩되도록 위치하고, 접지 갭 전극부(54b)와 갭 전극부(56a)는 시트(44, 46)을 적층시키게 되면 서로 중첩되도록 위치한다. 제 2실시예에서는 도 5의 (a)에서와 같이 2개의 갭 전극부와 2개의 접지 갭 전극부를 도시하였으나, 상호 중첩하는 1개의 갭 전극부와 1개의 접지 갭 전극부만으로 하여도 무방하다. 상호 중첩하는 1개의 갭 전극부와 1개의 접지 갭 전극부만으로 할 경우에는 예컨대, 전극 패턴(54)을 영어 알파벳 티(T)자 형상으로 하여 접지 갭 전극부(54b)가 없게 하고 전극 패턴(56)을 없게 하여 터치키와 연결되는 외부 단자와 접속되는 전극 패턴의 갭 전극부와 그에 중첩되는 전극 패턴의 접지 갭 전극부만을 도시하는 것이 바람직하다. 이는 ESD와 같은 과전압 성분이 주로 터치키를 통해 입력되므로 집적회로부(7)측으로 인가되기 전에 감쇄시키기 위함이다. 그리고, 예를 들어 전극 패턴(54)을 2개의 영어 알파벳 티(T)자 형상으로 하고 그 2개의 티자 형상의 전극 패턴중 하나(즉, 전극 패턴(56)의 갭 전극부(56a)와 중첩되는 접지 갭 전극부를 갖는 전극 패턴)와 전극 패턴(56)을 시트(44, 46)와는 별개의 다른 시트에 형성시켜도 무방하다. 도 5의 (a)와 같이 한 것은 필요한 시트의 수를 줄임으로써 소체의 두께를 줄이기 위함이다.
패턴 형성이 완료된 이후에는, 시트(48)를 최하층으로 하여 그 위에 시트(46)를 적층하고 나서 그 위에 시트(44)를 적층한다. 시트(44)의 위에 시트(42)를 적층하고 나서 그 위에 시트(40)를 적층한다.
시트(40, 42, 44, 46, 48)의 적층이 완료되면 적층물이 된다. 적층시 대략 500~2000psi의 압력을 사용한다. 적층 이후에 적층물을 압착한다. 압착시 대략 500~3000psi의 압력을 사용한다. 압착된 적층물을 적절한 크기로 절단한다. 적층물을 주기적으로 절단하는 경우에는 적층물이 복수개의 단일 칩으로 절단된다. 즉, 도 5의 (b)와 같은 단일 칩 형태의 적층물이 복수개 생성된다.
이후, 단일 칩 형태의 복수개의 적층물에 대해 탈지 및 소성 공정을 실시한다. 대략 300℃에서 탈지 공정을 수행한 후에 대략 800~900℃에서 소성한다. 소성이 완료되면 갭 전극부(55a)와 접지 갭 전극부(54a) 간의 갭, 갭 전극부(56a)와 접지 갭 전극부(54b) 간의 갭이 원하는 수치(대략 10㎛)로 된다. 소성을 거친 적층물을 소체라고 표현한다.
그리고 나서, 도 5의 (c)에서와 같이 소체의 측면의 갭 방전이 일어나는 부 위(즉, 갭 전극부(55a)와 접지 갭 전극부(54a) 간의 갭, 갭 전극부(56a)와 접지 갭 전극부(54b) 간의 갭)를 덮도록 방전매체(67)를 인쇄한다. 방전매체(67)에 대한 보다 상세한 설명은 앞서 설명한 제 1실시예에서와 동일하다.
인쇄된 방전매체(67)를 열처리하여 소체에 단단히 결합시킨다. 즉, 방전매체(67)를 경화시킨다. 그리고, 통상적인 터미네이션 시스템을 이용하여 도 5의 (c)처럼 소체의 외측면에 외부 단자(61, 62, 63, 64, 65, 66)를 형성시킨다. 외부 단자(61)는 제 1 연결 패턴(51) 및 내부 전극부(55c)에 접속되고, 외부 단자(62)는 내부 전극부(54d)에 접속되고, 외부 단자(63)는 내부 전극부(56c) 및 제 2 연결 패턴(52)에 접속된다. 외부 단자(64)는 제 1 연결 패턴(51)과 내부 전극부(55b)에 접속되고, 외부 단자(65)는 내부 전극부(54c)에 접속되고, 외부 단자(66)는 제 2 연결 패턴(52)과 내부 전극부(56b)에 접속된다. 여기서, 외부 단자(61, 64; 63, 66)는 입출력 단자이다. 예를 들어, 외부 단자(61, 64)를 입력 단자라 하고 외부 단자(63, 66)를 출력 단자라고 할 수 있다. 외부 단자(62, 65)는 접지 단자로 사용된다. 외부 단자(61 ~ 66)를 소체에 결합시키기 위해 소정 온도에서 소부한다. 상술한 제 2실시예에서는 방전매체(67)를 인쇄한 후에 외부 단자(61 ~ 66)를 형성하는 것으로 하였다. 이는 방전매체 경화온도를 외부 단자 소부온도에 비해 높은 것으로 하였을 경우에 해당된다. 만약, 외부 단자 소부온도를 방전매체 경화온도에 비해 높은 것으로 하였을 경우에는 외부 단자를 먼저 형성하는 것이 좋다. 예를 들어, 방전매체를 인쇄한 후에 외부 단자를 소부하였는데, 외부 단자 소부 온도가 방전매체 경화온도보다 높을 경우에는 경화되어 있던 방전매체의 물성이 변화하기 때문이 다.
마지막으로, 도 5의 (d)에서와 같이, 적층된 시트의 최상부에 패턴 보호를 위한 보호시트(68) 또는 그와 동일 내지 유사한 기능을 수행할 수 있는 절연 시트 등을 추가로 적층시킨 후에 열처리한다. 물론, 그 보호시트(68)는 시트의 적층 공정에서 함께 적층되어도 된다. 다르게는, 저항체 패턴(53)을 시트 적층 이후에 형성시킬 경우 보호시트(68)는 소체의 최상부에 저항체 패턴(53)을 형성시키고 나서 외부 단자(61 ~ 66)를 형성시키기 전에 적층되는 것으로 하여도 된다.
이와 같이 하면 제 2실시예의 복합소자가 완성된다.
상술한 제 2실시예에서, 상하로 중첩된 갭 전극부(55a)와 접지 갭 전극부(54a) 간의 갭, 갭 전극부(56a)와 접지 갭 전극부(54b) 간의 갭에서 갭 방전이 이루어진다. 일반적으로, 상하로 중첩되어 있는 갭 전극부와 접지 갭 전극부 사이에 겹치는 면적이 클수록 겹치는 면적에서의 캐패시턴스는 증가한다. 이러한 겹치는 면적에서의 캐패시턴스는 원하지 않는 성분이므로 가급적 겹치는 면적을 작게 하는 것이 바람직하다. 즉, 상하로 중첩되는 갭 전극부와 접지 갭 전극부 간의 중첩 영역이 최소화되게 되면 로우(low) 캐패시턴스의 구현이 가능하여 터치키 회로 등과 같은 고속 데이터 라인에 적용시켰을 경우 신호의 지연 및 왜곡 등을 없애주게 된다. 도 5에서, 상하로 중첩되어 있는 갭 전극부와 접지 갭 전극부는 어느 정도 중첩되는 면적이 있으므로 적어도 시트(44, 46)는 저유전율(예컨대, 10 또는 그 이하의 유전율)의 유전체 재료로 제작하는 것이 바람직하다.
한편, 상술한 제 2실시예에서는 상하로 중첩된 갭 전극부(55a)와 접지 갭 전극부(54a) 간의 갭, 갭 전극부(56a)와 접지 갭 전극부(54b) 간의 갭이 그 사이에 개재된 시트의 두께에 의해 조절가능하므로, 중첩된 갭 전극부와 접지 갭 전극부간의 갭을 보다 쉽고 정확하게 조절할 수 있게 된다.
이와 같이 완성된 제 2 실시예의 복합소자를 터치키 회로에 설치할 경우, 외부 단자(61, 64)는 터치키측에 연결되고 외부 단자(63, 66)는 집적회로부(7)의 내부 단자측에 연결된다. 외부 단자(62, 65)는 접지된다. 그에 따라, 예를 들어 터치키를 통해 유입되는 ESD는 로우 캐패시턴스를 구현한 서프레서층(즉, 갭 전극부와 접지 갭 전극부가 형성된 부위)에서의 갭 방전에 의해 차단된다.
(제 3실시예)
도 6 및 도 7은 본 발명의 제 3실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다. 제 3실시예는 상술한 제 2실시예와 대부분의 구성요소가 동일하다. 다만 차이나는 점은 제 2실시예의 더미시트인 시트(48) 대신에 저면에 제 1 및 제 2 전극 패드(57, 58)가 형성된 시트(47)를 사용하였음이 차이난다. 따라서, 당업자라면 상술한 제 2실시예의 설명을 참조하면 제 3실시예의 복합소자의 구성 및 제조공정을 충분히 이해할 수 있으리라 판단된다.
여기서는, 세로방향으로 길게 형성되고 상호 이격된 제 1 및 제 2 전극 패 드(57, 58)를 둠으로 인한 효과를 설명한다.
제 2실시예의 복합소자의 각 외부 단자(즉, 저면에 보이는 각각의 외부 단자)의 폭은 대략 0.2mm정도로 매우 좁다. 그러한 제 2실시예의 복합소자에 대한 SMT시 솔더를 붙이는 부분은 6군데(즉, 복합소자의 저면에 위치한 6개의 외부 단자)가 된다. 이 경우 각각의 위치의 솔더량이 정량이면 부착강도에 아무런 문제가 없겠으나, 혹 적은 량의 솔더가 투입되어 SMT되면 부착강도가 떨어지게 되는 문제가 발생한다.
그러나, 제 3실시예의 복합소자는 저면에 전극 패드(57, 58)를 길게 형성시킴으로써 솔더가 붙을 수 있는 영역을 제 2실시예에 비해 넓게 하였다. 그에 따라, 제 3실시예의 복합소자를 SMT할 때 저면에 솔더가 붙을 수 있는 부분이 많아서 부착강도를 향상시킴으로 상술한 제 2실시예에서의 부착강도 저하를 해소시킨다.
물론, 필요하다면 제 3실시예의 제 1 및 제 2 전극 패드(57, 58)가 형성된 시트(47)를 상술한 제 1실시예에도 적용가능하다.
(제 4실시예)
도 8은 본 발명의 제 4실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다. 제 4실시예는 상술한 제 1 내지 제 3실시예와 외관상 비교하여 보면 소체의 상면에 갭 전극이 형성되었다라는 점에서 크게 차이난다.
먼저, 제 4실시예의 복합소자용 시트를 제조한다. 시트 제조에 관련된 보다 상세한 설명은 하지 않더라도 당업자라면 충분히 이해할 수 있다.
도 8의 (a)에서와 같이 제조된 시트(70)에 필요한 패턴들을 형성한다. 도 8의 (a)에서, 시트(70, 72)는 단위소자를 형성하는 경우의 크기 정도만을 도시한 것이다. 시트(72)는 다수의 더미 시트를 통칭한 것이다. 실제로 현재 상태의 각 시트(70, 72)는 추후의 절단 공정을 수행하기 전까지 복수개의 단위소자 크기를 합친 것과 같은 사이즈를 갖는다. 시트(70)에 상호 이격된 제 1 및 제 2 전극 패턴(71, 73)과 접지 전극 패턴(74), 및 양단이 제 1 및 제 2 전극 패턴(71, 73)에 접속된 저항체 패턴(75)을 형성한다. 즉, 접지 전극 패턴(74)은 일단이 시트(70)의 길이 방향의 일측 단부에 노출되고 타단은 시트(70)의 길이 방향의 타측 단부측으로 소정 길이 형성된다. 제 1 전극 패턴(71)은 접지 전극 패턴(74)과 소정의 갭을 형성하도록 대향된 갭 전극부(71a), 및 시트(70)의 길이 방향의 양측 단부측으로 노출된 내부 전극부(71b, 71c)를 포함한다. 제 2 전극 패턴(73)은 시트(70)에 형성되되 접지 전극 패턴(74)을 중심으로 제 1 전극 패턴(71)이 형성된 부위와 반대되는 부위에 형성된다. 제 2 전극 패턴(73)은 접지 전극 패턴(74)과 소정의 갭을 형성하도록 대향된 갭 전극부(73a), 및 시트(70)의 길이 방향의 양측 단부측으로 노출된 내부 전극부(73b, 73c)를 포함한다. 예를 들어, 스크린 프린팅 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트를 인쇄하여 제 1 및 제 2 전극 패턴(71, 73) 및 접지 전극 패턴(74)을 형성한다. 접지 전극 패턴(74)에서 갭 전극부(71a, 73a)와 대향하고 있는 부위가 접지 갭 전극부가 된다. 접지 전극 패턴(74)에서의 접지 갭 전극부에 대한 참조부호는 별도로 표시하지 않았다. 저항체 패턴(75)은 시트(70)에 가로방향으로 형성되되 일단이 제 1 전극 패턴(71)에 접속되고 타단은 제 2 전극 패 턴(73)에 접속되게 형성된다. 예를 들어, RuO2 등과 같은 저항성 페이스트를 인쇄하여 저항체 패턴(75)을 형성한다. 여기서, 저항체 패턴(75)은 시트의 적층이 완료되고 절단 및 소성이 이루어진 후에 소체의 최상부에 형성되는 것으로 하여도 무방하다. 도 8에서는 접지 전극 패턴(74)에 대해 두개의 갭 전극부가 이격되게 형성되어 있는데, 적어도 어느 한 갭 전극부만 있는 것으로 하여도 된다. 하나의 갭 전극부만 있는 것으로 할 경우에는 터치키와 연결되는 외부 단자와 접속되는 전극 패턴(예컨대, 71)의 갭 전극부(예컨대, 71a)만을 도시하는 것이 바람직하다. 이는 ESD와 같은 과전압 성분이 주로 터치키를 통해 입력되므로 집적회로부(7)측으로 인가되기 전에 감쇄시키기 위함이다.
패턴 형성이 완료된 이후에는, 시트(72)를 최하층으로 하여 그 위에 시트(70)를 적층한다.
시트(70, 72)의 적층이 완료되면 적층물이 된다. 적층시 대략 500~2000psi의 압력을 사용한다. 적층 이후에 적층물을 압착한다. 압착시 대략 500~3000psi의 압력을 사용한다. 압착된 적층물을 적절한 크기로 절단한다. 적층물을 주기적으로 절단하는 경우에는 적층물이 복수개의 단일 칩으로 절단된다. 즉, 도 8의 (b)와 같은 단일 칩 형태의 적층물이 복수개 생성된다.
이후, 단일 칩 형태의 복수개의 적층물에 대해 탈지 및 소성 공정을 실시한다. 대략 300℃에서 탈지 공정을 수행한 후에 대략 800~900℃에서 소성한다. 소성이 완료되면 갭 전극부(71a)와 그에 대향된 접지 갭 전극부 간의 갭, 갭 전극 부(73a)와 그에 대향된 접지 갭 전극부 간의 갭이 원하는 수치(대략 10㎛)로 된다. 소성을 거친 적층물을 소체라고 표현한다.
그리고 나서, 도 8의 (c)에서와 같이 갭 방전이 일어나는 부위(즉, 갭 전극부(71a)와 그에 대향된 접지 갭 전극부 간의 갭, 갭 전극부(73a)와 그에 대향된 접지 갭 전극부 간의 갭)를 덮도록 방전매체(85)를 인쇄한다. 방전매체(85)에 대한 보다 상세한 설명은 상술한 제 1실시예의 방전매체에 대한 설명으로 대체한다.
인쇄된 방전매체(85)를 열처리하여 소체에 단단히 결합시킨다. 즉, 방전매체(85)를 경화시킨다. 그리고, 통상적인 터미네이션 시스템을 이용하여 도 8의 (c)처럼 소체의 외측면에 외부 단자(81, 82, 83, 84)를 형성시킨다. 외부 단자(81)는 제 1 전극 패턴(71)의 노출부위(즉, 내부 전극부(71b, 71c))에 접속되면서 소체의 일측 단면을 감싼다. 외부 단자(82)는 제 2 전극 패턴(73)의 노출부위(즉, 내부 전극부(73b, 73c))에 접속되면서 소체의 타측 단면을 감싼다. 외부 단자(83)는 접지 전극 패턴(74)에 접속되고, 외부 단자(84)는 외부 단자(83)가 형성된 측면과 반대되는 측면에 형성되되 제 1 및 제 2 전극 패턴(71, 73)과 접지 전극 패턴(74) 및 저항체 패턴(75)에 접속되지 않는다. 여기서, 외부 단자(81, 82)는 입출력 단자이다. 예를 들어, 외부 단자(81)를 입력 단자라 하고 외부 단자(82)를 출력 단자라고 할 수 있다. 외부 단자(83, 84)는 접지 단자로 사용된다.
외부 단자(81 ~ 84)를 소체에 결합시키기 위해 소정 온도에서 소부한다. 상술한 제 4실시예에서는 방전매체(85)를 인쇄한 후에 외부 단자(81 ~ 84)를 형성하는 것으로 하였다. 이는 방전매체 경화온도를 외부 단자 소부온도에 비해 높은 것 으로 하였을 경우에 해당된다. 만약, 외부 단자 소부온도를 방전매체 경화온도에 비해 높은 것으로 하였을 경우에는 외부 단자를 먼저 형성하는 것이 좋다. 예를 들어, 방전매체를 인쇄한 후에 외부 단자를 소부하였는데, 외부 단자 소부 온도가 방전매체 경화온도보다 높을 경우에는 경화되어 있던 방전매체의 물성이 변화하기 때문이다.
마지막으로, 도 8의 (d)에서와 같이, 적층된 시트의 최상부에 패턴 보호를 위한 보호시트(86) 또는 그와 동일 내지 유사한 기능을 수행할 수 있는 절연 시트 등을 추가로 적층시킨 후에 열처리한다. 물론, 그 보호시트(86)는 시트의 적층 공정에서 함께 적층되어도 된다. 다르게는, 저항체 패턴(75)을 시트 적층 이후에 형성시킬 경우 보호시트(86)는 소체의 최상부에 저항체 패턴(75)을 형성시키고 나서 외부 단자(81 ~ 84)를 형성시키기 전에 적층되는 것으로 하여도 된다.
이와 같이 하면 제 4실시예의 복합소자가 완성된다.
이와 같이 완성된 제 4 실시예의 복합소자를 터치키 회로에 설치할 경우, 외부 단자(81)는 터치키측에 연결되고 외부 단자(82)는 집적회로부(7)의 내부 단자측에 연결된다. 외부 단자(83, 84)는 접지된다. 그에 따라, 예를 들어 터치키를 통해 유입되는 ESD는 로우 캐패시턴스를 구현한 서프레서층(즉, 갭 전극부와 접지 갭 전극부가 형성된 부위)에서의 갭 방전에 의해 차단된다.
상술한 제 4실시예의 복합소자는 갭 간격을 줄이는 것이 다소 어렵지만, 방 전매체(85)가 소체의 상면에 위치하고 보호시트 등으로 보호받고 있으므로 제 1 내지 제 3실시예의 복합소자에 비해 물리적 충격에 강하다.
그리고, 3단자 구조이어서 회로배치가 제 1 내지 제 3실시예의 복합소자에 비해 비교적 쉬운 편이다.
(제 5실시예)
도 9는 본 발명의 제 5실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다. 제 5실시예는 상술한 제 1 내지 제 4실시예와 비교하여 보면 소체의 내부에 갭 전극이 형성되었다라는 점에서 크게 차이난다.
먼저, 제 5실시예의 복합소자용 시트를 제조한다. 시트 제조에 관련된 보다 상세한 설명은 하지 않더라도 당업자라면 충분히 이해할 수 있다.
도 9의 (a)에서와 같이 제조된 시트(100, 120, 130, 140, 150)에 필요한 패턴들을 형성한다. 도 9의 (a)에서, 시트(100, 110, 120, 130, 140, 150, 160)는 단위소자를 형성하는 경우의 크기 정도만을 도시한 것이다. 실제로 현재 상태의 각 시트(100, 110, 120, 130, 140, 150, 160)는 추후의 절단 공정을 수행하기 전까지 복수개의 단위소자 크기를 합친 것과 같은 사이즈를 갖는다. 시트(100)에 상호 이격된 제 1 및 제 2 연결 패턴(101, 102), 및 양단이 제 1 및 제 2 연결 패턴(101, 102)에 접속된 저항체 패턴(103)을 형성한다. 즉, 제 1 연결 패턴(101)은 일단이 시트(100)의 길이방향의 일측 단부에 노출되고 타단은 길이방향의 타측 단부에 노출된다. 제 2 연결 패턴(102)은 일단이 시트(100)의 길이방향의 일측 단부에 노출 되고 타단은 길이방향의 타측 단부에 노출된다. 예를 들어, 스크린 프린팅 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트를 인쇄하여 제 1 및 제 2 연결 패턴(101, 102)을 형성한다. 저항체 패턴(103)은 시트(100)의 중앙부에 가로방향으로 형성되되 일단이 제 1 연결 패턴(101)에 접속되고 타단은 제 2 연결 패턴(102)에 접속되게 형성된다. 예를 들어, RuO2 등과 같은 저항성 페이스트를 인쇄하여 저항체 패턴(103)을 형성한다. 여기서, 저항체 패턴(103)은 모든 시트의 적층이 완료되고 절단 및 소성이 이루어진 후에 소체의 최상부에 형성되는 것으로 하여도 무방하다.
시트(120)의 중앙부에는 예컨대 원통형의 제 1 방전공간부를 천공시키고, 시트(140)의 중앙부에는 예컨대 원통형의 제 2 방전공간부를 천공시킨다. 시트(130)에는 해당 시트(130)의 길이방향의 양측 단부를 세로로 가로지르는 형태의 전극 패턴(131)을 중앙부에 형성시킨다. 시트(150)에는 해당 시트(150)의 길이방향의 양측 단부를 세로로 가로지르는 형태의 전극 패턴(151)을 중앙부에 형성시킨다.
이후, 시트(160)를 최하층으로 하여 그 위에 시트(150)를 적층하고 나서 그 위에 시트(140)를 적층한다. 이어, 시트(140)의 제 2 방전공간부내에 방전매체(142)를 충전시킨 후 전극 패턴(141)을 해당 시트(140)에 형성한다. 전극 패턴(141)은 일단이 해당 시트(140)의 폭방향의 일측 단부로 노출되고 타단은 제 2 방전공간부의 상부를 덮는다. 제 2 방전공간부의 상부를 덮는 전극 패턴(141)의 타단을 갭 전극부라고 할 수 있다. 그리고, 그 위에 시트(130)를 적층하고 나서 그 위에 시트(120)를 적층한다. 이어, 시트(120)의 제 1 방전공간부내에 방전매 체(122)를 충전시킨 후 전극 패턴(121)을 해당 시트(120)에 형성한다. 전극 패턴(121)은 일단이 해당 시트(120)의 폭방향의 일측 단부로 노출되고 타단은 제 1 방전공간부의 상부를 덮는다. 제 1 방전공간부의 상부를 덮는 전극 패턴(121)의 타단을 갭 전극부라고 할 수 있다. 전극 패턴(121, 141)은 도전성의 패턴이다. 그리고 나서, 그 시트(120)의 위에 시트(110)를 적층한 후에 그 위에 시트(100)를 적층한다. 전극 패턴(131, 151)을 접지 전극 패턴이라고 하여도 된다. 여기서, 전극 패턴(121)의 타단과 전극 패턴(131)의 중앙부는 시트(120, 130)을 적층시키게 되면 제 1 방전공간부의 방전매체(122)를 사이에 두고 서로 중첩되게 위치하고, 전극 패턴(141)의 타단과 전극 패턴(151)의 중앙부는 시트(140, 150)을 적층시키게 되면 제 2 방전공간부의 방전매체(142)를 사이에 두고 서로 중첩되게 위치한다. 도 9의 (a)에서는 시트(140, 150)를 제외시켜도 무방하다. 이는 전극 패턴(121)이 터치키측과 연결되는 외부 단자에 연결되는 것으로 가정한다면 ESD와 같은 과전압 성분이 주로 터치키를 통해 입력되므로 집적회로부(7)측으로 인가되기 전에 ESD를 충분히 감쇄시킬 수 있기 때문이다.
이와 같이 시트(100, 110, 120, 130, 140, 150, 160)의 적층이 완료되면 적층물이 된다. 적층시 대략 500~2000psi의 압력을 사용한다. 적층 이후에 적층물을 압착한다. 압착시 대략 500~3000psi의 압력을 사용한다. 압착된 적층물을 적절한 크기로 절단한다. 적층물을 주기적으로 절단하는 경우에는 적층물이 복수개의 단일 칩으로 절단된다. 즉, 도 9의 (b)와 같은 단일 칩 형태의 적층물이 복수개 생성된다.
이후, 단일 칩 형태의 복수개의 적층물에 대해 탈지 및 소성 공정을 실시한다. 대략 300℃에서 탈지 공정을 수행한 후에 대략 800~900℃에서 소성한다. 소성이 완료되면 소체 내부의 방전매체(122)를 사이에 두고 상하로 중첩된 전극 패턴(121)과 전극 패턴(131) 간의 갭, 소체 내부의 방전매체(142)를 사이에 두고 상하로 중첩된 전극 패턴(141)과 전극 패턴(151) 간의 갭이 대략 10㎛ 정도로 된다. 소성을 거친 적층물을 소체라고 표현한다.
그리고 나서, 도 9의 (c)에서와 같이 통상적인 터미네이션 시스템을 이용하여 소체의 외측면에 외부 단자(171, 172, 173, 174)를 형성시킨다. 외부 단자(171)는 제 1 연결 패턴(101) 및 전극 패턴(121)에 접속되고, 외부 단자(172)는 제 2 연결 패턴(102) 및 전극 패턴(141)에 접속된다. 외부 단자(173, 174)는 전극 패턴(131, 151)에 접속된다. 여기서, 외부 단자(171, 172)는 입출력 단자이다. 예를 들어, 외부 단자(171)를 입력 단자라 하고 외부 단자(172)를 출력 단자라고 할 수 있다. 외부 단자(173, 174)는 접지 단자로 사용된다.
외부 단자(171 ~ 174)를 소체에 결합시키기 위해 소정 온도에서 소부한다.
마지막으로, 도 9의 (d)에서와 같이, 적층된 시트의 최상부에 패턴 보호를 위한 보호시트(175) 또는 그와 동일 내지 유사한 기능을 수행할 수 있는 절연 시트 등을 추가로 적층시킨 후에 열처리한다. 물론, 그 보호시트(175)는 시트의 적층 공정에서 함께 적층되어도 된다. 다르게는, 저항체 패턴(103)을 시트 적층 이후에 형성시킬 경우 보호시트(175)는 소체의 최상부에 저항체 패턴(103)을 형성시키고 나서 외부 단자(171 ~ 174)를 형성시키기 전에 적층되는 것으로 하여도 된다.
이와 같이 하면 제 5실시예의 복합소자가 완성된다.
이와 같이 완성된 제 5 실시예의 복합소자를 터치키 회로에 설치할 경우, 외부 단자(171)는 터치키측에 연결되고 외부 단자(172)는 집적회로부(7)의 내부 단자측에 연결된다. 외부 단자(173, 174)는 접지된다. 그에 따라, 예를 들어 터치키를 통해 유입되는 ESD는 로우 캐패시턴스를 구현한 서프레서층(즉, 소체 내부의 방전매체를 사이에 두고 소체의 내부에서 상하로 중첩된 전극 패턴이 형성된 부위)에서의 갭 방전에 의해 차단된다.
상술한 제 5실시예에서, 소체 내부의 방전매체를 사이에 두고 소체의 내부에서 상하로 중첩된 전극 패턴 간의 갭에서 갭 방전이 이루어진다. 제 5실시예는 상하로 중첩된 전극 패턴간의 면 대향이므로 앞서 설명한 제 1 내지 제 4실시예의 경우에 비해 중첩된 갭 전극부와 접지 갭 전극부 사이의 캐패시턴스가 다소 증가하지만, 방전매체가 소체의 내부로 내장되어 물리적 충격 등에 강하다는 이점이 있다.
또한, 3단자 구조이어서 회로 배치가 용이하다는 이점이 있다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.
도 1은 종래 터치키가 설치된 디지털 TV를 예시한 도면이다.
도 2는 종래의 디지털 TV에 채용된 터치 패드부와 집적회로부간의 연결을 개략적으로 나타낸 도면이다.
도 3은 본 발명에 따른 정전기 보호회로를 갖춘 터치키 회로의 회로도이다.
도 4는 본 발명의 제 1실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다.
도 5는 본 발명의 제 2실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 제 3실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다.
도 8은 본 발명의 제 4실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다.
도 9는 본 발명의 제 5실시예에 따른 복합소자의 구성 및 제조공정을 설명하기 위한 도면이다.

Claims (19)

  1. 터치키를 갖는 터치 패드부, 및 상기 터치키에 연결된 내부 단자를 갖고 상기 터치키의 조작여부를 센싱하는 집적회로부를 포함하는 터치키 회로에 있어서,
    상기 터치키와 그에 연결되는 상기 집적회로부의 내부 단자 사이에 설치된 저항; 및
    상기 저항의 양단 중에서 적어도 상기 터치키에 접속된 일단에서 접지된 정전기 보호소자를 포함하되,
    상기 저항은 50 ~ 200Ω의 저항값을 갖는 것을 특징으로 하는 터치키 회로.
  2. 청구항 1에 있어서,
    상기 정전기 보호소자는 갭 전극을 갖는 서프레서인 것을 특징으로 하는 터치키 회로.
  3. 삭제
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 저항 및 정전기 보호소자는 일체로 형성된 것을 특징으로 하는 터치키 회로.
  5. 터치키를 갖는 터치 패드부, 및 상기 터치키에 연결된 내부 단자를 갖고 상기 터치키의 조작여부를 센싱하는 집적회로부를 포함하는 터치키 회로에서의 정전기 보호용 복합소자로서,
    복수의 시트가 적층된 소체;
    상기 소체에 형성되고, 상기 터치키에 연결된 제 1 외부 단자;
    상기 소체에 형성되고, 상기 내부 단자에 연결된 제 2 외부 단자;
    상기 소체상에 형성되고, 일단이 제 1 연결 패턴을 통해 상기 제 1 외부 단자에 접속되고 타단은 제 2 연결 패턴을 통해 상기 제 2 외부 단자에 접속된 저항체 패턴;
    상기 소체의 내부에서 시트상에 형성되고, 상기 소체의 외부로 노출된 갭 전극부를 갖추고 상기 제 1 외부 단자에 접속된 제 1 전극 패턴; 및
    상기 소체의 내부에서 시트상에 형성되고, 상기 소체의 외부로 노출된 접지 갭 전극부를 갖춘 제 2 전극 패턴을 포함하고,
    상기 제 1 전극 패턴과 상기 제 2 전극 패턴은 상호 다른 시트에 형성되어 적층된 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  6. 청구항 5에 있어서,
    상기 제 1 전극 패턴의 갭 전극부와 상기 제 2 전극 패턴의 접지 갭 전극부는 중첩되고 그 사이에 개재된 시트의 두께에 의해 갭을 형성한 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  7. 청구항 5에 있어서,
    상기 소체의 내부에서 시트상에 형성되되, 상기 소체의 외부로 노출된 갭 전극부를 갖추고 상기 제 2 외부 단자에 접속된 제 3 전극 패턴; 및
    상기 소체의 내부에서 시트상에 형성되되, 상기 소체의 외부로 노출된 접지 갭 전극부를 갖춘 제 4 전극 패턴을 추가로 포함하고,
    상기 제 3 및 제 4 전극 패턴은 상호 다른 시트에 형성되어 적층되되 상기 제 1 및 제 2 전극 패턴과 이격되게 형성된 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  8. 청구항 7에 있어서,
    상기 제 3 전극 패턴의 갭 전극부와 상기 제 4 전극 패턴의 접지 갭 전극부는 중첩되고 그 사이에 개재된 시트의 두께에 의해 갭을 형성한 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  9. 청구항 7에 있어서,
    상기 제 1 전극 패턴과 상기 제 4 전극 패턴이 동일한 시트에 상호 이격되게 형성되고, 상기 제 2 전극 패턴과 상기 제 3 전극 패턴이 동일한 시트에 상호 이격되게 형성된 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  10. 청구항 5에 있어서,
    상기 제 2 전극 패턴의 접지 갭 전극부는 해당 시트의 폭방향의 양단부로 노출되고,
    상기 소체의 내부에서 시트상에 형성되되 상기 소체의 외부로 노출된 갭 전극부를 갖추고 상기 제 2 외부 단자에 접속된 제 3 전극 패턴을 추가로 포함하는 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  11. 청구항 10에 있어서,
    상기 제 2 전극 패턴의 접지 갭 전극부는 상기 제 1 및 제 3 전극 패턴의 갭 전극부와 각각 중첩되고 그 중첩된 접지 갭 전극부와 갭 전극부 사이에 개재된 시트의 두께에 의해 갭을 형성한 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  12. 청구항 10에 있어서,
    상기 소체의 제 1외측면에 상기 제 1 내지 제 3 외부 단자가 상호 이격되게 형성되고, 상기 제 1외측면에 대향되는 상기 소체의 제 2외측면에 상기 제 1 내지 제 3 외부 단자가 상호 이격되게 형성되되,
    상기 제 3 외부 단자가 해당 외측면의 중앙에 형성된 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  13. 청구항 5 내지 청구항 12중의 어느 한 항에 있어서,
    상기 소체의 저면에 상호 이격되게 형성된 제 1 및 제 2 전극 패드를 추가로 포함하고,
    상기 제 1 전극 패드는 상기 제 1 외부 단자에 접속되고 상기 제 2 전극 패드는 상기 제 2 외부 단자에 접속된 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  14. 청구항 13에 있어서,
    상기 갭 전극부와 상기 접지 갭 전극부는 방전매체로 덮인 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  15. 삭제
  16. 터치키를 갖는 터치 패드부, 및 상기 터치키에 연결된 내부 단자를 갖고 상기 터치키의 조작여부를 센싱하는 집적회로부를 포함하는 터치키 회로에서의 정전기 보호용 복합소자로서,
    복수의 시트가 적층된 소체;
    상기 소체에 형성되고, 상기 터치키에 연결된 제 1 외부 단자;
    상기 소체에 형성되고, 상기 내부 단자에 연결된 제 2 외부 단자;
    상기 소체상에 형성되고, 상기 제 1 외부 단자에 접속되고 갭 전극부를 갖춘 제 1 전극 패턴;
    상기 소체상에 형성되고, 상기 제 2 외부 단자에 접속된 제 2 전극 패턴;
    상기 소체상에 형성되고, 일단이 상기 제 1 외부 단자에 접속되고 타단은 상기 제 2 전극 패턴에 접속된 저항체 패턴; 및
    상기 소체상에서 상기 갭 전극부와 이격되게 형성된 접지 전극 패턴을 포함하되,
    상기 제 2 전극 패턴은 상기 접지 전극 패턴과 갭을 형성하게 이격된 갭 전극부를 추가로 포함하는 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  17. 삭제
  18. 터치키를 갖는 터치 패드부, 및 상기 터치키에 연결된 내부 단자를 갖고 상기 터치키의 조작여부를 센싱하는 집적회로부를 포함하는 터치키 회로에서의 정전기 보호용 복합소자로서,
    상기 터치키에 연결된 제 1 외부 단자;
    상기 내부 단자에 연결된 제 2 외부 단자;
    일단이 제 1 연결 패턴을 통해 상기 제 1 외부 단자에 접속되고 타단은 제 2 연결 패턴을 통해 상기 제 2 외부 단자에 접속된 저항체 패턴을 포함하는 제 1시트;
    중앙에 제 1 방전공간부가 형성되고, 일단이 상기 제 1 외부 단자에 접속되고 타단은 상기 제 1 방전공간부의 상부를 덮도록 형성된 제 1 전극 패턴을 포함하는 제 2시트; 및
    상기 제 1 방전공간부의 하부에 접촉되고 접지되는 제 2 전극 패턴을 포함하는 제 3시트를 포함하고,
    상기 제 1시트와 제 2시트 및 제 3시트는 적층되되,
    중앙에 제 2 방전공간부가 형성되고, 일단이 상기 제 2 외부 단자에 접속되고 타단이 상기 제 2 방전공간부의 상부를 덮도록 형성된 제 3 전극 패턴을 포함하는 제 4시트; 및 상기 제 2 방전공간부의 하부에 접촉되고 접지되는 제 4 전극 패턴을 포함하는 제 5시트를 추가로 포함하는 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
  19. 청구항 16에 있어서,
    상기 갭 전극부와 상기 접지 갭 전극부는 방전매체로 덮인 것을 특징으로 하는 터치키 회로에서의 정전기 보호용 복합소자.
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