CN113272922B

CN113272922B - 压敏电阻集合体

Info

Publication number: CN113272922B
Application number: CN201980088130.6A
Authority: CN
Inventors: 东佳子; 古贺英一; 高岸将之
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2019-01-16
Filing date: 2019-12-02
Publication date: 2023-09-05
Anticipated expiration: 2039-12-02
Also published as: JP7411870B2; US20220020512A1; WO2020149034A1; JPWO2020149034A1; CN113272922A; US11545284B2

Abstract

本发明提供一种能够抑制静电电容，并且实现良好的浪涌耐性的压敏电阻集合体。一种压敏电阻集合体，并联地连接了多个压敏电阻元件(100)，该压敏电阻元件(100)具备：烧结体，对将压敏电阻层和内部电极交替地层叠了的层叠体进行了烧结；以及一对外部电极，在该烧结体的至少两端面以内部电极交替地被连接的状态设置。压敏电阻元件(100)构成为至少包含多个将烧结体的表面积除以烧结体体积所得到的值为1.9mm^‑1以上的第1组压敏电阻元件(100)。

Description

压敏电阻集合体

技术领域

本公开涉及保护半导体元件等不受浪涌、静电的影响的压敏电阻集合体。

背景技术

若对构成电子设备所具有的电路的元件例如半导体集成电路(IC)施加浪涌、静电等异常电压，则有时电子设备会误动作或被破坏。作为保护电子设备不受这样的异常电压的影响的电子部件，可列举压敏电阻。作为与以往的压敏电阻相关的技术，可列举专利文献1以及专利文献2。

在先技术文献

专利文献

专利文献1：日本特开2008-218749号公报

专利文献2：日本特开2006-86274号公报

发明内容

氧化锌压敏电阻是在氧化锌添加铋元素、镨元素等添加物，并使其进行了烧结的陶瓷多晶体。在以保护不受能量大的浪涌的影响为目的的情况下，使元件大型化，扩大内部电极的面积来进行了对应，但是静电电容变得过大，且未得到充分的浪涌耐性。期望在以往的压敏电阻中无法实现且具有在大电流区域中的良好的浪涌耐性的压敏电阻。

为了解决上述问题，本公开的压敏电阻集合体具备了并联地连接的多个压敏电阻元件，并具有以下的结构。即，多个压敏电阻元件各自具备烧结体和一对外部电极。烧结体是使具有多个压敏电阻层和多个内部电极且压敏电阻层和内部电极交替地被层叠的层叠体进行了烧结的烧结体。烧结体具有位于沿着压敏电阻层与内部电极相接的面的方向上的一对端面。一对外部电极分别设置在一对端面上。多个压敏电阻元件包含多个第1组压敏电阻元件。第1组压敏电阻元件在将烧结体的表面积设为S，将烧结体的体积设为V时，S/V≥1.9mm^-1以上。

通过如以上那样构成，能够抑制静电电容，并且实现良好的浪涌耐性。

附图说明

图1是本公开的实施方式中的压敏电阻元件的剖视图。

图2是对图1的压敏电阻元件中的电压非线性电阻体组成物的一部分进行了放大的剖视图。

图3是示出本公开的实施方式中的压敏电阻元件的制造方法的流程图。

图4是得到该实施方式涉及的多个生片的步骤中的装置的剖视图。

图5是示出本公开的实施例1中的压敏电阻元件的表面积与体积之比和抛负载(load dump)浪涌试验中的元件破坏时的波形的顶部的电压的关系的曲线图。

图6是示出本公开的实施例1中的压敏电阻元件的表面积与体积之比和DC施加试验中的元件破坏时的电流的关系的曲线图。

图7是示出本公开的实施例2中的4个L×W×T＝4.5×3.2×2.3mm的压敏电阻元件与4个L×W×T＝3.2×2.5×1.6mm的压敏电阻元件的连结结构的例子的立体图。

图8是示出本公开的实施例3中的构成连结元件的10个1.6×0.8×0.8mm压敏电阻元件的V_1mA的变动系数σ/x与耐电流的关系的曲线图。

图9是示出本公开的实施例3中的构成连结元件的5个4.5×3.2×2.3mm压敏电阻元件的V_lmA的变动系数σ/x与耐电流的关系的曲线图。

具体实施方式

以下说明的实施方式均示出一个具体例。在以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接方式等是一个例子，其主旨并不在于限定本公开涉及的发明。此外，关于以下的实施方式中的构成要素之中未记载于表示最上位概念的独立权利要求的构成要素，作为任意的构成要素而进行说明。另外，以下，通过所有的附图对相同或相当的要素标注相同的附图标记，并省略重复的说明。

(实施例1)

本公开的压敏电阻通过连结了多个元件的结构，使耐性提高。即，通过采用连结结构，即使使静电电容(电极面积)比以往变小，也能够维持耐性。

本公开的压敏电阻的用途是车载用途等针对高能量的浪涌的用途。在高能量浪涌对策中，例如经常使用作为尺寸而示为纵(L)5.7mm、横(W)5.0mm、高度(T)3.0mm(5.7×5.0×3.0mm)的大型的层叠压敏电阻，但是问题在于耐性不充分。例如，在如保护发动机电子控制单元(ECU)不受在电池线的断线时产生的抛负载浪涌的影响这样的用途中，除了保护效果的提高(施加了ISO标准的波形时的限制电压的低压化)以外，还要求直流(DC)电压施加时的耐性。为了提高保护效果，一般的措施为压敏电阻电压(V_1mA，施加1mA时的电压)的下降，但是由于抛负载浪涌施加时的电流增加，对元件的负载增大。此外，在施加了DC电压时，电流量也增加。这样，保护效果提高和抛负载浪涌-DC耐性成为折衷的关系，在兼顾方面存在课题。到此为止，通过使元件大型化，使层叠数、对置的电极的面积增加，降低电流密度来谋求了耐性的提高，但是未得到预期的效果。作为该原因可以认为是，散热性随着元件大型化而下降。因此，作为维持高散热性，并使电极面积增加的方法，使用了连结小型元件的结构。另外，以下，将纵Lmm、横Wmm、高度Tmm的尺寸记为L×W×Tmm尺寸或仅记为L×W×T。

图1是实施方式中的层叠压敏电阻的剖视图。

压敏电阻元件100具有压敏电阻层10a、与压敏电阻层10a抵接的内部电极11(第1电极)、以及与压敏电阻层10a抵接并隔着压敏电阻层10a与内部电极11对置的内部电极12(第2电极)。进而，包含与压敏电阻层10a相同的材料的无效层10b分别与内部电极11以及内部电极12抵接而配置。压敏电阻层10a和无效层10b构成为一体，形成坯体10。内部电极11埋设于坯体10，一端在坯体10的一端面SA露出，在一端面SA与外部电极13电连接。内部电极12与内部电极11对置地埋设于坯体10，一端在坯体10的与一端面SA相反的一侧的另一端面SB露出，在另一端面SB与外部电极14电连接。

另外，本公开的压敏电阻作为一个实施方式以层叠压敏电阻为例进行说明，但是并不限定于此，能够应用于用于保护电子设备不受异常电压的影响的各种压敏电阻。

图2是对图1的压敏电阻元件100中的坯体10的一部分进行了放大的剖视图。坯体10包含作为主成分的多个氧化锌粒子10c和包含铋元素、钴元素、锰元素、锑元素、镍元素以及锗元素的氧化物层10d。多个氧化锌粒子10c具有包含六方晶系的晶体构造。氧化物层10d介于多个氧化锌粒子10c间。

坯体10是电压非线性电阻体组成物，包含多个氧化锌粒子10c和介于多个氧化锌粒子10c间的氧化物层10d。

对压敏电阻的电压非线性进行说明。压敏电阻以某个施加电压值为界，电阻值迅速减少。由此，压敏电阻在电压与电流之间具有非线性的特性。即，优选在施加电压为低电压值的区域中示出更高电阻值，在施加电压为高电压值的区域中示出更低电阻值的压敏电阻。在本公开中，将该非线性设为对电压非线性电阻体组成物施加了1mA的电流时的电压值V_1mA(压敏电阻电压)。

接着，对压敏电阻元件100的制造方法进行说明。

图3是示出压敏电阻元件100中的制造工序的制造流程图。

首先，作为坯体10的初始原料，准备氧化锌粉末、氧化铋粉末、氧化钴粉末、氧化锰粉末、氧化锑粉末、氧化镍粉末以及氧化锗粉末。在此，氧化锌粉末具有扁平形状。

初始原料的配合比为氧化锌粉末为96.54mol％，氧化铋粉末为1.00mol％，氧化钴粉末为1.06mol％，氧化锰粉末为0.30mol％，氧化锑粉末为0.50mol％，氧化镍粉末为0.50mol％以及氧化锗粉末为0.10mol％。准备包含这些粉末和有机粘合剂的浆料。另外，在此，所谓mol％是指摩尔百分率。

接着，对得到多个生片的步骤进行详细说明。

图4是示意性地示出得到多个生片的步骤的装置的剖视图。

将上述的浆料20作为宽度LA从180μm的间隙涂敷在包含聚对苯二甲酸乙二醇酯(PET)的膜21上并使其干燥，由此得到多个生片。

接着，对给定片数的多个生片将包含银和钯的合金粉末的电极膏印刷为给定的形状，将这些多个生片层叠给定数，得到层叠体。

接着，在与多个生片的面方向垂直的方向上以55MPa对该层叠体进行加压。该加压力优选为30MPa以上且100MPa以下的范围。通过以30MPa以上的压力对层叠体进行加压，提高生片的密接性，可得到没有构造缺陷的元件。通过在100MPa以下对层叠体进行加压，能够继续保持层叠体的内部中的电极膏的形状。然后，将得到的层叠体切断为各元件尺寸，制作层叠体芯片。

接着，通过在850℃下对该层叠体芯片进行烧成，得到包含坯体10(电压非线性电阻体组成物)、内部电极11以及内部电极12的烧结体。通过该烧成，能够得到作为初始原料的多个氧化锌粉末成为图2所示的多个氧化锌粒子10c，氧化物层10d介于多个氧化锌粒子10c之间的电压非线性电阻体。

接着，在坯体10的一端面SA和另一端面SB涂敷包含银和钯的合金粉末的电极膏，在800℃下进行热处理，由此形成外部电极13以及外部电极14。另外，外部电极13以及外部电极14也可以通过镀敷法形成。此外，作为外部电极13以及外部电极14，也可以组合对电极膏进行烧成而形成的外部电极和通过镀敷法形成的外部电极。

为了仅研究元件尺寸的影响，使用相同组成的材料，设计坯体10的厚度以使元件的V_1mA成为22V(±2V)，决定烧成条件以使烧成后的材料常数变得相同。

对本公开的压敏电阻集合体进行详细说明。

将通过上述的制造方法得到的压敏电阻元件100作为实施例1，将以往的抛负载浪涌对策用的层叠压敏电阻作为比较例1，评价了各自的耐性。为了进行同等的电流密度下的评价，根据各尺寸的元件的静电电容求出得到与比较例1同等的静电电容的数量以使电极面积成为相等，并对并联地连结的情况下的耐性进行评价，进行了比较。在表1以及表2示出实施例1(元件No.1～6)以及比较例1(元件No.1、2)的元件的尺寸、连结结构。表1是示出在实施例1中的连结元件中使用的压敏电阻元件的规格和连结结构的表。表2是示出在实施例1中的连结元件中使用的压敏电阻元件的连结时的静电电容与抛负载浪涌耐性以及耐电流的关系的表。将对各元件的六个面的表面积进行了加法运算的值设为S、将体积设为V。S、V均不包含外部电极。S/V表示各元件尺寸中的体积与元件表面积之比。关于浪涌耐量，使用以ISO7637-2规定的抛负载浪涌波形，测定限制电压和耐电流，由此进行了评价。此外，对DC电压的耐性也测定了耐电流(热失控开始的电流)。

[表1]

[表2]

图5是S/V和抛负载浪涌耐性的关系。Us是浪涌波形的顶部的电压，使用了各元件破坏时的电压值。抛负载浪涌耐性的评价，在由ISO7637-2确定的条件下，以DC＝14V、Ri＝0.5Ω、td＝0.2秒(sec)、间隔1分(min)进行，在施加10次而未被破坏的情况下，判断为耐久。如表1所示，可知随着元件的小型化，S/V增加。如根据图5也可明确的那样，若S/V增加，则破坏电压变大，耐性提高。在连结了2个以上S/V≥1.9的元件的情况下，即使是静电电容(电极面积)比连结时的比较例1-1以及1-2小的结构，也能够得到抛负载浪涌耐性的提高效果。以下，将S/V≥1.9mm^-1的元件称为第1组压敏电阻元件。另外，元件No.1～4的耐性非常强，即使施加10次Us＝100V，也没被破坏(图5中用空心示出)。在与比较例1同等的电极面积下，能够实现40％以上的耐量提高。这被认为是，由于增加了相对于陶瓷坯体的表面积的比率，变得容易对施加了浪涌时的焦耳热进行散热的效果。这样，通过采用散热性高的结构，大幅提高浪涌耐性。此外，在实际用途中，如果即使施加Us＝87V也不被破坏，则能够实现与8W齐纳二极管同等的耐量。即，可知使并联连接了5个4.5×3.2×2.3mm尺寸的元件得到的压敏电阻集合体的结构的破坏电压为Us＝90V，能够应用于实际用途。此外，确认到通过小型元件连结，在同等的电极面积下提高了28.5％的耐性。也就是说，即使与现行的情况相比，使电极面积减少，也能够得到同等的耐性。这是元件的低静电电容化所带来的效果，是也能够应用于高频电路等的方法。可知通过连结构造，能够达成对于单个元件而言困难的耐性。另外，将使并联连接了n个L×W×Tmm尺寸的元件得到的压敏电阻集合体记为L×M×Tmm尺寸×n个。另外，以下，有时将并联连接简称为连结。

此外，根据本实施例的结果，若考虑能够形成于各元件的电极面积和使施加的异常电压(抛负载浪涌)的能量，则优选连结元件数为5个以上(根据4.5×3.2×2.3mm尺寸的结果)，考虑实用的安装面积，优选为200个以下(根据1.6×0.8×0.8mm尺寸的结果)。

接着，对表1以及表2所记载的DC电压试验中的比较例1和实施例1(连结元件使得成为相当于元件No.1～6、比较例1的电容)的耐电流的结果进行叙述。图6是示出DC电压试验时的元件表面积对耐电流的影响的图。与抛负载浪涌耐性同样地，确认到DC耐性也因S/V增加而得到改善。由DC电压引起的破坏也是由热损伤引起的，可知采用散热性高的结构对耐性提高示出高的效果。例如，相对于比较例1-1(5.7×5.0×3.0mm尺寸×1个)，实施例1-5(4.5×3.2×2.3mm尺寸×5个)的耐电流从0.1A提高至0.72A，实施例1-6(5.7×5.0×1.8mm尺寸×2个)从0.1A提高至0.65A。如以上那样，虽然可通过使连结2个S/V≥1.9mm^-1的元件而得到使抛负载浪涌耐性提高的效果，但是为了进一步降低限制电压，更优选为进行5个以上的连结。即，若将第1组压敏电阻元件的连结数设为n1，则优选为2≤n1，更优选为5≤n1。另外，第1组压敏电阻元件的连结数的上限在考虑了实用的安装面积的情况下为200个。即，第1组压敏电阻元件的优选的连结数n1在考虑了实用的安装面积的情况下为n1≤200。

此外，若使用S/V为2.7mm^-1以上的元件，则抛负载浪涌以及DC耐性均显著提高，可以说是在基于散热性的耐性提高中得到急剧的效果的结构。

(实施例2)

通过使连结多个S/V的值不同的元件，能够使耐性进一步提高。通过该结构，能够使电极面积缩小，可得到连结元件的低静电电容化、小型化的效果。在表3、表4示出实施例1、实施例2以及比较例的试验元件的结构、连结元件的静电电容、电极面积以及DC试验的结果(耐电流和耐电流密度)。表3是示出在实施例1以及实施例2中的连结元件使用的压敏电阻元件的规格、连结时的静电电容、电极面积、耐电流、耐电流密度、以及抛负载浪涌耐性的表。表4是示出在比较例中的连结元件使用的压敏电阻元件的规格、连结时的静电电容、电极面积、耐电流、耐电流密度、以及抛负载浪涌耐性的表。在比较例中，比较例1-1是L×W×T＝5.7×5.0×3.0的单个元件的结果，比较例1-2是连结了两个L×W×T＝5.7×5.0×2.0的元件的结果。相对于此，在实施例1中采用了实施例1-5(连结5个实施例1的编号No.5涉及的元件，L×W×T＝4.5×3.2×2.3的元件)。在实施例2中，作为实施例2-1，采用了连结了4个L×W×T＝4.5×3.2×2.3的元件和4个L×W×T＝3.2×2.5×1.6的元件所得到的元件。作为实施例2-2，采用了对1个L×W×T＝5.7×5.0×2.0的元件连结了8个L×W×T＝3.2×2.5×1.6的元件所得到的元件。作为实施例2-3，采用了连结了3个L×W×T＝4.5×3.2×2.3的元件和4个L×W×T＝3.2×2.5×1.6的元件所得到的元件。对这些实施例的元件和比较例的元件的结果进行记载。

[表3]

[表4]

根据实施例2-1、实施例1-5的结果可知，即使静电电容同等(但是，在比较例1-1的静电电容以下)，即电极面积同等，若将S/V≥1.9mm^-1的小型的元件组装在结构，则耐电流密度也提高大约50％。以下，将S/V＜1.9mm^-1的元件称为第2组压敏电阻元件。此外，根据实施例2-3的结果，知道了即使减少元件数，静电电容减少18％，耐电流密度和抛负载浪涌耐性也比比较例1-1、比较例1-2提高。通过组合尺寸不同的元件，变得能够提高耐性以及减少连结元件数。可以认为这是因为，由于组装了散热性优异的小型的元件，得到了连结元件整体的散热性得以提高的效果。这样，虽然通过与小型的元件的连结，提高大型元件的耐性，但是对于如5.7×5.0×3.0mm尺寸那样大，每一个元件的静电电容为40nF左右的大的元件的连结，若考虑连结时的静电电容，则大型的元件的连结数优选为1个以上且5个以下。即，若将第2组压敏电阻元件的连结数设为n2，则优选为1≤n2≤5。

进而，由于能够实现将元件堆积为阶梯状的形状的安装，所以即使在堆叠构造、使密接的位置处的安装形式中，与组合相同尺寸元件相比，也能够提高散热性，提高耐性。此外，在安装时不仅堆叠元件，也可以如图7那样，使电极形成面在L×W×T＝4.5×3.2×2.3的元件中为L×T面，在L×W×T＝3.2×2.5×1.6的元件中为W×T面，而使连结元件的宽度匹配，并用连结电极15来连结。通过这样，即使形状不同也能够设为1个堆叠构造。另外，不仅是堆叠构造，而且还能够匹配用途，使单个元件分别并联地连结。

(实施例3)

对连结的情况下的各元件的特性的范围进行叙述。关于连结时的元件的特性分布，使用了作为连结的元件的V_1mA的标准偏差σ与V_1mA的平均值x之比的变动系数σ/x。对于1.6×0.8×0.8mm的元件，各10个地进行挑选，使得成为V_1mA的σ/x＝0.006～0.058的范围，对于进行了连结的情况，计算V_1mA的变动系数σ/x，评价了连结时的耐电流。将其结果示于图8。可知σ/x＞0.035时耐电流下降了40％。相对于此，σ/x≤0.035时，耐电流几乎没有变化。此外，图9是连结了5个4.5×3.2×2.3mm的元件时的结果(σ/x＝0.005～0.075)。这里也确认到在σ/x＞0.07时大约30％的耐电流下降。即使在其他尺寸的元件中，由V_1mA的改善带来的耐电流的提高也饱和，得到同样的结果，可知如果使压敏电阻电压的分布为0.035以下，则对耐性没有影响。

产业上的可利用性

本公开的压敏电阻集合体能够抑制静电电容，并且实现良好的浪涌耐性，是有用的。

附图标记说明

100：压敏电阻元件；

10：坯体；

10a：压敏电阻层；

10b：无效层；

11：内部电极；

12：内部电极；

13：外部电极；

14：外部电极；

15：连结电极；

10c：氧化锌粒子；

10d：氧化物层；

20：浆料；

21：膜。

Claims

1.一种压敏电阻集合体，具备并联地连接的多个压敏电阻元件，

所述多个压敏电阻元件各自具备烧结体和一对外部电极，

所述烧结体是使具有多个压敏电阻层和多个内部电极且所述压敏电阻层和所述内部电极被交替地层叠的层叠体进行了烧结的烧结体，

所述烧结体具有位于沿着所述压敏电阻层与所述内部电极相接的面的方向上的一对端面，

所述一对外部电极分别设置在所述一对端面上，

所述多个压敏电阻元件包含多个第1组压敏电阻元件，

所述第1组压敏电阻元件在将所述烧结体的表面积设为S，将所述烧结体的体积设为V时，S/V≥1.9mm-1，

在将所述第1组压敏电阻元件的个数设为n1时，2≤n1≤200，

多个压敏电阻元件还包含第2组压敏电阻元件，

所述第2组压敏电阻元件在将所述烧结体的表面积设为S，将所述烧结体的体积设为V时，S/V＜1.9mm-1，在将所述第2组压敏电阻元件的个数设为n2时，1≤n2≤5。

2.根据权利要求1所述的压敏电阻集合体，其中，

所述n1为5≤n1≤200。

3.根据权利要求1所述的压敏电阻集合体，其中，

对所述多个第1组压敏电阻元件的各元件之中作为相同大小的多个所述第1组压敏电阻元件，施加1mA时的电压的变动系数为0.035以下。