KR101934580B1 - 평판형 소자 - Google Patents

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Abstract

유전체 세라믹, 상기 유전체 세라믹의 상부면과 하부면에 각각 형성되는 전극패턴을 구비하며, 상기 전극패턴의 가장자리는 상기 유전체 세라믹의 가장자리로부터 안쪽으로 들어와 형성되어 풀백 마진(pull back margin)을 가지고, 상기 유전체 세라믹과 상기 각 전극패턴을 상하 관통하는 비어 홀을 구비하는 평판형 소자가 개시된다.

Description

평판형 소자{Flat-typed device}
본 발명은 평판형 소자에 관한 것으로, 특히 정전기 방전에 대해 높은 내성을 가지는 표면 실장이 가능한 소자에 관련한다.
평판형 소자는 한 쌍의 전극과 전극 사이에 개재되는 기능성 물질로 구성된다. 기능성 물질로서, 전기 절연의 특징을 가지는 절연체, 전기 축적이 가능한 유전체, 전압 및 전류 또는 온도에 의해 저항이 변화되는 반도체 등이 있을 수 있다.
한 예로서, 기능성 물질로 유전체가 사용되는 경우, 평판형 소자는 커패시터(Capacitor)로 사용 가능하며, 이러한 형태의 대표적인 소자로서 MOS 커패시터 (Metal Oxide Silicon Capacitor, 이하 MOS CAP)와 단판형 세라믹 커패시터 (Single Layer Ceramic Capacitor, 이하 SLC) 등이 있다.
일반적으로 커패시터에 사용되는 유전체는 기본적으로 절연 특성을 구비하며, 응용하고자 하는 회로에 직렬 또는 병렬 연결되어 AC/DC 전압 차단, 전원 노이즈 제거 또는 주파수 필터 등 다양한 목적으로 사용된다. 특히, 상기와 같은 MOS CAP이나 SLC 등은 상부면과 하부면에 각각 전극이 평면으로 구성되어 있어, 일반적인 MLCC 또는 리드 부착형 커패시터와는 다른 전극 구조를 가진다. 따라서, 회로에 적용하고자 하는 경우에는 상부 또는 하부 전극에 전기적으로 접촉되는 연장된 전도체 등이 추가로 요구되기도 한다.
예를 들어, 반도체 집적 회로 내에서 평판형 소자는 필터 등의 목적으로 사용되고 있으며, 이 경우에는 연장된 전도체로서 얇은 금(Au) 실선이 와이어 본딩되어 적용되고 있다. 한편, 인쇄회로기판에 하부 전극이 고정되고 상부의 접점 연장이 필요한 부위에 사용되는 경우, 전도성 개스킷 또는 핑거 클립 등의 탄성 접촉단자를 평판형 소자의 전극 위에 접합하여 연장된 전도체로서 사용할 수 있다.
상기와 같은 평판형 소자는 세라믹 유전체를 적용하기 때문에, 고주파 특성 또는 절연 저항 등의 전기적인 특성에서 우수하며, 일정 전압 이상에 대한 내전압을 보유한다는 큰 장점을 가지고 있다. 하지만, 정전기 방전 등과 같은 순간적인 과전압이 유입되는 경우에 대한 기능은 별도로 보유하고 있지 않다. 따라서, 평판형 소자의 상부로 유입되는 정전기 등은 상부 전극으로부터 소자의 외곽 부위를 통해 하부 전극으로 이동하는 방전 경로가 형성되거나 또는 유전체 층의 절연 내력이 약한 경우 유전체 내부를 통해 절연 파괴를 발생시키면서 방전이 나타날 수 있다.
평판형 소자의 외곽을 통한 정전기 방전은 평판형 소자 자체와 일정 거리 이상 이격되어 위치한 타 부품 등에는 큰 영향을 미치지 않을 수 있으나, 회로 내의 부품 실장이 밀접하게 구성되는 경우에는 상기와 같은 방전 경로는 적합하지 않을 수 있다.
따라서, 본 발명의 목적은 정전기 방전에 대한 내성을 구비한 평판형 소자를 제공하는 것이다.
본 발명의 다른 목적은 구조적으로 간단하고 작은 사이즈를 구비하면서도 충분한 방전 경로를 형성하여, 유입되는 정전기를 신뢰성 있게 제거할 수 있는 평판형 소자를 제공하는 것이다.
본 발명의 다른 목적은 유입되는 정전기를 평판형 소자 안쪽으로 유도하도록 하므로써, 방전 경로를 최단 거리로 형성하여 회로 내에서 다른 부품에 이차적인 영향을 미치지 않도록 하는데 있다.
상기의 목적은, 기능성 물질층; 상기 기능성 물질층의 상면에 형성되는 하나의 전극패턴; 및 상기 기능성 물질층의 하면에 형성되는 다른 하나의 전극패턴을 포함하며, 상기 전극패턴 각각은 전기적으로 분리되고, 상기 기능성 물질층의 상면과 하면에서, 상기 전극패턴의 가장자리는 상기 기능성 물질층의 가장자리로부터 안쪽으로 들어와 형성되어 풀백 마진(pull back margin)을 구비하여 상기 전극패턴 간의 전기적 쇼트를 최소화하고, 상기 기능성 물질층과 상기 각 전극패턴을 상하 관통하여 형성되어 상기 전극패턴 간의 방전 경로를 제공하는 비어 홀을 구비하는 것을 특징으로 하는 평판형 소자에 의해 달성된다.
바람직하게, 상기 비어 홀의 양쪽 입구의 가장자리에서 상기 상부 및 하부 전극패턴은 상기 비어 홀의 안쪽으로 구부러져 전극 팁(tip)이 연장 형성될 수 있다.
바람직하게, 상기 전극 팁 사이의 거리는 상기 기능성 물질층의 두께와 같거나 이보다 작게 형성될 수 있다.
바람직하게, 상기 비어 홀의 형상은 상부의 직경이 하부의 직경보다 크게 형성되어 수직 단면이 호퍼 형상이며, 상기 전극 팁은 각각 경사면에 형성될 수 있다.
바람직하게, 중앙에 관통구멍을 갖는 판 형상의 내부 전극이 상기 기능성 물질층의 내부에 형성되고, 상기 내부 전극의 관통구멍의 가장자리는 상기 비어 홀의 벽면으로 노출되어 상기 각 전극 팁에 전기적으로 연결될 수 있다.
바람직하게, 상기 기능성 물질층의 상면과 측면 및 하면, 그리고 상기 상면 전극패턴의 가장자리에서 일정 폭 부분은 절연체 글래스 페이스트로 디핑하고 열처리하여 코팅층을 형성할 수 있다.
상기한 구조에 의하면, 평판형 소자 자체의 고유 기능 구현과 더불어 정전기 방전에 대한 높은 내성 기능을 부여할 수 있다.
또한, 정전기 방전 경로를 평판형 소자의 안쪽으로 형성하도록 할 수 있어, 인접한 다른 부품으로 정전기 방전 경로가 이탈하는 문제를 미연에 방지할 수 있다.
또한, 평판형 소자에 형성되는 방전 경로를 따라 전극을 연장하여 정전기 방전이 발생하는 거리를 조정할 수 있어, 정전기 방전이 배출되는 시간을 최소화할 수 있다.
도 1(a)은 본 발명의 일 실시 예에 따른 평판형 소자를 보여주는 사시도이고, 1(b)은 A-A에 따른 단면도이다.
도 2는 평판형 소자가 적용된 일 예를 나타낸다.
도 3은 본 발명의 다른 실시 예에 따른 평판형 소자의 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 평판형 소자의 단면도이다.
도 5(a)와 5(b)는 각각 본 발명의 다른 실시 예에 따른 평판형 소자의 단면도이다.
도 6(a) 내지 6(c)은 각각 본 발명의 변형 예에 따른 평판형 소자의 단면도이다.
도 7(a)은 본 발명의 다른 실시 예에 따른 평판형 소자를 보여주는 단면도이고, 7(b)은 사시도이다.
본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서, '구성된다' 또는 '포함한다' 등의 용어는 발명에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시 예를 상세하게 설명한다.
도 1(a)은 본 발명의 일 실시 예에 따른 평판형 소자를 보여주는 사시도이고, 1(b)은 A-A에 따른 단면도이다.
본 발명에 대한 이해를 쉽게 하기 위해, 평판형 소자를 구성하는 기능성 물질로 유전체를 적용한 평판형 커패시터를 일 예로 들며, 유전체로는 세라믹 소재, 세라믹과 폴리머의 복합소재 그리고 폴리머 소재가 있으며, 이 중에서 세라믹을 예로 든다.
도 1을 참조하면, 일 실시 예에 따른 평판형 소자(100)는, 유전체 세라믹(110), 유전체 세라믹(110)의 상부면과 하부면에 각각 형성된 전극패턴(120, 130) 및 유전체 세라믹(110)과 전극패턴(120, 130)을 상하 관통하는 비어 홀(112)을 포함한다.
전극패턴(120, 130)의 가장자리는 유전체 세라믹(110)의 가장자리로부터 안쪽으로 들어와 형성되어 풀백 마진(pull back margin)을 가지며, 비어 홀(112)의 가장자리에서 전극패턴(120, 130)은 비어 홀(112)의 안쪽으로 구부러져 전극 팁(tip, 122, 132)을 연장 형성한다.
전극패턴(120, 130)은 스퍼터링이나 도금 또는 인쇄법 등으로 구성할 수 있으며, 비어 홀(112)은 레이저가공이나 금형 펀칭 가공을 이용하여 형성할 수 있고, 전극 팁(122, 132)은 액상 금속 페이스트를 인쇄하여 형성할 수 있다.
풀백 마진의 거리는 최소 0.01㎜ 이상으로 형성되도록 하여, 표면 실장이 필요한 경우 상부면 전극패턴(120)과 하부면 전극패턴(130) 사이의 전기적인 쇼트를 방지하도록 할 수 있다.
이러한 구조에 의하면, 유전체 세라믹(110)은 한 쌍의 전극패턴(120, 130) 사이에 개재되어 형성되므로, 하나의 독립적인 평판형 소자(100)를 구성한다.
또한, 비어 홀(112)의 안쪽으로 연장된 전극 팁(122, 132)은 비어 홀(112)을 이격 공간으로 하여 수직으로 대면하는 구조를 가진다.
평판형 소자(100)의 상부면 전극패턴(120)을 통해 정전기가 유입되는 경우, 정전기는 상부면 전극패턴(120)의 전극 팁(122)으로부터 하부면 전극패턴(130)의 전극 팁(132)으로 전달되며 빛 에너지로 소멸되며, 이때 비어 홀(112)은 일종의 방전 경로를 제공하게 된다.
상부면 전극패턴(120)의 전극 팁(122)과 하부면 전극패턴(130)의 전극 팁(132) 사이의 거리는 유전체 세라믹(110)의 두께와 같거나 이보다 작게 형성하는 것이 중요하다. 이는 정전기 방전의 경로를 평판형 소자의 안쪽의 비어 홀 (112)로 유도하기 위한 설계 조건이며, 상부면의 전극 팁(122)과 하부면의 전극 팁(132) 사이의 거리는 유전체 세라믹(110)의 두께의 95% 이하로 형성하는 것이 바람직하다.
도 2는 평판형 소자가 적용된 복합 필터의 일 예를 나타낸다.
복합 필터(500)는, 평판형 소자(100)와 평판형 소자(100) 위에 솔더 크림(30)에 의해 접합된 전기전도성 탄성부재(20)로 이루어진다.
평판형 소자(100)의 하부면 전극패턴(130)은 솔더 크림(30)을 개재하여 인쇄회로기판(10)의 도전패턴(12)에 접착되어 복합 필터(500)가 실장된다.
탄성부재(20)는 상부에 위치하는 전기전도성 대상물의 가압에 의해 눌려 탄성을 제공하는데, 이 실시 예와 같이, 탄성 코어와 이를 감싸 형성된 금속층이나 전기전도성 폴리머 코팅층으로 구성되는 탄성부재 이외에, 발포체와 고무 튜브를 포함하는 탄성 코어와 이를 감싸 접착된 전기전도성 천으로 구성되는 탄성부재, 금속 판 스프링이나 금속 코일 스프링, 또는 전기전도성 탄성고무일 수 있다.
복합 필터(500)에서 탄성부재(20)는 평판형 소자(100)의 상부면 전극패턴(120)을 연장한 것으로 해석할 수 있으며, 평판형 소자(100)는 절연체로서 전기의 유입을 막는 것은 물론 일정 주파수 대역에서의 신호에 대해 필터링하는 등의 기능을 구현할 수 있다. 이러한 응용 환경에서, 탄성부재(20)를 통해 정전기가 유입되는 경우, 정전기는 평판형 소자(100)의 비어 홀(112)을 통해 상부면 전극패턴(120)으로부터 하부면 전극패턴(130)으로 방전하게 되면서 빛 에너지로 변환되어 소멸하게 된다.
한편, 평판형 소자(100)의 상부면 전극패턴(120)에 탄성부재(20)를 접합하거나, 평판형 소자(100)의 하부면 전극패턴(130)을 인쇄회로기판(10)에 전기적으로 접합하는 경우, 솔더 또는 전도성 에폭시를 도포하는 패턴이 비어 홀(112)을 덮지 않도록 디자인할 수 있다.
가령, 탄성부재(20)의 하면에서 폴리머 필름과 금속층의 양단이 일정 간격으로 이격되어 비어 홀(112)의 입구가 일정 간격에 위치하도록 하거나, 솔더(30)의 랜드 패턴이 평판형 소자(100)의 비어 홀(112)에 대향하는 부분에는 형성되지 않도록 설계함으로써 비어 홀(112)을 덮지 않도록 할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 평판형 소자의 단면도이다.
이 실시 예에 의하면, 유전체 세라믹(210)에 형성되는 비어 홀(212)의 형상이 도 1의 실시 예와는 상이하다.
구체적으로, 도 3을 참조하면, 비어 홀(212)의 형상은 상부면의 직경이 하부면의 직경보다 크게 형성되어 수직 단면이 호퍼 형상이며, 전극 팁(222, 232)은 각각 경사면에 존재하게 된다.
이 실시 예와 같이, 비어 홀의 형상은 제조 공법 등에 의해 다양하게 구성될 수 있으며, 부가적인 목적 등에 적합하도록 선택적으로 적용 가능하다.
도 4는 본 발명의 다른 실시 예에 따른 평판형 소자의 단면도이다.
유전체 세라믹(310) 내부에는 내부 전극(420, 430)이 형성되어 있으며, 내측에 비어 홀(312)의 직경과 동일한 직경을 갖는 관통구멍(423, 433)이 형성된 원판 형상인데, 원판 형상에 한정되지 않는다.
또한, 내부전극(420, 430)은 평판형 소자의 정전용량 또는 기타 전기적인 특성에 따라 다양한 크기와 형상으로 구성될 수 있다.
내부 전극(420, 430)의 관통구멍(423, 433)의 가장자리는 비어 홀(312)의 벽면으로 노출되도록 내부 전극(420, 430)이 유전체 세라믹(310) 내부에 형성됨으로써 내부 전극(420, 430)은 상부면 전극패턴(320)의 전극 팁(322)과 하부면 전극패턴(330)의 전극 팁(332)에 전기적으로 연결된다.
이러한 구조에 의하면, 상부면 전극패턴(320)의 전극 팁(322)과 하부면 전극패턴(330)의 전극 팁(332)과 물리적으로 결합하여 전극 팁(322, 332)의 비어 홀(312) 내에서의 고착 강도를 증가시킬 수 있다.
또한, 내부 전극(420, 430)의 크기나 개수 등을 조정하여 평판형 소자의 용량을 조정할 수 있다는 부가적인 효과도 있다.
또한, 비어 홀(312)을 통하여 상하로 대향하는 상부면 전극패턴(320)의 전극 팁(322)과 하부면 전극패턴(330)의 전극 팁(332)에 의해 정전기 방전의 경로가 형성되는 것에 더하여 상부면 전극 팁(322)과 하부면 전극 팁(332)에 전기적으로 연결된 내부 전극(420, 430)에 의해 정전기 방전 경로를 안정적으로 형성할 수 있다.
이 실시 예에서는, 상부면 전극패턴(320)의 전극 팁(322)과 하부면 전극패턴(330)의 전극 팁(332)에 각각 연결되는 내부 전극(420, 430)가 하나인 것으로 도시하고 있지만, 이에 한정되지 않고 다수 개의 내부 전극을 형성할 수 있다.
상기한 것처럼, 복합 기능소자로서 본 발명의 평판형 소자와 평판형 소자 위에 솔더 크림에 의해 접합된 전기전도성 탄성부재로 이루어진 복합 필터를 구성할 수 있다.
이때, 평판형 소자와 탄성부재의 전기적 및 기계적 접합은 솔더 크림 및 리플로우 솔더링 등의 방식이 적용될 수 있는데, 평판형 소자의 정전기 방전 경로를 제공하는 비어 홀이 오픈된 형태로 존재하기 때문에 솔더링 과정 중 솔더 크림 내에 존재하는 플럭스 등 절연 유기물이 비어 홀 내부로 유입될 수 있다.
그 결과, 플럭스는 정전기 방전을 위한 평판형 소자의 전극 위에 절연 코팅막의 형태로 나타나기 때문에, 정전기 방전 경로가 평판형 소자의 비어 홀이 아닌 측면으로 경로 이탈이 발생할 수 있다.
이를 방지하기 위해서는 플럭스를 제거하는 공정이 추가로 필요하기 때문에 구조적인 접근이 필요하다.
도 5(a)와 5(b)는 각각 본 발명의 다른 실시 예에 따른 평판형 소자의 단면도이다.
이 실시 예에 의하면, 도 5(a)와 같이, 비어 홀(512)의 상부 입구가 전극패턴(520)에 의해 막혀 전극 팁(522)을 구성하고, 도 5(b)와 같이 비어 홀(512)의 양측 입구가 전극패턴(520, 530)에 의해 막혀 전극 팁(522, 532)을 구성한다.
전극 팁(522, 532)은, 가령 액상의 금속 페이스트를 유전체 세라믹(510)의 상부면과 하부면에 인쇄하여 전극패턴(520, 530)을 형성하는 과정에서 일부 페이스트가 비어 홀(512)로 유입되어 형성될 수 있다.
이 실시 예에서, 전극 팁(522, 532)이 전극패턴(520, 530)에 비해 약간 아래로 꺼진 형상이지만, 이에 한정되지 않고 전극패턴(520, 530)과 같은 수평 레벨을 유지하도록 형성될 수 있다.
이러한 구조에 의하면, 전극 팁(522, 532)이 서로 대면하게 됨으로써 방전 경로가 더욱 안정적으로 형성될 수 있다는 이점이 있다.
또한, 평판형 소자의 비어 홀(512)이 전극패턴(520)에 의해 막혀 있기 때문에, 복합 소자 구성을 위한 솔더링 공정에 매우 유용하며, 별도의 플럭스 세척 공정 등이 필요하지 않아 공정이 단축되는 효과를 갖는다.
도 6(a) 내지 6(c)은 각각 본 발명의 변형 예에 따른 평판형 소자의 단면도이다.
도 6(a)을 참조하면, 이격된 한 쌍의 비어 홀(612, 164)을 형성하여 정전기 방전 경로를 2개 이상으로 구성할 수 있다.
이러한 구조에 의하면, 외부에서 유입되는 정전기에 대해 하나의 비어 홀을 형성한 경우와 비교하여 상대적으로 안정된 방전 경로 제공하는 효과를 갖는다.
한편, 도 5에서, 액상의 금속 페이스트를 유전체 세라믹(510)의 상부면과 하부면에 인쇄하여 전극패턴(520, 530)을 형성하는 과정에서 일부 페이스트가 비어 홀(512)로 유입되어 전극 팁(522, 532)이 형성되는데, 페이스트의 흐름이 과도한 때, 상부면 전극패턴(520)과 하부면 전극패턴(530)이 비어 홀(512) 내부에서 서로 연결되어 평판형 소자(500)의 전기적인 쇼트가 발생될 위험이 있다.
이러한 현상은 일종의 모세관 효과와 유사하며, 인쇄하는 과정을 통해 페이스트 중에 포함된 유기물 바인더 및 솔벤트와 전도성 입자가 얇은 비어 홀로 빠르게 유입되는 것과 관련된다.
상기와 같은 현상은, 전극 페이스트의 점도 및 인쇄 조건과 연관될 수 있어, 이에 대한 최적 조건으로 경감시킬 수 있지만, 제조 신뢰성을 확보하기 위해서 구조적인 대안이 필요할 수 있다.
도 6(b)을 참조하면, 비어 홀(712)의 일부에서 직경을 크게 하여 형성된 확장부(712a)를 구비하고 있다.
이러한 구조에 의하면, 평판형 소자(700) 내부의 비어 홀(712) 일부에 형성된 확장부(712a)에 의해 모세관 효과를 완화할 수 있다.
더욱이, 종래 반복적인 정전기 유입에 따른 잦은 방전으로 인해 비어 홀 내부 벽면에 오염물이 퇴적하여 점차 비어 홀 내부의 절연 저항이 감소되면서 평판형 소자 자체의 누설 전류가 상승할 수 있는데, 이 실시 예에 의하면, 상부 전극패턴(720)으로부터 비어 홀(712)로 유입되는 정전기가 비어 홀(712)을 통해 하부 전극패턴(730)으로 유도되어 방전되는 반복적인 과정에서 비어 홀(712) 내부 벽면에 오염물이 퇴적하는데, 확장부(712a)의 내측면에 오염물이 퇴적하기 때문에 방전 내성이 향상되고 수명을 연장하는 효과를 갖는다.
도 6(c)을 참조하면, 비어 홀(812)에 수평으로 연장되는 오프셋부(812a)를 형성하여 비어 홀(812)의 상부 입구와 하부 입구가 수직방향에서 같은 선상에 위치하지 않도록 하여 페이스트의 흐름이 과도하더라도 비어 홀(812)을 통한 페이스트의 연결과 이에 의한 전기적인 쇼트 현상을 미연에 방지할 수 있다.
이상에서 설명한 것처럼, 본 발명에 의하면, 평판형 소자 자체의 고유 기능 구현과 더불어 높은 정전기 방전 내성 기능을 부여할 수 있다.
또한, 정전기 방전 경로를 평판형 소자의 안쪽으로 형성하도록 할 수 있어, 인접한 다른 부품으로 정전기 방전 경로가 이탈하는 문제를 미연에 방지할 수 있다.
또한, 평판형 소자에 형성되는 방전 경로를 따라 전극을 연장하여 정전기 방전이 발생하는 거리를 조정할 수 있어, 정전기 방전이 배출되는 시간을 최소화할 수 있다.
본 발명에 따른 평판형 소자는 커패시터 또는 바리스터로 사용되며 솔더링 조건을 만족한다.
도 7(a)은 본 발명의 다른 실시 예에 따른 평판형 소자를 보여주는 단면도이고, 7(b)은 사시도이다.
평판형 소자에 형성되는 방전 경로는 내부 방전 경로와 외부 방전 경로를 포함하는데, 상기의 실시 예에서, 내부 방전 저항이 외부 방전 저항보다 작기 때문에 주로 내부 방전 경로를 통한 내부 방전이 발생함으로써 높은 정전기 방전 내성 기능을 구비할 수 있다.
여기서, 내부 방전 저항을 줄이는 방법 외에 외부 방전 저항을 크게 하기 위한 방법으로 가령 풀백 마진을 확보하고 있으나, 풀백 마진의 치수상 한계가 있을 수밖에 없다.
그런데, 외부 방전 저항은 온도와 습도 및 사용환경에 따라 다양하게 변화하며, 주변에 실장되는 부품에 따라 영향을 받는다.
이 실시 예에 의하면, 평판형 소자(800)의 유전체 세라믹(810)과 상부면 및 하부면 전극패턴(820, 830)의 가장자리를 덮는 코팅층(850)에 의해 외부 방전 저항을 증가시킬 수 있다.
즉, 도 7(a)과 7(b)을 참조하면, 코팅층(850)이 유전체 세라믹(810)의 모든 노출 부분과 상부면 전극패턴(820) 및 하부면 전극패턴(830)의 가장자리에서 일정 폭 부분에 형성되어, 결과적으로 상부면 전극패턴(820)과 하부면 전극패턴(830)만이 외부로 노출되도록 한다.
여기서, 하부면 전극패턴(830) 위에는 솔더링을 고려하여 코팅층(850)이 형성되지 않을 수 있다.
이러한 구조에 의하면, 코팅층(850)에 의해 외부 방전 거리가 길어짐으로써 외부 방전 저항이 증가하게 됨으로써, 외부 방전 Aout은 일어나기 어렵고 내부 방전 Ain이 더 쉽게 일어나도록 할 수 있다.
코팅층(850)은, 가령 절연 글래스 페이스트로 디핑한 후 열처리하여 형성할 수 있으며, 이에 한정되지 않는다.
코팅층(850)은 절연층인 것이 바람직하지만, 이에 한정하지 않는다.
이 실시 예에서는, 평판형 소자(800)의 상면과 측면 및 하면에 형성된 유전체 세라믹(810)의 노출부분에 코팅층(850)이 형성되는 것을 예로 들었지만, 제조 방법에서 효율성이 확보될 수 있으면, 상기한 구조에 한정되지 않고 코팅층(850)이 상부면 전극패턴(820)의 가장자리에서 일정한 폭 부분만 덮도록 형성하여도 동일한 효과를 얻을 수 있다.
또한, 유전체 세라믹(810)의 상면 노출부분과 하면 노출부분, 상부면 전극패턴(820)의 가장자리에서 일정한 폭 부분을 적절하게 조합하여 코팅층(850)을 형성할 수 있다.
전술한 내용은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 평판형 소자
110: 유전체 세라믹
112: 비어 홀(via hole)
120, 130: 전극패턴
122, 132: 전극 팁(tip)

Claims (8)

  1. 기능성 물질층;
    상기 기능성 물질층의 상면 전체에 형성되는 단일의 제1전극패턴; 및
    상기 기능성 물질층의 하면 전체에 형성되는 단일의 제2전극패턴을 포함하며,
    상기 제1 및 제2전극패턴 각각은 전기적으로 분리되고,
    상기 기능성 물질층의 상면과 하면에서, 상기 제1 및 제2전극패턴의 가장자리는 상기 기능성 물질층의 가장자리로부터 안쪽으로 들어와 형성되어 풀백 마진(pull back margin)을 구비하여 상기 제1 및 제2전극패턴 간의 전기적 쇼트를 최소화하고,
    상기 기능성 물질층과 상기 제1 및 제2전극패턴을 상하 관통하여 형성되어 상기 제1 및 제2전극패턴 간의 방전 경로를 제공하는 비어 홀을 구비하는 것을 특징으로 하는 평판형 소자.
  2. 청구항 1에서,
    상기 비어 홀의 양쪽 입구의 가장자리에서 상기 제1 및 제2전극패턴은 상기 비어 홀의 안쪽으로 구부러져 전극 팁(tip)이 연장 형성되는 것을 특징으로 하는 평판형 소자.
  3. 청구항 2에서,
    상기 전극 팁 사이의 거리는 상기 기능성 물질층의 두께와 같거나 이보다 작게 형성되는 것을 특징으로 하는 평판형 소자.
  4. 청구항 2에서,
    상기 비어 홀의 형상은 상부의 직경이 하부의 직경보다 크게 형성되어 수직 단면이 호퍼 형상이며, 상기 전극 팁은 각각 경사면에 형성되는 것을 특징으로 하는 평판형 소자.
  5. 청구항 2에서,
    중앙에 관통구멍을 갖는 판 형상의 내부 전극이 상기 기능성 물질층의 내부에 형성되고,
    상기 내부 전극의 관통구멍의 가장자리는 상기 비어 홀의 벽면으로 노출되어 상기 각 전극 팁에 전기적으로 연결되는 것을 특징으로 하는 평판형 소자.
  6. 청구항 1에서,
    상기 기능성 물질층의 상면과 측면 및 하면, 그리고 상기 제1전극패턴의 가장자리에서 일정 폭 부분은 절연체 글래스 페이스트로 디핑하고 열처리하여 코팅층을 형성하는 것을 특징으로 하는 평판형 소자.
  7. 청구항 1의 평판형 소자; 및
    상기 평판형 소자의 제1전극패턴에 전기적으로 접합된 전기전도성 탄성부재를 포함하는 것을 특징으로 하는 복합 필터.
  8. 청구항 7에서,
    상기 제1전극패턴의 가장자리에서 일정 폭 부분은 절연 코팅층으로 덮인 것을 특징으로 하는 복합 필터.
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