JP3863777B2 - 低容量多層バリスタ - Google Patents

Description

【０００１】
本発明は、セラミック基体及び間隔をおいて互いにセラミック基体上に取り付けられている２つの端子を備えた低容量多層バリスタに関する。ここで「低容量」とは、例えば１０ｐＦよりも小さい容量値と理解されるべきである。
【０００２】
従来、高周波回路及びデータ線路の静電保護ないしはＥＳＤ保護のために、有利にはスパークギャップが使用されており、このスパークギャップは例えば、互いに対向する２つの導体路の先端によって実現することができる。保護すべき高周波回路またはデータ線路に対して許容できない高さの電圧が生じた際には、スパークギャップは対向する２つの導体の先端の間で点弧し、その結果この許容できない高い電圧は高周波回路ないしはデータ線路には印加されない。
【０００３】
スパークギャップの点弧は、例えばいわゆる気体放電特性曲線が必然的な経過を辿る所定の物理的な法則に応じて経過する。この過程は所定の持続時間を必要とし、その結果通常は、スパークギャップを電離するために必要とされる時間だけで、７００ｐｓのオーダにありうるＥＳＤパルスの立ち上がり時間よりも長くなってしまう。
【０００４】
このことは要約すると、スパークギャップはその不活性ゆえに高周波回路またはデータ線路のＥＳＤ保護としては欠点を有するということを意味する。
【０００５】
多層バリスタは、スパークギャップと比べるとそれよりも非常に短い応答時間の点で傑出している。すなわち多層バリスタの応答時間は５００ｐｓのオーダにあり、このことはスパークギャップの応答時間よりもファクタ２ほど少ないということである。それにもかかわらず、従来多層バリスタは高周波回路ないしはデータ線路のＥＳＤ保護として使用されていない。このことは多層バリスタの積層状の構造に起因している。この積層状の構造はすなわち寄生容量を導き、この寄生容量によって多層バリスタは１００ＭＨｚ以上の周波数を用いる高周波回路に使用することができない。そのような高周波回路は、例えばアンテナ入力側などの高周波入力回路である。
【０００６】
図１３から図１５は、既存の多層バリスタを斜視図（図１３を参照されたい）、断面図（図１４を参照されたい）、外部へと案内された内部電極を備えた全体図（図１５を参照されたい）において示したものである。
【０００７】
この多層バリスタでは、セラミック基体１には向かい合う反対側の２つの面に端子８が設けられており、この端子８からそれぞれ内部電極７が出発しており、この内部電極７はセラミック基体１において間隔をおいて互いにオーバラップしている。ここでこのオーバラップ領域内には、アクティブ領域９が形成され、一方このオーバラップ領域以外には絶縁領域１１が形成されている。
【０００８】
図１５は、図１４の多層バリスタのエレメントを示す。セラミック基体１の層は２つの内部電極７の間にあり、この内部電極７はこの層においてそれぞれ金属化表面１２を形成する。
【０００９】
このような既存の多層バリスタは、高周波回路及びデータ線路のＥＳＤ保護としては、その容量のために殆ど適していない。この容量は、設定された誘電率εを有する所定のセラミック材料では、内部電極７ないしは端子８の面積、内部電極７間のセラミック基体１の層の個数、すなわちアクティブ領域９の個数及び所望の作動電圧に基づいて形成されたセラミック層ないしはアクティブ領域９の厚さによって決定される。
【００１０】
従来このような技術において製造された多層バリスタは、少なくとも３０から５０ｐＦまでのオーダの容量を有し、このことはそのような多層バリスタを、応答時間が僅かであるにも関わらず例えば敏感なアンテナ入力側のＥＳＤ保護のために使用することを不可能にしてきた。
【００１１】
したがって本発明の課題は、例えばアンテナ入力側のような高周波回路でのＥＳＤ保護のために容易に使用することができるような低容量の点で傑出している多層バリスタを提供することである。
【００１２】
この課題は本発明によれば、セラミック基体及び間隔をおいて互いにセラミック基体に取り付けられている２つの端子を有する低容量多層バリスタでは、セラミック基体が薄膜技術における多層構造でもって形成されることによって解決される。ここで好適には、セラミック基体には内部電極が設けられており、この内部電極は櫛状に２つの端子から出発しており、その結果２つの端子間の方向においては電極の終端はギャップ（ないしは間隔）をおいて対向している。
【００１３】
すなわち本発明による多層バリスタでは、内部電極が例えば櫛状に配置されており、その結果２つの端子からの電極はもはやオーバラップせず、むしろ互いにその終端をもって対向している。したがってこれらの対向する電極の終端の間隔、いわゆる「ギャップ」を介して、多層バリスタの低容量が設定される。ギャップが同一ないしはほぼ同一である場合には、ギャップをシリアルに配置することによって容量をさらに減らすことができる。それどころか特別な事例においては、内部電極を完全になくしたときには、バリスタ電圧をさらに高めることができまた容量を低減させることができる。この特別な事例において存在する端子ないしは外部終端部のバリスタ電圧及び容量への影響は、付加的にパシベーション層を取り付けることによって排除することができ、その結果そのような実施例でもって、所定の体積に対しては最大であるバリスタ電圧を最小容量で達成することができる。
【００１４】
内部電極は、異なる長さの電極でもって形成することができる。さらに内部電極の先端を互いに、種々様々に形成することが可能である。
【００１５】
内部電極がオーバラップしないことによって、本発明による多層バリスタでは電極間隔を十分大きくすることができ、このことは容量を相応に減らすことになる。内部電極が対向していることによって、本発明による多層バリスタでの電流の流れる方向は既存の多層バリスタと比べると変化しており、よってバリスタ電圧を劇的に高めることが可能となる。
【００１６】
発明者の実験によって、本発明による多層バリスタでは内部電極の所定の配置によって電流経過を有利に制御することができる、という結果がでた。したがって、例えば３００Ｖおよびそれ以上の電圧では高抵抗である非線形の電圧／電流特性曲線を有する多層バリスタを製造することが可能である。
【００１７】
本発明を図面に基づき以下詳細に説明する。ここで図１は、多層バリスタの原理図をそれぞれの方向を決定するために斜視図において示したものである。図２は、櫛状に配置された内部電極を備えた本発明による多層バリスタの断面図である。図３は、電極の長さが異なる、櫛状に配置された内部電極を備えた本発明による多層バリスタの断面図である。図４は、シリアルなギャップが設けられている、櫛状に配置された内部電極を備えた本発明による多層バリスタの断面図である。図５は、シリアルなギャップが設けられている櫛状に配置された内部電極を備え、また内部電極が互いにずらされている、本発明による多層バリスタの断面図である。図６は、内部電極のない本発明による多層バリスタの断面図である。図７は、セラミック基体上に取り付けられたパシベーション層を備えた、内部電極のない本発明による多層バリスタの断面図である。図８は、先端が真っ直ぐな電極を備えた、図２の実施例に類似した多層バリスタである。図９は、図８の多層バリスタのＤＤに沿った断面図である。図１０は、先端が凹状の電極を備えた、本発明による多層バリスタのＤＤに沿った断面図である。図１１は、先端が凸状の電極を備えた、本発明による多層バリスタのＤＤに沿った断面図である。図１２は、先端が尖った電極を備えた、本発明による多層バリスタのＤＤに沿った断面図である。図１３から図１５は、既存の多層バリスタを説明するための図である。
【００１８】
図１３から図１５は既に冒頭で説明した。
【００１９】
図中の互いに対応する構成部分には、同一の参照記号が与えられている。
【００２０】
図１は、長さｌ、幅ｂそして高さｈのセラミック基体を備えた多層バリスタの斜視図であり、ここでは電流が２つの端子間（ここでは図示されていない）の方向ＢＢに流れる。方向ＣＣないしはＤＤは方向ＢＢに対して垂直に延びている。
【００２１】
図２から８は、本発明による多層バリスタの様々な実施例のＢＢに沿った断面図であり、一方図９から１２は、異なる電極先端を備えた本発明による多層バリスタのＤＤに沿った断面図である。これらの異なる電極先端は、殊に図２及び図８の実施例に対応する多層バリスタにおいて適用する事ができる。しかしながら、そのような異なる電極先端を図３から５の実施例に設けることもまた可能である。
【００２２】
本発明による多層バリスタは、薄膜技術における多層構造において傑出しており、この多層構造では内部電極を備えた及び内部電極の無い幾つかの層が上下に配置されており、そしてセラミック基体１を形成している。このセラミック基体１の方向ＢＢ（図１を参照されたい）における両端には、アルミニウムまたは他の金属からなる端子２、３が取り付けられている。端子２、３は例えば蒸着によって取り付けることができる。
【００２３】
図２はセラミック基体１内に内部電極４、５を備えた本発明による多層バリスタの第１の実施例を示す。ここで内部電極４は端子２に接続されており、一方内部電極５は端子３と接続されている。内部電極４の終端は、内部電極５の終端からは間隔ないしは「ギャップ」ｄをおいて設けられている。内部電極４、５はそれぞれ櫛状に配置されており、その結果２つの端子４、５の内部電極は間隔ｄをおいて対向している。この間隔ないしはギャップｄによって多層バリスタの低容量が設定される。
【００２４】
この低容量によって、本発明による多層バリスタは容易に、ＳＭＤ（ＳＭＤ=「surface mounted device」）方式における、例えば敏感なアンテナ入力側のＥＳＤ保護として適することが可能である。
【００２５】
図２の実施例では、内部電極４、５はそれぞれ同じ長さを有する。このことは必ずしも必要とはされない。むしろ、図３の実施例に設けられているように、異なる長さの内部電極４、５を形成することが可能である。ここで、セラミック基体１の中央に配置された内部電極は、セラミック基体１の縁における内部電極よりも長いものである。
【００２６】
ギャップｄの長さが一定である場合には、図４の実施例に示したように、これらギャップをシリアルに配置することによって多層バリスタの容量をさらに低減させることができる。ここで、内部電極１０間の個々のギャップは同様にｄの長さである。しかしながら内部電極１０は、セラミック基体１の内部において何度か途切れているので、その結果端子２、３と接している内部電極１０のみがこれらの端子に接続されており、一方その他の内部電極は、図４に示したように、これらの端子及び他の内部電極と電気的に分離されている。図４の実施例では、内部電極１０間には全部で４つのギャップが設けられている。このことは必ずしも必要とはされない。むしろ内部電極１０の個々の列の間に、必要に応じて４つ以上または４つ以下のギャップを設けることも可能である。
【００２７】
図５は本発明による多層バリスタの別の実施例を示し、この実施例は、ここでは同様に内部電極の複数の列に全体として４つのギャップが形成されているという点では、図４の実施例と同じである。しかしながら図４との実施例との違いは、図５の実施例では内部電極１０が互いにずらされて配置されている。すなわち方向ＤＤにおいては、異なる列の内部電極１０は、様々な水平面上に配置されている。内部電極１０をこの様に形成することによって、容量をさらに減らすことができる。
【００２８】
特別な事例においては、完全に内部電極をなくすことによってバリスタ電圧をさらに高めることができ、また多層バリスタの容量を小さくすることできる。このことは、図６の実施例に示されており、その実施例においては端子２、３のみが多層構造におけるセラミック基体１に取り付けられている。このような構造で存在する端子２、３による外部終端部の、多層バリスタのバリスタ電圧及び容量への影響は、図７に示したように、付加的なパシベーション層６を取り付けることによって除去する事ができる。このように形成することによって、単位体積に関して、最大バリスタ電圧を最小容量において達成することができる。
【００２９】
本発明において重要なことは、内部電極をなくすことにより、ないしはオーバラップしていない内部電極を利用することによって、電極の間隔を大きくすることである。セラミック基体において電流の流れる方向をこのようなことに起因して変化させることによって、所定の体積においてバリスタ電圧を著しく高めることができる。さらに、このような体積での容量は十分に低減され、その結果１０ｐＦよりも低い容量値を達成することができる。
【００３０】
内部電極の先端は種々様々に形成することができ、このことは図９から図１２に示されており、これらは例えば図２から図８の多層バリスタに基づいて平面ＢＣにおける断面図ないしは方向ＤＤからの俯瞰図（図１を参照されたい）を説明する。ここで図８は、同じ長さの内部電極が設けられているという点では図２の実施例と同一である実施例を示す。このことはしかしながら、必ずしも必要とはされない。むしろ図３の実施例の場合のように、図８の実施例では異なる長さの内部電極を設けることも可能である。
【００３１】
ここで内部電極４、５に対して、真っ直ぐな電極先端（図９を参照されたい）、凹状の電極先端（図１０を参照されたい）、凸状の電極先端（図１１を参照されたい）または「尖った」電極先端（図１２を参照されたい）を設けることが可能である。電極先端をこのように種々様々に形成することは、必要に応じて図４及び５の実施例にも適用することもでき、よってここでは内部電極１０を内部電極４、５と同様のやり方で形成することが可能である。
【００３２】
本発明による多層バリスタでは、内部電極の配置によって、２つの端子２、３間の電流密度の経過を好適に制御することができ、よって薄膜技術に起因する多層構造に基づいて、約３００Ｖの電圧では高抵抗である非線形の電圧／電流特性曲線を有する構成素子を製造することができる。
【図面の簡単な説明】
【図１】 多層バリスタの原理図をそれぞれの方向を決定するために斜視図において示したものである。
【図２】 櫛状に配置された内部電極を備えた本発明による多層バリスタの断面図である。
【図３】 電極の長さが異なる、櫛状に配置された内部電極を備えた本発明による多層バリスタの断面図である。
【図４】 シリアルなギャップが設けられている、櫛状に配置された内部電極を備えた本発明による多層バリスタの断面図である。
【図５】 シリアルなギャップが設けられている櫛状に配置された内部電極を備え、また内部電極が互いにずらされている、本発明による多層バリスタの断面図である。
【図６】 内部電極のない本発明による多層バリスタの断面図である。
【図７】 セラミック基体上に取り付けられたパシベーション層を備えた、内部電極のない本発明による多層バリスタの断面図である。
【図８】 先端が真っ直ぐな電極を備えた、図２の実施例に類似した多層バリスタである。
【図９】 図８の多層バリスタのＤＤに沿った断面である。
【図１０】 先端が凹状の電極を備えた、本発明による多層バリスタのＤＤに沿った断面である。
【図１１】 先端が凸状の電極を備えた、本発明による多層バリスタのＤＤに沿った断面である。
【図１２】 先端が尖った電極を備えた、本発明による多層バリスタのＤＤに沿った断面である。
【図１３】 既存の多層バリスタを説明するための図である。
【図１４】 既存の多層バリスタを説明するための図である。
【図１５】 既存の多層バリスタを説明するための図である。

Claims (5)

1. 低容量多層バリスタにおいて、
   薄膜技術における多層構造でもって形成されているセラミック基体（１）を有し、
   間隔をおいて互いに前記セラミック基体（１）に取り付けられている２つの端子（２，３）を有し、
   櫛状に前記２つの端子（２，３）から出発する内部電極（４，５；１０）を有し、該内部電極（４，５；１０）は前記２つの端子（２，３）間の方向においては、内部電極（４，５；１０）の終端が間隔をおいて対向しており、且つ異なる端子と接続されている内部電極間にオーバラップが生じないように構成されており、
   同一の端子に接続されている内部電極は異なる電極の長さを有し、
   前記２つの端子（２，３）の一方の端子（２）に接続されている第１の内部電極（４）及び前記２つの端子（２，３）の他方の端子（３）に接続されている第２の内部電極（５）は前記セラミック基体（１）の中央に向かうに連れ長くなることを特徴とする、多層バリスタ。
2. 前記内部電極（４、５；１０）は、複数のギャップのシリアルな配置において形成する、請求項１記載の多層バリスタ。
3. 前記内部電極（４、５；１０）の先端は種々様々に形成されている、請求項１または２記載の多層バリスタ。
4. 前記セラミック基体には、パシベーション層（６）が設けられている、請求項１から３のいずれか１項記載の多層バリスタ。
5. 上下に配置されて第１の端子（２）に接続されている第１の内部電極（４）が第１の積層体を形成し、上下に配置されて第２の端子（３）に接続されている第２の内部電極（５）が第２の積層体を形成し、
   前記積層体は一貫して金属化されていない領域によって相互に分離されており、
   種々の第１の内部電極（４）は異なる長さを有し、
   種々の第２の内部電極（５）は異なる長さを有する、請求項１記載の多層バリスタ。

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