JP6008138B2 - 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 - Google Patents

基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 Download PDF

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Description

本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
電子回路が高密度化及び高集積化するにつれ、印刷回路基板に実装される受動素子の実装空間が足りなくなる問題を解決すべく、基板中に内蔵される部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ ｄｅｖｉｃｅ）を具現するための努力が続けられている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する様々な方案が提示されている。
基板内に積層セラミック電子部品を内蔵する方法としては、基板材料そのものを積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方案としては、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法などがある。
通常、積層セラミック電子部品は、セラミック材質からなる複数個の誘電体層と、該複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板の内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板配線と積層セラミック電子部品の外部電極を連結するためにレーザーを利用して上部積層板及び下部積層板にビアホール（ｖｉａ ｈｏｌｅ）を穿孔しなければならない。このようなレーザー加工は、印刷回路基板の製造費用をかなり増加させる要因となる。
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵しなければならないため、基板の表面に実装する通常の積層セラミック電子部品とは違って外部電極上にニッケル／すず（Ｎｉ／Ｓｎ）めっき層を必要としない。
即ち、基板内蔵用積層セラミック電子部品の外部電極は、基板内の回路と銅（Ｃｕ）材質のビア（ｖｉａ）を通じて電気的に連結されるため、ニッケル／すず（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層が上記外部電極上に必要である。
通常の上記外部電極も銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれており、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工時に、上記ガラスに含まれる成分が上記レーザーを吸収するため、ビアの加工深さが調節できなくなるという問題がある。
該理由で、基板内蔵用積層セラミック電子部品の外部電極上には銅（Ｃｕ）めっき層を別に形成している。
しかし、別途の銅（Ｃｕ）めっき層を形成することにより、費用の増加及びめっき液浸透による信頼性低下の問題が依然として生じ得るため、該問題を解決するための要求は未だに存在する。
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣメインボード及び各種ＲＦモジュールに用いられる印刷回路基板に内蔵されることで、実装型積層セラミック電子部品に比べて、製品のサイズを画期的に減少させることができる。
また、ＭＰＵのような能動素子の入力端子と非常に近接距離に配置されることができるため、導線長さによる相互連結インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
このような基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係により得られる相互連結インダクタンスの低減による効果に過ぎず、未だに基板内蔵用積層セラミック電子部品自体のＥＳＬ特性の改善には至っていない。
一般的に、基板内蔵用積層セラミック電子部品において、ＥＳＬを低くするためには、積層セラミック電子部品の内部の電流経路を短くする必要がある。
しかし、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成するため、外部電極の内部にめっき液が浸透する問題があり、内部の電流経路を短縮することが容易でない。
韓国公開特許第２００６−００７３２７４号公報
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
本発明の一実施形態は、誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記誘電体層を介して積層され、上記セラミック本体の幅方向の第１及び第２側面に露出した第１及び第２リードを有し、長さ方向の第１端面に露出した第１内部電極、及び上記セラミック本体の幅方向の第１及び第２側面に露出した第１及び第２リードを有し、長さ方向の第２端面に露出した第２内部電極と、上記セラミック本体の長さ方向の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長形成され、且つ長さ方向の第１及び第２端面において上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＧ１、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ１、上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＭ１とすると、３０μｍ≦Ｇ１＜ＢＷ１−Ｍ１を満たし、上記第１内部電極は上記セラミック本体の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第１ビアにより上記第１外部電極と連結され、上記第２内部電極は上記セラミック本体の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第２ビアにより上記第２外部電極と連結され、セラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さは５μｍ以上である、基板内蔵用積層セラミック電子部品を提供する。
上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭ１は、５０μｍ≦Ｍ１＜ＢＷ１−Ｇ１を満たすことができる。
上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＧ２、上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ２、上記セラミック本体の端面から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＭ２とすると、３０μｍ≦Ｇ２＜ＢＷ２−Ｍ２を満たすことができる。
上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＧ２、上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ２、上記セラミック本体の端面から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＭ２とすると、５０μｍ≦Ｍ２＜ＢＷ２−Ｇ２を満たすことができる。
上記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
本発明の他の実施形態は、誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記誘電体層を介して積層され、上記セラミック本体の幅方向の第１及び第２側面のいずれか一つ以上に露出した第１及び第２リードを有し、それぞれ上記セラミック本体の長さ方向の第１及び第２端面に交互に露出する第１内部電極及び第２内部電極と、上記セラミック本体の長さ方向の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長形成され、且つ長さ方向の第１及び第２端面において上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＧ１、上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ１、上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さをＭ１とすると、５０μｍ≦Ｍ１＜ＢＷ１−Ｇ１を満たし、上記第１内部電極は上記セラミック本体の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第１ビアにより上記第１外部電極と連結され、上記第２内部電極は上記セラミック本体の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第２ビアにより上記第２外部電極と連結され、セラミック本体の第１及び第２側面に形成された記第１及び第２外部電極の平均厚さは５μｍ以上である、基板内蔵用積層セラミック電子部品を提供する。
上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＧ２、上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ２、上記セラミック本体の端面から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＭ２とすると、３０μｍ≦Ｇ２＜ＢＷ２−Ｍ２を満たすことができる。
上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＧ２、上記セラミック本体の第１及び第２主面に形成された上記第１及び第２外部電極の端から上記セラミック本体の端面までの長さをＢＷ２、上記セラミック本体の端面から上記第１及び第２ビアに対応する第１及び第２外部電極までの長さをＭ２とすると、５０μｍ≦Ｍ２＜ＢＷ２−Ｇ２を満たすことができる。
上記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
本発明の他の実施形態は、絶縁基板と、上記絶縁基板内に内蔵された基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供する。
本発明によると、基板内蔵用積層セラミック電子部品の内部電極をセラミック本体の側面に延長して露出させ、内部にビアを形成しビアを通じて内部電極と外部電極を連結することで、電流経路（Ｃｕｒｒｅｎｔ Ｐａｔｈ）を短縮し、等価直列インダクタンス（ＥＳＬ）を減少させることができる。
また、内部電極をセラミック本体の側面だけに延長させて露出させることで、めっき液浸透による信頼性低下を防止することができる。
本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。 図１のＸ−Ｘ'線の断面図である。 図１のＹ−Ｙ'線の断面図である。 本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。 本発明の実施例及び比較例による等価直列インダクタンス（ＥＳＬ）を示すグラフである。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は図１のＸ−Ｘ'線の断面図であり、図３は図１のＹ−Ｙ'線の断面図である。
図１及び図２を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体１０と、上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを有する第１内部電極２１及び第２内部電極２２と、上記セラミック本体１０の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長形成された第１及び第２外部電極３１、３２と、を含んでもよい。
以下では、本発明の一実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。
本発明の一実施形態による積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用してもよい。
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図示されたように六面体状であってもよい。
本発明の一実施形態におけるセラミック本体１０は、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有することができ、上記第１及び第２主面は、上記セラミック本体１０の上面及び下面と表現されてもよい。
本発明の一実施形態によると、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば、特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に合わせて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などを添加してもよい。
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節してもよいが、例えば、４００ｎｍ以下に調節されることができる。
上記第１及び第２内部電極２１、２２を形成する材料は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成してもよい。
上記第１内部電極２１は上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂを有する。
また、上記第２内部電極２２は上記誘電体層１１を介して積層され、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２２ａ、２２ｂを有する。
また、上記第１内部電極２１と第２内部電極２２は、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを通じて、後述する第１及び第２外部電極と電気的に連結されてもよい。
これにより、内部電極がセラミック本体の両端面を通じて外部電極と連結される一般的な形態に比べて、内部電極をセラミック本体の側面に延長して露出させることで、電流経路（Ｃｕｒｒｅｎｔ Ｐａｔｈ）を短縮し、等価直列インダクタンス（ＥＳＬ）を減少させることができる。
本発明の一実施形態によると、上記セラミック本体１０の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長して第１及び第２外部電極３１、３２を形成してもよい。
上記第１及び第２外部電極３１、３２は、導電性金属及びガラスを含んで形成されてもよい。
静電容量の形成のために、第１及び第２外部電極３１、３２は上記セラミック本体１０の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長して形成されてもよく、上記セラミック本体１０の第１及び第２側面に露出した第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂを通じて第１及び第２内部電極２１、２２と電気的に連結されることができる。
上記第１及び第２外部電極３１、３２は、上記第１及び第２内部電極２１、２２と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上の導電性金属で形成されてもよい。
上記第１及び第２外部電極３１、３２は、上記導電性金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布した後焼成することで形成してもよい。
本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２上に銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
一般的に、積層セラミックキャパシタは印刷回路基板上に実装されるため、通常、外部電極上にニッケル／すずめっき層を形成する。
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であって、基板上に実装せず、上記積層セラミックキャパシタの上記第１外部電極３１及び第２外部電極３２と基板回路とが、銅（Ｃｕ）材質であるビア（ｖｉａ）を通じて電気的に連結される。
従って、本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２上に、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性のよい銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
一方、上記第１外部電極３１及び第２外部電極３２も、銅（Ｃｕ）を主成分としているが、ガラス（ｇｌａｓｓ）が含まれており、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工時、上記ガラスに含まれた成分が上記レーザーを吸収するため、ビアの加工深さを調節することができないという問題がある。
従って、本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２上に銅（Ｃｕ）からなる金属層を形成することで、上記問題を解決することができる。
上記銅（Ｃｕ）からなる金属層を形成する方法は特に制限されず、例えば、めっきにより形成することができる。
他の方法として、銅（Ｃｕ）は含むが、ガラスフリットは含まない導電性ペーストを上記第１外部電極３１及び第２外部電極３２上に塗布して形成してもよいが、特に制限されない。
上記塗布法によると、焼成後の上記金属層は銅（Ｃｕ）だけからなることもできる。
図２を参照すると、本発明の一実施形態による積層セラミックキャパシタの上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さをＧ１、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さをＢＷ１、上記セラミック本体１０の端面から上記第１及び第２リードに対応する位置までの長さをＭ１とすると、３０μｍ≦Ｇ１＜ＢＷ１−Ｍ１を満たすことができる。
上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さＧ１が３０μｍ≦Ｇ１＜ＢＷ１−Ｍ１を満たすように調節することで、めっき液浸透による信頼性低下を防ぐことができる。
上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さＧ１が３０μｍ未満では、めっき液浸透により信頼性が低下する恐れがある。
上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さＧ１が、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さＢＷ１から上記セラミック本体１０の端面から上記第１及び第２リードに対応する位置までの長さＭ１を引いた値と同一の場合には、リードを形成することができないため、セラミック本体１０の両側面で内部電極と外部電極を連結することができない。
本発明の他の実施形態による積層セラミックキャパシタは、上記本発明の一実施形態による特徴に加えて、上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さＭ１が５０μｍ≦Ｍ１＜ＢＷ１−Ｇ１を満たすことができる。
上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＭ１が５０μｍ≦Ｍ１＜ＢＷ１−Ｇ１を満たすように調節することで、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良を防ぐことができ、信頼性に優れた積層セラミックキャパシタを具現することができる。
上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する位置までの長さＭ１が５０μｍ未満では、剥離不良が発生する恐れがあり、信頼性が低下するという問題がある。
上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さＭ１がＢＷ１−Ｇ１と一致する場合には、上記リードを形成することができないため、セラミック本体１０の側面で内部電極と外部電極を連結することができない。
一方、本発明の一実施形態によると、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅは、５μｍ以上であってもよい。
上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅを５μｍ以上に調節することで、めっき液浸透による信頼性低下を防ぐことができる。
上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅが５μｍ未満では、めっき液浸透により信頼性が低下する恐れがある。
上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の平均厚さｔｅ、上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さＧ１、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さＢＷ１、及び上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さＭ１は、図２のようにセラミック本体１０の長さ−幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
例えば、図２のようにセラミック本体１０の厚さＴ方向の中央部で切断した長さ及び幅方向（Ｌ−Ｗ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから上記第１及び第２外部電極３１、３２の各部分の長さ及び厚さを測定することができる。
図３は図１のＹ−Ｙ'線の断面図である。
図３を参照すると、上記第１内部電極２１は、上記セラミック本体１０の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第１ビア２１ｃにより上記第１外部電極３１と連結され、上記第２内部電極２２は、上記セラミック本体１０の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第２ビア２２ｃにより上記第２外部電極３２と連結されることができる。
一般的に、基板内蔵用積層セラミックキャパシタは、外部電極上に銅（Ｃｕ）めっき層を別に形成するため、めっき液浸透による内部電極の損傷が発生し得る。
そのため、基板内蔵用積層セラミックキャパシタでは、上部及び下部カバー層を厚く形成し、上記めっき液浸透による内部電極の損傷を防いでいる。
しかし、上記のように上部及び下部カバー層を厚く形成する場合、基板内蔵用積層セラミックキャパシタの内部の電流経路が長くなり、等価直列インダクタンス（ＥＳＬ）を低減させることが容易でないという問題があった。
しかし、本発明の一実施形態によると、上記第１内部電極２１は、上記セラミック本体１０の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第１ビア２１ｃにより上記第１外部電極３１と連結され、上記第２内部電極２２は、上記セラミック本体１０の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第２ビア２２ｃにより上記第２外部電極３２と連結されることで、等価直列インダクタンス（ＥＳＬ）を低減させることができる。
具体的には、上記基板内蔵用積層セラミックキャパシタの内部の電流経路を短縮させることで、等価直列インダクタンス（ＥＳＬ）を低減させることができる。
一般的な基板内蔵用積層セラミックキャパシタの場合、電流経路は第１外部電極に印加された電圧により、電流がセラミック本体の第１端面を通じて第１内部電極に移動し、セラミック本体の第２端面を通じて第２内部電極と第２外部電極に移動するように形成される。
しかし、本発明の一実施形態のように、上記第１内部電極２１が上記セラミック本体１０の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第１ビア２１ｃにより上記第１外部電極３１と連結され、上記第２内部電極２２が上記セラミック本体１０の第１及び第２主面のうち一つ以上に延長形成された一つ以上の第２ビア２２ｃにより上記第２外部電極３２と連結されると、電流経路を短縮することができる。
即ち、本発明の一実施形態によりセラミック本体の第１または第２主面を通じて電流が流れると、セラミック本体の両端面を通じて流れる電流経路に比べて、電流経路が短縮されることができる。
上記のように、電流経路が短縮されることにより、上記基板内蔵用積層セラミックキャパシタの等価直列インダクタンス（ＥＳＬ）を低減することができる。
図３には、上記第１及び第２ビア２１ｃ、２２ｃがそれぞれ１個ずつ示されているが、これに制限されず、ビアの個数及び形態は、本発明の目的に応じて多様に変化させてもよいことは言うまでもない。
一方、上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さをＧ２、上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体の端面までの長さをＢＷ２、上記セラミック本体１０の端面から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さをＭ２とするとき、３０μｍ≦Ｇ２＜ＢＷ２−Ｍ２を満たすことができる。
上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＧ２が３０μｍ≦Ｇ２＜ＢＷ２−Ｍ２を満たすように調節することで、めっき液浸透による信頼性低下を防ぐことができる。
上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＧ２が３０μｍ未満では、めっき液浸透により信頼性が低下する恐れがある。
上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＧ１が、上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さＢＷ２から上記セラミック本体１０の端面から第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＭ２を引いた値と同一の場合は、ビアを形成することができないため、セラミック本体１０の上下面で内部電極と外部電極を連結することができない。
本発明の他の実施形態による積層セラミックキャパシタは、上記セラミック本体１０の端面から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＭ２が５０μｍ≦Ｍ２＜ＢＷ２−Ｇ２を満たすことができる。
上記セラミック本体１０の端面から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＭ２が５０μｍ≦Ｍ１＜ＢＷ２−Ｇ２を満たすように調節することで、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良を防ぐことができ、信頼性に優れた積層セラミックキャパシタを具現することができる。
上記セラミック本体１０の端面から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＭ２が５０μｍ未満では、剥離不良が発生することがあり、信頼性が低下するという問題がある。
上記セラミック本体１０の端面から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＭ２がＢＷ２−Ｇ２と一致する場合には、上記ビアを形成することができないため、セラミック本体１０の上下面で内部電極と外部電極を連結することができない。
本発明の他の実施形態は、誘電体層１１を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の両端面から一定距離離隔されて積層され、上記セラミック本体１０の第１及び第２側面のいずれか一つ以上に露出したリード２１ａ、２１ｂ、２２ａ、２２ｂを有する第１内部電極２１及び第２内部電極２２と、上記セラミック本体１０の第１及び第２端面から第１及び第２主面、第１及び第２側面に延長形成された第１及び第２外部電極３１、３２と、を含み、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さをＧ１、上記セラミック本体１０の第１及び第２側面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体１０の端面までの長さをＢＷ１、上記セラミック本体１０の端面から上記第１及び第２リード２１ａ、２１ｂ、２２ａ、２２ｂに対応する第１及び第２外部電極３１、３２までの長さをＭ１とすると、５０μｍ≦Ｍ１＜ＢＷ１−Ｇ１を満たす基板内蔵用積層セラミックキャパシタを提供する。
上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さをＧ２、上記セラミック本体１０の第１及び第２主面に形成された上記第１及び第２外部電極３１、３２の端から上記セラミック本体の端面までの長さをＢＷ２、上記セラミック本体１０の端面から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さをＭ２とすると、３０μｍ≦Ｇ２＜ＢＷ２−Ｍ２を満たすことができる。
上記本発明の他の実施形態による特徴に加えて、上記セラミック本体１０の端面から上記第１及び第２ビア２１ｃ、２２ｃに対応する第１及び第２外部電極３１、３２までの長さＭ２が、５０μｍ≦Ｍ２＜ＢＷ２−Ｇ２を満たすことができる。
上記セラミック本体の第１及び第２側面に形成された上記第１及び第２外部電極の平均厚さは５μｍ以上であってもよい。
上記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成されてもよい。
その他上記した他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同一であるため、ここでは、その説明を省略する。
本発明の一実施形態による基板内蔵用積層セラミックキャパシタの製造方法は、まず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックグリーンシートを用意する。これを用いて誘電体層を形成することができる。
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍ厚さのシート（ｓｈｅｅｔ）状に製作することができる。
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意することができる。
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、２００〜３００層積層してセラミック本体１０を製作することができる。
次に、上記セラミック本体の上下面及び端部に導電性金属及びガラスを含む第１外部電極及び第２外部電極を形成してもよい。
上記導電性金属は特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上であってもよい。
上記ガラスは特に制限されず、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質を使用してもよい。
上記第１及び第２外部電極は、上記セラミック本体の上下面及び端部に形成されることにより、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
次に、上記第１外部電極及び第２外部電極上に銅（Ｃｕ）からなる金属層を形成することができる。
その他、上述した本発明の一実施形態による基板内蔵用積層セラミックキャパシタの特徴と同じ部分に対してはその説明を省略する。
図４は、本発明のさらに他の実施形態による積層セラミックキャパシタ内蔵型印刷回路基板１００を示す断面図である。
図４を参照すると、本発明の他の実施形態による積層セラミックキャパシタ内蔵型印刷回路基板１００は、絶縁基板１１０と、上記本発明の一実施形態による基板内蔵用積層セラミックキャパシタと、を含んでもよい。
上記絶縁基板１１０は絶縁層１２０が含まれた構造からなり、必要に応じて、図４に例示されたように多様な形態の層間回路を構成する導電性パターン１３０と、導電性ビアホール１４０と、を含んでもよい。このような絶縁基板１１０は、内部に積層セラミックキャパシタを含む印刷回路基板１００であってもよい。
上記積層セラミックキャパシタは印刷回路基板１００に挿入された後印刷回路基板１００の熱処理などのような後工程の進行中に様々な過酷な環境を同様に経験する。
特に、熱処理工程において、印刷回路基板１００の収縮及び膨脹は印刷回路基板１００の内部に挿入された積層セラミックキャパシタに直接伝達されて積層セラミックキャパシタと印刷回路基板１００の接着面にストレスを加えるようになる。
積層セラミックキャパシタと印刷回路基板１００の接着面に印加されたストレスが接着強度より高いと、接着面が剥がれる剥離不良が発生する。
積層セラミックキャパシタと印刷回路基板１００との接着強度は、積層セラミックキャパシタと印刷回路基板１００の電気化学的結合力と接着面の有効表面積に比例し、積層セラミックキャパシタと印刷回路基板１００の接着面の有効表面積を向上させるために、積層セラミックキャパシタの表面粗度を制御して積層セラミックキャパシタと印刷回路基板１００の剥離現象を改善することができる。
以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれにより制限されない。
実施例
実施例は、基板内蔵用積層セラミックキャパシタのセラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅ、上記第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧ１、及び上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭ１の数値が本発明の数値範囲を満たすように製作した。
比較例
比較例は、基板内蔵用積層セラミックキャパシタにおいて、セラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅ、上記第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧ１、及び上記セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭ１の数値が本発明の範囲から外れることを除き、上記実施例と同様の条件で製作した。
下表１は、本発明の実施形態による基板内蔵用積層セラミックキャパシタのセラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅ、上記第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧ１の値による信頼性を比較したものである。
上記信頼性の評価は、めっき液浸透による加速寿命の低下有無で判断した。具体的には、湿度条件８５８５（８５℃、８５％湿度）で１時間、定格電圧を印加して行い、不良率が０．０１％未満のものを◎、不良率が０．０１％〜１．００％のものを○、不良率が１．００％〜５０％のものを△、不良率が５０％以上のものを×と表示した。
Figure 0006008138
 ＊：比較例
上記表１を参照すると、比較例であるサンプル１〜１０は、セラミック本体の第１及び第２側面に形成された第１及び第２外部電極の平均厚さｔｅが本発明の数値範囲から外れるもので、めっき液浸透による加速寿命の低下により、信頼性において問題があることが分かる。
また、比較例であるサンプル１１、１２、１６及び１７は、第１及び第２外部電極の端から第１及び第２リードに対応する第１及び第２外部電極までの長さＧ１が本発明の数値範囲から外れるもので、信頼性に問題があることが分かる。
一方、実施例であるサンプル１３〜１５及び１８〜２０は、本発明の数値範囲を満たすもので、信頼性に優れることが分かる。
下表２は本発明の実施形態による基板内蔵用積層セラミックキャパシタのセラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭ１の値による信頼性を比較したものである。
上記信頼性の評価は、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）有無で判断した。具体的には、セラミック本体の切断面のモールド（Ｍｏｌｄ）検査で剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）有無を判断し、不良率が０．０１％未満のものを◎、不良率が０．０１％〜１．００％のものを○、不良率が１．００％〜５０％のものを△、不良率が５０％以上のものを×と表示した。
Figure 0006008138
 ＊：比較例
上記表２を参照すると、比較例であるサンプル２１〜２６は、セラミック本体の端面から上記第１及び第２リードに対応する第１及び第２外部電極までの長さＭ１が本発明の数値範囲から外れるもので、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良により信頼性に問題があることが分かる。
一方、実施例であるサンプル２７〜３２は、本発明の数値範囲を満たすもので、信頼性に優れることが分かる。
図５は、本発明の実施例及び比較例による等価直列インダクタンス（ＥＳＬ）を示すグラフである。
図５を参照すると、本発明の実施例による等価直列インダクタンス（ＥＳＬ）が比較例による等価直列インダクタンス（ＥＳＬ）より低いことが分かる。
従って、本発明の一実施形態によると、基板内蔵用積層セラミックキャパシタの内部電極をセラミック本体の側面に延長して露出させ、内部にビアを形成しビアを通じて内部電極と外部電極を連結することで、電流経路（Ｃｕｒｒｅｎｔ Ｐａｔｈ）を短縮し、等価直列インダクタンス（ＥＳＬ）を減少させることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１１ 誘電体層
１０ セラミック本体
２１、２２ 第１及び第２内部電極
２１ａ、２１ｂ、２２ａ、２２ｂ 第１及び第２リード
２１ｃ、２２ｃ 第１及び第２ビア
３１、３２ 第１及び第２外部電極
１００ 印刷回路基板
１１０ 絶縁基板
１２０ 絶縁層
１３０ 導電性パターン
１４０ 導電性ビアホール
ｔｅ セラミック本体の側面に形成された第１及び第２外部電極の平均厚さ

Claims (10)

  1. 誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
    前記誘電体層を介して積層され、前記セラミック本体の幅方向の第１及び第２側面に露出した第１及び第２リードを有し、長さ方向の第１端面に露出した第１内部電極、及び前記セラミック本体の幅方向の第１及び第２側面に露出した第１及び第２リードを有し、長さ方向の第２端面に露出した第２内部電極と、
    前記セラミック本体の長さ方向の第１及び第２端面から、第１及び第２主面と第１及び第２側面とにまで延長形成され、且つ長さ方向の第１及び第２端面において前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、
    前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記第１及び第２リードに対応する位置までの長さをＧ１、前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ１、前記セラミック本体の端面から前記第１及び第２リードに対応する位置までの長さをＭ１とすると、３０μｍ≦Ｇ１＜ＢＷ１−Ｍ１を満たし、前記第１内部電極は前記セラミック本体の第１及び第２主面のうち一つ以上にまで延長形成された一つ以上の第１ビアにより前記第１外部電極と連結され、前記第２内部電極は前記セラミック本体の第１及び第２主面のうち一つ以上にまで延長形成された一つ以上の第２ビアにより前記第２外部電極と連結され、前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の平均厚さは５μｍ以上である、基板内蔵用積層セラミック電子部品。
  2. 前記セラミック本体の端面から前記第１及び第２リードに対応する位置までの長さＭ１は、５０μｍ≦Ｍ１＜ＢＷ１−Ｇ１を満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
  3. 前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記第１及び第２ビアに対応する位置までの長さをＧ２、前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ２、前記セラミック本体の端面から前記第１及び第２ビアに対応する位置までの長さをＭ２とすると、３０μｍ≦Ｇ２＜ＢＷ２−Ｍ２を満たす、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
  4. 前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記第１及び第２ビアに対応する位置までの長さをＧ２、前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ２、前記セラミック本体の端面から前記第１及び第２ビアに対応する位置までの長さをＭ２とすると、５０μｍ≦Ｍ２＜ＢＷ２−Ｇ２を満たす、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
  5. 前記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成される、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
  6. 誘電体層を含み、対向する第１及び第２主面、対向する第１側面及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
    前記誘電体層を介して積層され、前記セラミック本体の幅方向の第１及び第２側面のいずれか一つ以上に露出した第１及び第２リードを有し、それぞれ前記セラミック本体の長さ方向の第１及び第２端面に交互に露出する第１内部電極及び第２内部電極と、
    前記セラミック本体の長さ方向の第１及び第２端面から、第１及び第２主面と第１及び第２側面とにまで延長形成され、且つ長さ方向の第１及び第２端面において前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、
    前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記第１及び第２リードに対応する位置までの長さをＧ１、前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ１、前記セラミック本体の端面から前記第１及び第２リードに対応する位置までの長さをＭ１とすると、５０μｍ≦Ｍ１＜ＢＷ１−Ｇ１を満たし、前記第１内部電極は前記セラミック本体の第１及び第２主面のうち一つ以上にまで延長形成された一つ以上の第１ビアにより前記第１外部電極と連結され、前記第２内部電極は前記セラミック本体の第１及び第２主面のうち一つ以上にまで延長形成された一つ以上の第２ビアにより前記第２外部電極と連結され、前記セラミック本体の第１及び第２側面に形成された前記第１及び第２外部電極の平均厚さは５μｍ以上である、基板内蔵用積層セラミック電子部品。
  7. 前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記第１及び第２ビアに対応する位置までの長さをＧ２、前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ２、前記セラミック本体の端面から前記第１及び第２ビアに対応する位置までの長さをＭ２とすると、３０μｍ≦Ｇ２＜ＢＷ２−Ｍ２を満たす、請求項６に記載の基板内蔵用積層セラミック電子部品。
  8. 前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記第１及び第２ビアに対応する位置までの長さをＧ２、前記セラミック本体の第１及び第２主面に形成された前記第１及び第２外部電極の端から前記セラミック本体の端面までの長さをＢＷ２、前記セラミック本体の端面から前記第１及び第２ビアに対応する位置までの長さをＭ２とすると、５０μｍ≦Ｍ２＜ＢＷ２−Ｇ２を満たす、請求項６または７に記載の基板内蔵用積層セラミック電子部品。
  9. 前記第１及び第２外部電極上には銅（Ｃｕ）からなる金属層がさらに形成された、請求項６から８のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
  10. 絶縁基板と、
    前記絶縁基板内に内蔵された請求項１から９のいずれか１項に記載の基板内蔵用積層セラミック電子部品と、
    を含む積層セラミック電子部品内蔵型印刷回路基板。
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