KR101185892B1 - 세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품 - Google Patents

세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품 Download PDF

Info

Publication number
KR101185892B1
KR101185892B1 KR1020110093692A KR20110093692A KR101185892B1 KR 101185892 B1 KR101185892 B1 KR 101185892B1 KR 1020110093692 A KR1020110093692 A KR 1020110093692A KR 20110093692 A KR20110093692 A KR 20110093692A KR 101185892 B1 KR101185892 B1 KR 101185892B1
Authority
KR
South Korea
Prior art keywords
ceramic
coating layer
ceramic chip
chip
manufacturing
Prior art date
Application number
KR1020110093692A
Other languages
English (en)
Inventor
김선기
Original Assignee
김선기
조인셋 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김선기, 조인셋 주식회사 filed Critical 김선기
Priority to KR1020110093692A priority Critical patent/KR101185892B1/ko
Application granted granted Critical
Publication of KR101185892B1 publication Critical patent/KR101185892B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/64—Manufacture or treatment of solid state devices other than semiconductor devices, or of parts thereof, not peculiar to a single device provided for in groups H01L31/00 - H10K99/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/12—Protection against corrosion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Thermistors And Varistors (AREA)

Abstract

내부의 세라믹 칩 바디를 외부의 환경변화로부터 신뢰성 있게 보호해주는 절연 코팅층을 균일하고 신뢰성 있게 제공하는 제조방법이 개시된다. 상기 제조방법은, 반도체의 전기적 성능을 갖는 세라믹 소성체의 표면에 점착성이 있는 액상 폴리머의 폴리머 코팅층을 형성하는 단계; 상기 폴리머 코팅층의 표면에 상기 점착성으로 열 용융성 절연 파우더의 파우더 코팅층을 형성하는 단계; 및 상기 폴리머 코팅층과 파우더 코팅층이 형성된 상기 세라믹 소성체를 열 처리하여 상기 절연 파우더가 용융되어 인접한 절연 파우더끼리 서로 연결되어 상기 세라믹 소성체의 표면에 절연 코팅층을 형성하는 단계를 포함한다.

Description

세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품{Method for making ceramic chip body and ceramic chip element made by the same}
본 발명은 전기적 성능을 갖는 세라믹 칩 바디의 제조방법에 관한 것으로, 특히 내부의 세라믹 칩 바디를 외부의 환경변화로부터 신뢰성 있게 보호해주는 절연 코팅층을 균일하고 신뢰성 있게 제공하는 제조방법에 관한 것으로, 더욱이 제조가 용이하고 신뢰성 있는 품질을 제공해주는 세라믹 칩 바디 제조방법에 관련한다.
전기적 성능을 갖는 세라믹 칩 부품으로는 적층 세라믹 칩 캐패시터(MLCC), 칩 저항, 칩 바리스터, 칩 서미스터, 칩 페라이트 및 칩 압전체 등이 있다.
통상, 전기적 성능을 갖는 세라믹 칩 부품은 사각형의 형상을 가지며 전기적 성능을 갖고 내부전극이 형성된 다수의 그린시트가 적층되어 소성된 세라믹 칩 바디 및 세라믹 칩 바디 외부에 형성되어 내부 전극과 전기적으로 연결되는 외부 전극으로 이루어지고 필요한 경우 부식 방지 등을 위하여 세라믹 칩 바디 위에 절연 코팅층이 형성된다.
여기서, 칩 바리스터, 칩 서미스터, 칩 페라이트 및 칩 압전체 등의 세라믹 칩 부품은 반도체의 전기적 특성을 갖는 세라믹 재료를 사용하여 제조한다.
이들 반도체의 전기적 특성을 갖는 세라믹 재료로 형성된 세라믹 칩 바디는 충분한 절연성을 제공하지 못하기 때문에 외부 환경 변화에 따라 부식되기 쉽거나, 습식 도금 시 도금액에 부식이 잘 되어 품질이 나쁘고 특성이 저하된다는 단점이 있다.
이러한 단점을 극복하기 위하여 종래에는, 이들 반도체의 전기적 특성을 갖는 세라믹 칩 바디 위에 절연 폴리머를 진공 증착 또는 함침(Dipping)하여 절연 폴리머 코팅층을 형성하였다.
그러나, 이러한 기술에 의하면 폴리머 코팅층은 절연이어서 세라믹 칩 바디 내부에 형성된 내부 전극과 외부에 형성되는 외부전극을 전기적으로 연결하려면 절연 폴리머 코팅층을 연삭 등을 이용해 제거해야 한다는 단점이 있다. 또한, 폴리머 코팅층은 통상 경도가 낮아 외부의 충격에 의해 상처가 나기 쉽고, 열에 약하여 이후 제공되는 높은 온도의 열처리 공정을 견디기 어려우며, 외부전극과 쉽게 분리되는 단점이 있다.
또 다른 종래의 기술에 의하면, 반도체의 전기적 특성을 갖는 세라믹 칩 바디를 글라스 파우더가 고루 섞인 용액에 함침시킨 후 꺼내어 과다한 용액을 회전에 의해 제거한 다음 열처리를 통하여 용액을 추가 제거하면서 글라스 파우더를 용융하여 세라믹 칩 바디에 글라스 코팅층을 형성하였다.
여기서 용액으로는 점착성이 없고 열에 의해 증발되는 순수(Pure Water)를 주로 사용하였다.
그러나, 이러한 기술에 의하면, 글라스 파우더의 비중이 높기 때문에 시간이 지남에 따라 용액 중에서 밑으로 가라 않아 일정한 작업 조건을 제공해 주기 어렵고, 더욱이 세라믹 칩 바디에 도포된 글라스 파우더가 포함된 용액이 중력에 의해 아래로 내려가는 현상 때문에 세라믹 칩 바디 전체에 균일하게 신뢰성 있는 글라스 코팅층을 제공하기 어렵다는 단점이 있다. 또한, 글라스 파우더가 용액에 섞여 있어 전체적으로는 액상이므로 액상의 코팅제를 다수의 크기가 작은 세라믹 칩 바디에 균일한 두께로 고루 형성하기에는 어려운 점이 많으며, 이러한 이유로 세라믹 칩 바디에 글라스 코팅층을 형성하는 경우 글라스 코팅층의 두께가 일정치 않아 상기의 제조 공정을 여러 번 시행하여 글라스 코팅층을 형성해야 하는 단점이 있다.
따라서, 본 발명은 이러한 문제점을 해결하기 위하여 제안되는 것으로, 본 발명의 목적은 반도체의 전기적 성능을 갖는 세라믹 칩 바디에 절연 코팅층을 균일하고 신뢰성 있게 제공하는 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체의 전기적 성능을 갖는 세라믹 칩 바디에 절연 코팅층을 경제성이 있게 형성하는 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기의 제조방법으로 제조된 반도체의 전기적 특성을 갖는 세라믹 칩 부품을 제공하는 것이다.
상기의 목적은, 반도체의 전기적 성능을 갖는 세라믹 소성체의 표면에 점착성이 있는 액상 폴리머의 폴리머 코팅층을 형성하는 단계; 상기 폴리머 코팅층의 표면에 상기 점착성으로 열 용융성 절연 파우더의 파우더 코팅층을 형성하는 단계; 및 상기 폴리머 코팅층과 상기 파우더 코팅층이 형성된 상기 세라믹 소성체를 열 처리하여 상기 절연 파우더가 용융되어 인접한 절연 파우더끼리 서로 연결되어 상기 세라믹 소성체의 표면에 절연 코팅층을 형성하는 단계를 포함하는 세라믹 칩 바디의 제조방법에 의해 달성된다.
바람직하게, 상기 세라믹 소성체는 칩 바리스터, 칩 서미스터, 칩 페라이트, 칩 압전체 중 어느 하나이거나 또는 이들 중 적어도 둘 이상의 조합일 수 있다.
바람직하게, 상기 세라믹 소성체는 육면체 형상일 수 있으며, 상기 세라믹 소성체 내부에 내부전극이 형성될 수 있다.
바람직하게, 상기 세라믹 소성체는 다수의 그린시트가 적층되어 형성될 수 있다.
바람직하게, 상기 액상 폴리머의 점착성은 자기 점착성을 갖는 상태(Sticky)일 수 있으며, 상기 액상 폴리머의 용제는 수용성일 수 있다.
바람직하게, 상기 폴리머 코팅층을 형성하기 위해 상기 액상 폴리머에 상기 세라믹 소성체를 함침한 후 믹싱 또는 회전을 수행하여 상기 폴리머 코팅층이 균일하게 형성되도록 할 수 있고, 더욱 바람직하게, 상기 믹싱 또는 상기 회전에 진동, 진공 또는 브러싱(brushing) 중 적어도 어느 하나의 공정이 추가 또는 병행될 수 있다.
바람직하게, 상기 절연 파우더는 글라스 또는 에폭시수지, 폴리이미드수지, 및 팔레린수지를 포함하는 내열 폴리머 재료 중 어느 하나일 수 있으며, 상기 절연 파우더가 내열 폴리머 재료인 경우, 상기 세라믹 소성체의 양단에 형성된 절연 코팅층을 연삭하여 제거하는 단계를 추가로 포함할 수 있다.
바람직하게, 상기 절연 파우더의 용융은 250℃ 내지 900℃에서 이루어질 수 있다.
바람직하게, 상기 절연 코팅층은, 습식도금 시 도금 용액이 상기 세라믹 칩 바디에 침투되지 않도록 한다.
바람직하게, 상기 절연 코팅층의 두께는 0.0005㎜ 내지 0.005㎜일 수 있다.
바람직하게, 상기 세라믹 소성체의 양단에 습식 도금으로 외부 전극을 형성하는 단계를 추가로 포함하여 세라믹 칩을 제조할 수 있다.
바람직하게, 상기 습식 도금은 니켈 위에 주석이 순차적으로 형성되어 이루어진다.
상기의 구성에 의하면, 반도체의 전기적 성능을 갖는 세라믹 칩 바디에 절연 코팅층을 균일하고 신뢰성 있게 형성할 수 있다.
또한, 반도체의 전기적 성능을 갖는 세라믹 칩 바디에 절연 코팅층을 경제성이 있게 형성할 수 있다.
또한, 반도체의 전기적 특성을 갖는 세라믹 칩 부품을 제공하기 용이하다.
도 1은 본 발명의 제조방법에 의해 제조된 반도체의 전기적 성능을 갖는 세라믹 칩 부품(10)을 나타내는 사시도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도의 일 예를 나타낸다.
도 3은 도 1의 A-A'를 따라 절단한 단면도의 다른 예를 나타낸다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예를 상세하게 설명한다.
도 1은 본 발명의 제조방법에 의해 제조된 반도체의 전기적 성능을 갖는 세라믹 칩 부품(10)을 나타내는 사시도이고, 도 2는 도 1의 A-A'를 따라 절단한 단면도의 일 예를 나타낸다.
도 1과 같이, 세라믹 칩 부품(10)의 외관을 구성하는 직육면체 형상의 세라믹 칩 바디(100)는 반도체의 전기적 성능을 갖는 세라믹 소성체(140)로 이루어지고, 외면은 절연 코팅층(120)에 의해 코팅되며, 세라믹 칩 바디(100)의 내부에 형성된 내부전극(130, 131)은 세라믹 칩 바디(100)의 대향하는 양단에 형성된 외부전극(110, 111)과 전기적으로 연결된다.
이하, 도 2의 세라믹 칩 바디(100)의 제조방법에 대해 설명한다.
반도체의 전기적 성능을 갖는 일정한 체적의 세라믹 소성체(140)를 제조한다(단계 1).
여기서, 세라믹 소성체(140)는 반도체의 전기적 성능을 갖는 칩 바리스터, 칩 서미스터, 칩 페라이트, 칩 압전체 중 어느 하나이거나 또는 이들 중 적어도 둘 이상의 조합일 수 있다.
도 1과 같이, 세라믹 소성체(140)는 직육면체 형상이지만, 이에 한정되지는 않는다. 세라믹 소성체(140)는 다수의 그린시트가 적층되어 통상의 소성 공정에 의해 형성될 수 있다.
이어, 세라믹 소성체(140)의 표면에 점착성이 있는 액상 폴리머로 구성된 폴리머 코팅층을 균일하게 형성한다(단계 2).
바람직하게, 액상 폴리머의 점착성은 자기 점착성을 갖는 상태(Sticky)를 의미할 수 있다.
점착성이 너무 큰 경우, 세라믹 소성체끼리 분리되기 어려워 분리되지 않은 부분에 후술하는 절연 파우더가 부착하기 어렵고, 점착성이 너무 작은 경우 세라믹 소성체에 제공되는 절연 파우더가 분리되기 쉽다는 단점이 있다.
이러한 점을 고려하여, 바람직하게, 액상 폴리머의 점착력은 300gf/inch 이하일 수 있다.
바람직하게, 액상 폴리머는 수용성이고 폴리머 고형분의 함량은 3% 내지 50% 일 수 있으며, 폴리머는 아크릴, 아민 또는 우레탄 중 어느 하나일 수 있다.
액상의 폴리머가 수용성인 경우, 이후 제공되는 열에 의해 세라믹 소성체 위에 불순물을 남기지 않고 증발되기 용이하다.
폴리머 코팅층을 균일하게 형성하기 위해서 점착성 있는 액상 폴리머에 세라믹 소성체를 함침한 후 일정 시간 동안 믹싱과 회전을 수행할 수 있다. 바람직하게, 믹싱과 회전에는 진동, 진공 또는 브러싱(brushing) 중 적어도 어느 하나의 공정이 추가 또는 병행될 수 있다.
이어, 액상의 폴리머 코팅층 표면에 열 용융성의 글라스(glass) 파우더를 점착하여 글라스 파우더에 의한 파우더 코팅층을 형성한다(단계 3).
바람직하게, 글라스 파우더에는 환경 파괴 물질인 납 등이 포함되지 않는다. 여기서, 글라스 파우더의 크기는 세라믹 소성체의 표면에 형성된 액상의 폴리머 코팅층에 잘 붙어 있도록 작을수록 그리고 편평한 것일수록 좋다.
바람직하게, 글라스 파우더의 크기는 0.01㎜ 이하일 수 있다.
파우더 코팅층을 균일하게 형성하기 위해서, 액상의 폴리머 코팅층 표면에 열 용융성의 글라스(glass) 파우더를 제공한 후 일정 시간 동안 믹싱과 회전을 수행할 수 있다. 바람직하게, 믹싱과 회전에는 진동, 진공 또는 브러싱(brushing) 중 적어도 어느 하나의 공정이 추가 또는 병행될 수 있다.
여기서, 파우더 자체는 점착성이 없어 파우더끼리는 서로 점착이 되지 않으므로 액상의 폴리머 코팅층이 형성된 표면에만 파우더가 점착되어 결과적으로 폴리머 코팅층에 파우더 코팅층이 균일하게 형성된다.
다음, 액상의 폴리머 코팅층 표면에 글라스 파우더의 파우더 코팅층이 균일하게 형성된 상태에서 글라스 파우더를 열 처리하여 글라스 파우더를 용융시켜 인접한 글라스 파우더끼리 서로 연결함으로써 세라믹 소성체(140)의 표면에 절연 코팅층(120)을 형성한다(단계 4).
여기서, 열 처리하는 공정 중 폴리머 코팅층에 포함된 폴리머 고형분은 탄화되어 소멸되지만 일부가 불순물로 남을 수 있는데 이 경우에도 잔류하는 탄화물은 절연 코팅층에 의해 덮이고 세라믹 칩 부품에 전기적으로 영향을 미치지 않는다.
바람직하게, 절연 코팅층(120) 형성 이후에 디핑 공정에 의해 수행되는 1차 외부전극의 형성 조건을 만족하기 위해 열 처리는 600℃ 내지 900℃에서 30분 내지 3시간 사이에 이루어질 수 있다.
바람직하게, 절연 코팅층(120)은 이후 수행되는 습식도금 시 도금 용액이 세라믹 칩 바디(100)에 침투되지 않도록 한다.
바람직하게, 균일한 두께의 절연 코팅층(120)을 신뢰성 있게 형성하기 위하여 단계 2 내지 4를 2번 이상 반복할 수 있다.
바람직하게, 절연 코팅층(120)의 두께는 0.0005㎜ 내지 0.005㎜일 수 있다.
이후, 절연 코팅층(120)이 형성된 세라믹 칩 바디(100)의 양단에 은(Ag)을 주성분으로 하는 1차 외부전극을 딥핑(Deeping) 방식으로 형성하여 세라믹 칩 바디(100) 내부에 형성된 내부전극(130, 131)과 전기적으로 연결한다(단계 5).
이 과정에서, 1차 외부전극과 내부전극(130, 131)에 포함된 글라스 파우더와 절연 코팅층(120)의 글라스 파우더가 열 용융할 때 서로 융합되어 세라믹 소성체(140) 내부에 형성된 내부전극과 1차 외부전극이 직접 전기적으로 연결된다.
다시 1차 외부전극 위에 습식 도금을 통하여 니켈(Ni) 및 주석(Sn)을 순차적으로 도금하여 외부전극(110, 111)을 형성함으로써 본 발명의 세라믹 칩 부품을 제조한다(단계 6).
실시 예
바리스터(Varistor) 특성을 갖는 내부전극이 형성되고 치수(가로 × 세로 × 높이)가 0.5㎜ × 1㎜ × 0.35㎜, 예를 들면 1005 사이즈인 다수의 세라믹 소성체 바디 표면에 점착성을 갖는 수용성 액상 코팅제를 롤 믹싱과 회전 탈수에 의해 균일하게 도포한다.
이어, D50 기준 입자 크기가 0.0048㎜인 글라스 파우더를 지르코늄 볼(ball)을 사용한 볼 밀에 넣고 1시간 밀링하여 액상 코팅제의 표면에 균일하게 부착되도록 한다.
바람직하게 글라스 파우더를 균일하게 부착하기 위해 진동과 브러쉬를 사용할 수 있다.
다음, 컨베이어 열처리 로에서 단계별로 온도와 시간을 조절하되 최대 810℃에서 90분 동안 열 처리하여 세라믹 소성체 표면에 절연 코팅층을 형성한다.
상기의 공정을 2회 반복하여 세라믹 소성체 표면에 두께가 대략 0.001㎜ 내지 0.004인 절연 코팅층을 균일하게 형성한다.
이후, 절연 코팅층이 형성된 세라믹 소성체 양단에 은(Ag)이 주성분인 1차 외부전극을 형성하고, 이후 1차 외부전극 위에 니켈 및 주석을 순차적으로 습식 도금하여 최종적으로 세라믹 칩 바디 양단에 외부전극을 형성한다.
이때, 습식도금 공정 중 산화성이 강한 도금액이 글라스로 된 절연 코팅층을 통과하지 못하여 결론적으로 세라믹 칩 바디를 보호해주어 최종적으로 품질이 좋고 신뢰성이 있는 세라믹 칩 부품을 제조할 수 있다.
도 3은 도 1의 A-A'를 따라 절단한 단면도의 다른 예를 나타낸다.
이 실시 예에서는 절연 파우더로 글라스 파우더 대신에 절연 폴리머 파우더를 적용하고 있다.
바람직하게, 절연 폴리머 파우더는 폴리이미드, 팔레인 또는 에폭시 등의 내열 폴리머 수지 재료 중 어느 하나일 수 있으며, 250℃ 내지 350℃ 에서 열용융될 수 있다.
따라서, 폴리머 파우더에 의한 절연 코팅층(220)에 의해 내부전극(130, 131)과 외부전극(110, 111) 사이에 전기적으로 절연이 되므로 세라믹 소성체(140) 양단에 형성된 절연 코팅층(220)을 연삭을 통해 제거해야 한다.
다시 말해, 내부전극(130, 131)과 외부전극(110, 111)을 전기적으로 연결하기 위해 절연 폴리머 코팅층을 제거하는 연삭 공정이 추가로 필요하게 된다.
이후, 세라믹 소성체 양단에서 절연 코팅층을 연삭에 의해 제거한 후 세라믹 소성체 양단에 약 250℃ 정도에서 경화되는 은 에폭시(Ag Epoxy)에 디핑하여 1차 외부전극을 형성한 후 이후 1차 외부전극 위에 니켈 및 주석을 습식 도금하여 최종적으로 외부전극을 형성하여 세라믹 칩 부품을 제조할 수 있다.
이때, 상기한 바와 같이, 절연 코팅층에 의해 세라믹 칩 바디는 습식 도금액으로부터 보호된다.
이상에서는 본 발명의 실시 예를 중심으로 설명하였지만, 당업자 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있으며, 따라서, 본 발명의 권리범위는 이하에 기재되는 특허청구범위에 의해 판단되어야 할 것이다.
100: 세라믹 칩 바디
110, 111: 외부전극
120, 220: 절연 코팅층
130, 131: 내부전극
140: 세라믹 소성체

Claims (20)

  1. 반도체의 전기적 성능을 갖는 세라믹 소성체의 표면에 점착성이 있는 액상 폴리머의 폴리머 코팅층을 형성하는 단계;
    상기 폴리머 코팅층의 표면에 상기 점착성으로 열 용융성 절연 파우더의 파우더 코팅층을 형성하는 단계; 및
    상기 폴리머 코팅층과 상기 파우더 코팅층이 형성된 상기 세라믹 소성체를 열 처리하여 상기 절연 파우더가 용융되어 인접한 절연 파우더끼리 서로 연결되어 상기 세라믹 소성체의 표면에 절연 코팅층을 형성하는 단계를 포함하는 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  2. 청구항 1에 있어서,
    상기 세라믹 소성체는 칩 바리스터, 칩 서미스터, 칩 페라이트, 칩 압전체 중 어느 하나이거나 또는 이들 중 적어도 둘 이상의 조합인 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  3. 청구항 1에 있어서,
    상기 세라믹 소성체는 육면체 형상인 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  4. 청구항 1에 있어서,
    상기 세라믹 소성체 내부에 내부전극이 형성된 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  5. 청구항 1에 있어서,
    상기 세라믹 소성체는 다수의 그린시트가 적층되어 형성된 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  6. 청구항 1에 있어서,
    상기 점착성은 자기 점착성을 갖는 상태(Sticky)인 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  7. 청구항 1에 있어서,
    상기 액상 폴리머의 용제는 수용성인 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  8. 청구항 1에 있어서,
    상기 폴리머 코팅층을 형성하기 위해 상기 액상 폴리머에 상기 세라믹 소성체를 함침한 후 믹싱 또는 회전을 수행하여 상기 폴리머 코팅층이 균일하게 형성되도록 하는 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  9. 청구항 8에 있어서,
    상기 믹싱 또는 상기 회전에 진동, 진공 또는 브러싱(brushing) 중 적어도 어느 하나의 공정이 추가 또는 병행되는 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  10. 청구항 1에 있어서,
    상기 절연 파우더는 글라스 또는 에폭시수지, 폴리이미드수지, 및 팔레린수지를 포함하는 내열 폴리머 재료 중 어느 하나인 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  11. 청구항 10에 있어서,
    상기 절연 파우더가 내열 폴리머 재료인 경우, 상기 세라믹 소성체의 양단에 형성된 절연 코팅층을 연삭하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  12. 청구항 1에 있어서,
    상기 용융은 250℃ 내지 900℃에서 이루어지는 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  13. 청구항 1에 있어서,
    상기 절연 코팅층은, 습식도금 시 도금 용액이 상기 세라믹 칩 바디에 침투되지 않도록 하는 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  14. 청구항 1에 있어서,
    상기의 각 단계는 2번 이상 반복하여 이루어지는 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  15. 청구항 1에 있어서,
    상기 절연 코팅층의 두께는 0.0005㎜ 내지 0.005㎜인 것을 특징으로 하는 세라믹 칩 바디의 제조방법.
  16. 반도체의 전기적 성능을 갖는 세라믹 소성체의 표면에 점착성이 있는 액상 폴리머의 폴리머 코팅층을 형성하는 단계;
    상기 폴리머 코팅층의 표면에 상기 점착성으로 열 용융성 절연 파우더의 파우더 코팅층을 형성하는 단계;
    상기 폴리머 코팅층과 상기 파우더 코팅층이 형성된 상기 세라믹 소성체를 열 처리하여 상기 절연 파우더가 용융되어 인접한 절연 파우더끼리 서로 연결되어 상기 세라믹 소성체의 표면에 절연 코팅층을 형성하는 단계; 및
    상기 세라믹 소성체의 양단에 습식 도금으로 외부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 세라믹 칩 부품의 제조방법.
  17. 청구항 16에 있어서,
    상기 습식 도금은 니켈 위에 주석이 순차적으로 형성되어 이루어지는 것을 특징으로 하는 세라믹 칩 부품의 제조방법.
  18. 청구항 16의 제조방법에 의해 제조된 것을 특징으로 하는 세라믹 칩 부품.
  19. 청구항 18에 있어서,
    상기 세라믹 칩 부품은 칩 바리스터, 칩 서미스터, 칩 페라이트, 칩 압전체 중 어느 하나이거나 또는 이들 중 적어도 둘 이상의 조합인 것을 특징으로 하는 세라믹 칩 부품.
  20. 청구항 18에 있어서,
    상기 습식도금은 니켈 위에 주석이 순차적으로 형성되어 이루어지는 것을 특징으로 하는 세라믹 칩 부품.
KR1020110093692A 2011-09-16 2011-09-16 세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품 KR101185892B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110093692A KR101185892B1 (ko) 2011-09-16 2011-09-16 세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110093692A KR101185892B1 (ko) 2011-09-16 2011-09-16 세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품

Publications (1)

Publication Number Publication Date
KR101185892B1 true KR101185892B1 (ko) 2012-09-25

Family

ID=47114112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110093692A KR101185892B1 (ko) 2011-09-16 2011-09-16 세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품

Country Status (1)

Country Link
KR (1) KR101185892B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140148157A (ko) 2013-06-21 2014-12-31 삼성전기주식회사 적층 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품
CN105931839A (zh) * 2015-02-26 2016-09-07 三星电机株式会社 陶瓷电子组件及其制造方法
KR20190004628A (ko) * 2017-07-04 2019-01-14 조인셋 주식회사 복합 기능소자
KR20200031000A (ko) * 2018-09-13 2020-03-23 삼성전기주식회사 적층형 커패시터

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140148157A (ko) 2013-06-21 2014-12-31 삼성전기주식회사 적층 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품
CN105931839A (zh) * 2015-02-26 2016-09-07 三星电机株式会社 陶瓷电子组件及其制造方法
CN105931839B (zh) * 2015-02-26 2019-06-28 三星电机株式会社 陶瓷电子组件及其制造方法
KR20190004628A (ko) * 2017-07-04 2019-01-14 조인셋 주식회사 복합 기능소자
KR101963830B1 (ko) * 2017-07-04 2019-04-01 조인셋 주식회사 복합 기능소자
KR20200031000A (ko) * 2018-09-13 2020-03-23 삼성전기주식회사 적층형 커패시터
KR102115521B1 (ko) 2018-09-13 2020-05-26 삼성전기주식회사 적층형 커패시터

Similar Documents

Publication Publication Date Title
JP6806035B2 (ja) 積層セラミックコンデンサ
US9959975B2 (en) Ceramic electronic component
JP5870895B2 (ja) セラミック電子部品及びその製造方法
KR101185892B1 (ko) 세라믹 칩 바디의 제조방법 및 이를 적용한 세라믹 칩 부품
JP5768272B2 (ja) チップ部品およびその製造方法
US8584348B2 (en) Method of making a surface coated electronic ceramic component
JP2015026840A (ja) セラミック電子部品及びテーピング電子部品連
JP5522533B2 (ja) 表面実装型電子部品およびその製造方法
JP3497840B2 (ja) ガラスコーティング膜を有するチップバリスタの製造方法
WO2006095597A1 (ja) 積層セラミック電子部品
JP2015115392A (ja) 積層型セラミック電子部品およびその製造方法
KR100616673B1 (ko) 절연코팅층을 갖는 반도성 칩 소자 및 그 제조방법
JP2010114167A (ja) 低抵抗チップ抵抗器及びその製造方法
JP4682214B2 (ja) セラミック素子及びその製造方法
KR20190044036A (ko) 적층 세라믹 커패시터 및 그 제조방법
KR20140046301A (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP2021089924A (ja) 積層セラミック電子部品
JPH10116706A (ja) チップ型サーミスタ及びその製造方法
JP2002232204A (ja) 電子部品及びその製造方法
KR100931402B1 (ko) 표면 실장용 세라믹 전자부품 및 그 제조 방법
TW201808625A (zh) 多層結構元件及製造多層結構元件之方法
JP2016054225A (ja) 負特性サーミスタ用半導体セラミック組成物および負特性サーミスタ
JP2007096205A (ja) チップ型ｎｔｃ素子
JP2011124403A (ja) 電子部品の製造方法
JPH11251120A (ja) 積層チップバリスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150907

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160903

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170913

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190906

Year of fee payment: 8