KR20140148157A - 적층 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품 - Google Patents

적층 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품 Download PDF

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Abstract

본 발명은 내부 전극이 형성된 세라믹 그린시트를 적층 및 소성하여 세라믹 적층체를 마련하는 단계; 상기 세라믹 적층체의 측면으로부터 상기 내부 전극까지의 거리(d1)가 8.0 ㎛를 초과하는지 검사하는 단계; 및 상기 측면으로부터 상기 내부 전극까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 측면에 보강층을 형성하는 단계;를 포함하는 적층 세라믹 전자 부품의 제조 방법에 관한 것이다.

Description

적층 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품{Fabricating method of multilayered ceramic electronic component and multilayered ceramic electronic component by fabricating the same}
본 발명은 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품에 관한 것이다.
구체적으로는 신뢰성이 우수한 적층 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품에 관한 것이다.
전자 제품의 소형화, 고성능화 등의 경향에 따라 전자 부품도 소형화 및 고용량화 등이 요구되고 있다. 이러한 소형화 및 고용량화 등의 요구에 적층 세라믹 전자 부품이 각광받고 있으며, 이에 대한 수요가 증대되고 있다.
적층 세라믹 전자부품의 소형화 및 고용량화를 구현하기 위하여는 내부 전극의 고적층 및 내부 전극의 박층화가 요구되고 있다.
적층 세라믹 전자 부품은 일반적으로 세라믹 그린 시트 위에 내부 전극을 형성시킨 후, 이를 적층, 압착, 소성 및 절단하여 제작이 된다.
적층 세라믹 전자 부품의 소형화 경향에 따라서, 상기한 바와 같이 내부 전극을 세라믹 그린 시트에 정렬하여 인쇄 후 이를 적층, 압착, 소성 및 절단하여 세라믹 적층체를 제조하게 되는 경우, 내부 전극이 세라믹 적층체의 일 측면으로 편향되어 형성하게 된다.
즉, 상기 내부 전극이 상기 세라믹 적층체의 일 측면으로 편향됨으로써, 내부 전극이 인접하는 다른 전자 부품과 단락이 발생하거나, 적층 세라믹 전자 부품에서 각각 다른 극성을 갖는 외부 전극이 전기적으로 연결하여 단락이 발생함으로써 불량률이 증가하게 되었다.
이에 따라 적층 세라믹 전자 부품의 제조 공정에서 상술한 내부 전극의 편향 현상이 발생한 세라믹 적층체는 불량으로 분류하여 폐기되고 있는 실정이다.
따라서, 적층 세라믹 전자 부품의 신뢰성을 향상시키고, 제조 공정에서 수득률을 높일 수 있는 방안이 필요한 실정이다.
하기의 선행기술문헌의 특허문헌 1은 세라믹 칩 바디에 관한 것이다.
특허문헌 1은 절연 코팅층을 형성함으로써, 세라믹 칩 바디를 외부의 환경 변화로부터 신뢰성있게 보호해주는 것에 대해서 개시하고 있으나, 본 발명의 보강층에 대응하는 구조에 대해서는 개시하고 있지 아니하다.
한국등록특허공보 제10-1185892호
본 발명은 단락으로 인한 불량률이 감소하고, 신뢰성이 우수한 적층 세라믹 전자 부품의 제조 방법을 제공하고자 함을 목적으로 한다.
본 발명의 일 실시 형태를 따른 적층 세라믹 전자 부품의 제조 방법은 내부 전극이 형성된 세라믹 그린시트를 적층 및 소성하여 세라믹 적층체를 마련하는 단계; 상기 세라믹 적층체의 측면으로부터 상기 내부 전극까지의 거리(d1)가 8.0 ㎛를 초과하는지 검사하는 단계; 및 상기 측면으로부터 상기 내부 전극까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 상기 측면에 보강층을 형성하는 단계;를 포함할 수 있다.
일 실시 형태에 있어서, 상기 보강층을 형성하는 단계는, 상기 보강층의 두께(d2)가 5 ㎛ 내지 20 ㎛가 되도록 상기 보강층을 형성할 수 있다.
일 실시 형태에 있어서, 상기 보강층을 형성하는 단계는, 상기 세라믹 적층체의 너비를 w라고 할 때, 하기의 수학식 1을 만족시키도록 상기 보강층을 형성할 수 있다.
[수학식 1]
0.01 < (d1+d2)/(w/2) < 0.045
일 실시 형태에 있어서, 상기 보강층은 세라믹 분말, 에폭시 및 세라믹 분말이 분산된 에폭시 중 적어도 하나를 이용하여 형성될 수 있다.
일 실시 형태에 있어서, 상기 보강층이 형성된 세라믹 적층체에 상기 내부 전극과 전기적으로 연결되는 외부 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 내부 전극이 형성된 유전체 층을 포함하는 세라믹 적층체; 및 상기 세라믹 적층체의 측면으로부터 상기 내부 전극까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 상기 측면에 형성되는 보강층;을 포함할 수 있다.
일 실시 형태에 있어서, 상기 보강층의 두께(d2)는 5 ㎛ 내지 20 ㎛ 일 수 있다.
일 실시 형태에 있어서, 상기 세라믹 적층체의 너비를 w라고 할 때, 하기의 수학식 1을 만족시킬 수 있다.
[수학식 1]
0.01 < (d1+d2)/(w/2) < 0.045
일 실시 형태에 있어서, 상기 보강층은 세라믹 분말, 에폭시 및 세라믹 분말이 분산된 에폭시 중 적어도 하나일 수 있다.
일 실시 형태에 있어서, 상기 내부 전극과 전기적으로 연결되는 외부 전극을 더 포함할 수 있다.
적층 세라믹 전자 부품의 세라믹 적층체의 측면으로부터 내부 전극까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 상기 측면에 보강층을 형성함으로써, 상기 내부 전극이 세라믹 적층체의 측면으로 노출하여 인접하는 다른 전자 부품과 단락이 발생하는 것을 방지할 수 있다.
단락을 방지함으로써 적층 세라믹 전자 부품이 우수한 신뢰성을 갖도록 할 수 있다.
또한, 내부 전극이 세라믹 적층체의 일 측면으로 편향되어 형성되어, 제품으로 수득할 수 없던 제품을 보강층을 형성시켜 사용이 가능한 상태로 제작함으로써, 적층 세라믹 전자 부품의 제조 공정에서 수득률을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 제조 방법을 개략적으로 도시한 플로우 차트이다.
도 2는 본 발명의 세라믹 적층체의 개략적인 분해 사시도이다.
도 3은 본 발명의 세라믹 적층체의 개략적인 사시도이다.
도 4는 도 3의 A-A`의 개략적인 단면도이다.
도 5는 본 발명의 보강층이 형성된 세라믹 적층체의 개략적인 사시도이다.
도 6은 도 5의 B-B`의 개략적인 단면도이다.
도 7은 외부 전극이 형성된 적층 세라믹 전자 부품의 개략적인 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 또한, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호가 사용될 것이며, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 일 실시예에 따른 적층 세라믹 전자 부품은 세라믹층인 유전체 층을 이용하며, 상기 유전체 층을 사이에 두고 내부 전극이 서로 대향하는 구조를 가지는 적층 세라믹 커패시터, 적층 베리스터, 서미스터, 압전소자, 다층 기판 등에도 적절하게 이용될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 제조 방법을 개략적으로 도시한 플로우 차트이며, 도 2는 본 발명의 세라믹 적층체의 개략적인 분해 사시도이다.
도 1 및 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품(100)의 제조 방법은 내부 전극(10)이 형성된 세라믹 그린시트(20)를 적층 및 소성하여 세라믹 적층체(1)를 마련하는 단계(S110); 상기 세라믹 적층체(1)의 측면으로부터 상기 내부 전극(10)까지의 거리(d1)가 8.0 ㎛를 초과하는지 검사하는 단계(S120); 및 상기 측면으로부터 상기 내부 전극(10)까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 상기 측면에 보강층을 형성하는 단계(S130);를 포함할 수 있다.
상기 세라믹 적층체(1)를 마련하는 단계(S11)을 구체적으로 살펴보면, 상기 세라믹 그린시트(20)는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
그리고, 상기 세라믹 그린 시트(20) 상에 상기 도전성 페이스트를 이용하여 내부전극(10)을 형성할 수 있다.
상기 내부 전극(10)은 도전성 금속 분말을 포함하는 도전성 페이스트 조성물을 이용하여 형성될 수 있다.
상기 도전성 금속 분말은 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상을 혼합하여 사용할 수 있다.
이와 같이 내부 전극(10)이 형성된 후 세라믹 그린시트(20)를 캐리어 필름으로부터 분리시킨 후 복수의 세라믹 그린시트(20) 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이후 압착, 소성, 절단 및 연마하여 세라믹 적층체(1)를 제조할 수 있다.
도 3은 이와 같이 제조된 세라믹 적층체(1)의 개략적인 사시도이다.
도 3은 본 발명의 세라믹 적층체의 개략적인 사시도이고, 도 4는 도 3의 A-A`의 개략적인 단면도이다.
다음으로, 도 3을 참조하여 상기 세라믹 적층체(1)의 측면으로부터 상기 내부 전극(10)까지의 거리(d1)가 8.0 ㎛를 초과하는지 검사하는 단계(S120)에 대하여 구체적으로 살펴보도록 한다.
일반적으로 적층 세라믹 전자 부품에서 세라믹 적층체(1)는 상기 내부 전극의 양측에 일정하게 유전체층(20)이 남아 있도록 절단한다.
이렇게 남아 있는 유전체층(20)이 형성하는 부분을 마진부라고 한다.
상기 마진부는 내부 전극(10)이 외부로 노출됨으로써 단락(short chircuit)이 발생하는 것을 방지하고, 적층 세라믹 전자 부품의 신뢰성 확보를 위해 필요한 부분이다.
특히, 적층 세라믹 전자 부품을 제조하기 위해 내부 전극(10)이 인쇄된 세라믹 그린 시트(20)를 적층, 압착 및 소성하게 되는데, 소성 시에 내부 전극과 세라믹 그린 시트의 열팽창계수의 차이에 의해서 크랙이 발생할 수 있다.
이러한 크랙이 발생한 경우, 마진부가 충분히 두껍지 않다면
도 3에서 적층 방향(z)과 너비 방향(x)으로 형성되는 면을 상기 세라믹 적층체(1)의 측면이라고 할 때, 상기 측면으로부터 상기 내부 전극(10)까지의 거리는 d1이라고 정의할 수 있다.
즉, d1이 8 ㎛ 미만인 경우, 상기 마진부는 본래의 단락 방지의 효과가 현저히 떨어지게 되어, 적층 세라믹 전자 부품의 신뢰성이 감소하게 되는 큰 원인이 된다.
그러므로 세라믹 적층체(1)를 완성한 후, 각 측면에서의 d1이 8 ㎛를 초과하는지 확인할 필요가 있다.
상기 d1이 8 ㎛를 초과하는지 확인하는 방법은 육안 확인 또는 세라믹 그린 시트(20)의 적층 전에 마킹 영역을 형성시켜 확인하는 방법이 있으며, 이를 확인할 수 있는 방법에 해당하면 기술하지 않은 방법이어도 무관하다.
도 5는 본 발명의 보강층(30)이 형성된 세라믹 적층체(1)의 개략적인 사시도이이고, 도 6은 도 5의 B-B`의 개략적인 단면도이다.
다음으로, 도 5 및 도 6를 참조하여 상기 측면으로부터 상기 내부 전극(10)까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 상기 측면에 보강층(30)을 형성하는 단계(S140)에 대하여 설명하도록 한다.
상기 보강층(30)은 세라믹 분말, 에폭시 및 세라믹 분말이 분산된 에폭시 중 적어도 하나를 이용하여 형성될 수 있다.
에폭시에 세라믹 그린 시트(20)에 이용된 세라믹 분말과 동일한 세라믹 분말을 분산시킴으로써, 상기 보강층(30)과 상기 세라믹 적층체(1)가 더욱 잘 결합하도록 할 수 있다.
아래의 표 1은 세라믹 적층체(1)의 폭(w)이 1127 ㎛ 내지 1131 ㎛일 때, 보강층(30)을 형성시킴으로써, 100개의 샘플 중 단락율(%), 신뢰성 및 100개의 적층 세라믹 전자 부품(200) 중 도금이 완성된 칩의 사이즈 불량(%)을 나타낸 것이다.
샘플 d1(㎛) d2(㎛) d1+d2(㎛) w(㎛) (a+b)/(w/2) 단락률(%) 신뢰성 사이즈 불량률(%)
1* 1 0 1 1131 0.00177 100 NG 0
2* 1 2 3 1127 0.00532 57 NG 0
3 1 5 6 1133 0.01059 6 OK 0
4 1 7 8 1132 0.01413 4 OK 0
5 1 10 11 1130 0.01947 0 OK 0
6 1 15 16 1131 0.02829 0 OK 0
7 1 17 18 1131 0.03183 0 OK 0
8 1 20 21 1132 0.03710 0 OK 0
9 5 20 25 1129 0.04429 0 OK 0
10* 1 35 26 1130 0.04602 0 OK 24
11* 1 30 31 1131 0.05482 0 OK 33
12* 1 35 36 1131 0.06366 0 OK 51
*: 비교예
표 1의 각 테스트는 온도 85 ℃, 상대 습도가 85 %RH, 1.0 Vr 조건에서 실시되었다.
단락률은 100개의 샘플 중 몇 개의 샘플이 단락이 발생하는지를 측정한 것이다.
신뢰성은 400개의 샘플 중 1개 이상의 샘플이 1E+4 ohm 미만이 측정되는 경우에 NG로 나타내었으며, 0개의 샘플이 1E+4 ohm 미만이 측정된 경우에만 OK로 나타내었다.
사이즈 불량률은 100개의 샘플 중 몇 개의 샘플이 원하는 사이즈의 범위에서 벗어나는지 측정한 것이다.
표 1을 참조하면, d1이 1 ㎛일 때, 보강층(30)의 두께(d2)는 5 ㎛ 내지 20 ㎛일 수 있다.
상기 보강층(30)의 두께가 5 ㎛ 내지 20 ㎛일 때, 단락률이 10% 미만으로써 적층 세라믹 전자 부품의 불량률을 낮출 수 있다.
특히, 400개의 샘플 중에서 1E+4 ohm 미만인 샘플이 1 개도 측정되지 않았음을 알 수 있다.
다시 말하자면, 상기 보강층(30)의 두께가 5 ㎛ 미만인 경우, 단락률이 5%로 급격히 증가하는 것을 알 수 있다.
또한, 상기 보강층(30)의 두께가 5 ㎛ 미만인 경우, 400개의 샘플 중에서 1E+4 ohm 미만인 샘플이 1 개 이상 측정되어, 신뢰성이 급격히 감소함을 알 수 있다.
상기 보강층(30)의 두께가 20 ㎛를 초과하는 경우에, 완성된 적층 세라믹 전자 부품의 사이즈 불량률이 급격히 증가함을 알 수 있다.
즉, 보강층(30)의 두께가 25 ㎛인 경우(샘플 10)의 경우, 100개의 샘플 중에서 24개의 샘플이 사이즈 불량이 발생하였다.
따라서, 상기 보강층(30)의 두께가 5 ㎛ 내지 20 ㎛일 때, 단락 불량이 발생하는 것을 방지하고, 신뢰성을 확보함과 동시에, 적절한 사이즈의 적층 세라믹 전자 부품을 제작할 수 있음을 알 수 있다.
표 1을 참조하면, 상기 보강층(30)의 두께(d2)가 하기의 수학식 1을 만족하도록 형성될 수 있다.
[수학식 1]
0.01 < (d1+d2)/(w/2) < 0.045
상기 보강층(30)의 두께(d2)가 수학식 1을 만족할 때, 단락률이 10% 미만으로써 적층 세라믹 전자 부품의 불량률을 낮출 수 있다.
특히, 400개의 샘플 중에서 1E+4 ohm 미만인 샘플이 1 개도 측정되지 않았음을 알 수 있다.
다시 말하자면, 보강층(30)의 두께(d2)가 수학식 1을 만족하는 경우, 단락률이 5%로 급격히 증가하는 것을 알 수 있다.
다시 말하자면, (d1+d2)/(w/2)가 0.01 미만인 경우, 단락률이 5%로 급격히 증가하는 것을 알 수 있다.
또한, (d1+d2)/(w/2)가 0.01 미만인 경우, 400개의 샘플 중에서 1E+4 ohm 미만인 샘플이 1 개 이상 측정되어, 신뢰성이 급격히 감소함을 알 수 있다.
(d1+d2)/(w/2)가 0.045 초과인 경우에, 완성된 적층 세라믹 전자 부품의 사이즈 불량률이 급격히 증가함을 알 수 있다.
즉, (d1+d2)/(w/2)가 0.04602인 경우(샘플 10)의 경우, 100개의 샘플 중에서 24개의 샘플이 사이즈 불량이 발생하였다.
따라서, 상기 보강층(30)의 두께(d2)가 수학식 1을 만족할 때, 단락 불량이 발생하는 것을 방지하고, 신뢰성을 확보함과 동시에, 적절한 사이즈의 적층 세라믹 전자 부품을 제작할 수 있음을 알 수 있다.
도 7은 외부 전극이 형성된 적층 세라믹 전자 부품(200)의 개략적인 사시도이다.
본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품(200)은 내부 전극(10)이 형성된 유전체 층(20)을 포함하는 세라믹 적층체(1); 및 상기 세라믹 적층체(10)의 측면으로부터 상기 내부 전극(10)까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 상기 측면에 형성되는 보강층(30);을 포함할 수 있다.
상기 세라믹 적층체(1)의 길이 방향의 양측 면(y방향의 면)에는 상기 내부 전극(10)과 전기적으로 연결되는 외부 전극(40)이 형성될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
1: 세라믹 적층체
10: 내부 전극
20: 세라믹 그린시트, 유전체층
30: 보강층
40: 외부 전극
d1: 측면으로부터 내부 전극까지의 거리
d2: 보강층의 두께
w: 세라믹 적층체의 폭

Claims (10)

  1. 내부 전극이 형성된 세라믹 그린시트를 적층 및 소성하여 세라믹 적층체를 마련하는 단계;
    상기 세라믹 적층체의 측면으로부터 상기 내부 전극까지의 거리(d1)가 8.0 ㎛를 초과하는지 검사하는 단계; 및
    상기 측면으로부터 상기 내부 전극까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 측면에 보강층을 형성하는 단계;를 포함하는 적층 세라믹 전자 부품의 제조 방법.
  2. 제1항에 있어서,
    상기 보강층을 형성하는 단계는, 상기 보강층의 두께(d2)가 5 ㎛ 내지 20 ㎛가 되도록 상기 보강층을 형성하는 적층 세라믹 전자 부품의 제조 방법.
  3. 제2항에 있어서,
    상기 보강층을 형성하는 단계는,
    상기 세라믹 적층체의 폭을 w라고 할 때,
    하기의 수학식 1을 만족시키도록 상기 보강층을 형성하는 적층 세라믹 전자 부품의 제조 방법.

    [수학식 1]
    0.01 < (d1+d2)/(w/2) < 0.045
  4. 제1항에 있어서,
    상기 보강층은 세라믹 분말, 에폭시 및 세라믹 분말이 분산된 에폭시 중 적어도 하나를 이용하여 형성되는 적층 세라믹 전자 부품의 제조 방법.
  5. 제1항에 있어서,
    상기 보강층이 형성된 세라믹 적층체에 상기 내부 전극과 전기적으로 연결되는 외부 전극을 형성하는 단계를 더 포함하는 세라믹 전자 부품의 제조 방법.
  6. 내부 전극이 형성된 유전체 층을 포함하는 세라믹 적층체; 및
    상기 세라믹 적층체의 측면으로부터 상기 내부 전극까지의 거리(d1)가 0.1 ㎛ 내지 8.0 ㎛인 상기 측면에 형성되는 보강층;을 포함하는 적층 세라믹 전자 부품.
  7. 제6항에 있어서,
    상기 보강층의 두께(d2)는 5 ㎛ 내지 20 ㎛ 인 적층 세라믹 전자 부품.
  8. 제7항에 있어서,
    상기 세라믹 적층체의 너비를 w라고 할 때, 하기의 수학식 1을 만족시키는 적층 세라믹 전자 부품.

    [수학식 1]
    0.01 < (d1+d2)/(w/2) < 0.045
  9. 제6항에 있어서,
    상기 보강층은 세라믹 분말, 에폭시 및 세라믹 분말이 분산된 에폭시 중 적어도 하나인 적층 세라믹 전자 부품.
  10. 제6항에 있어서,
    상기 내부 전극과 전기적으로 연결되는 외부 전극을 더 포함하는 적층 세라믹 전자 부품.
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