KR20190093148A - 전자 부품 - Google Patents

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KR20190093148A
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Abstract

직육면체 형상의 소자 본체는 장착면을 구성하도록 배열된 제 1 주면, 제 1 방향에서 상기 제 1 주면과 대향하는 제 2 주면, 제 2 방향에서 서로 대향하는 한 쌍의 측면들, 및 제 3 방향에서 서로 대향하는 한 쌍의 끝면들을 포함한다. 외부 전극이 상기 소자 본체 상에 배치된다. 상기 외부 전극은 도전성 수지층을 포함한다. 상기 도전성 수지층은 상기 제 1 주면의 일부분, 상기 끝면의 일부분, 및 상기 한 쌍의 측면들 각각의 일부분을 연속하여 덮고 있다. 상기 제 1 방향에서 상기 도전성 수지층의 길이는 상기 제 3 방향에서 상기 도전성 수지층의 길이보다 작다.

Description

전자 부품{ELECTRONIC COMPONENT}
본 발명은 전자 부품에 관한 것이다.
종래의 전자 부품들은 직육면체 형상의 소자 본체와 복수의 외부 전극들을 포함한다(예를 들면, 일본 미심사 특허 공보 번호 H8-107038 참조). 상기 소자 본체는 장착면을 구성하도록 배열된 제 1 주면, 제 1 방향에서 상기 제 1 주면과 대향하는 제 2 주면, 제 2 방향에서 서로 대향하는 한 쌍의 측면들, 및 제 3 방향에서 서로 대향하는 한 쌍의 끝면들을 포함한다. 복수의 외부 전극들이 제 3 방향에서 상기 소자 본체의 양쪽 끝부분들에 배치된다. 상기 외부 전극은 도전성 수지층을 포함한다.
본 발명의 하나의 양태의 목적은, 소자 본체에 크랙(crack)이 생기는 것을 억제하고, 또한 내습성의 신뢰성을 더욱 향상시킨 전자 부품을 제공하는 것이다.
하나의 양태에 따른 전자 부품은 직육면체 형상의 소자 본체와 복수의 외부 전극들을 포함한다. 상기 소자 본체는 장착면을 구성하도록 배열된 제 1 주면, 제 1 방향에서 상기 제 1 주면과 대향하는 제 2 주면, 제 2 방향에서 서로 대향하는 한 쌍의 측면들, 및 제 3 방향에서 서로 대향하는 한 쌍의 끝면들을 포함한다. 복수의 외부 전극들이 제 3 방향에서 상기 소자 본체의 양쪽 끝부분들에 배치된다. 상기 외부 전극은 도전성 수지층을 포함한다. 상기 도전성 수지층은 상기 제 1 주면의 일부분, 상기 끝면의 일부분, 및 상기 한 쌍의 측면들 각각의 일부분을 연속하여 덮고 있다. 상기 제 1 방향에서 상기 도전성 수지층의 제 1 길이는 상기 제 3 방향에서 상기 도전성 수지층의 제 2 길이보다 작다.
상기 전자 부품이 전자 장치에 솔더-장착되는(solder-mounted) 경우, 상기 전자 장치로부터 상기 전자 부품으로 가해진 외력은 상기 소자 본체 상에서의 응력으로서 작용할 수 있다. 상기 전자 장치는, 예를 들어 회로 기판 또는 전자 부품을 포함한다. 상기 외력은 외부 전극을 통해, 상기 솔더-장착 시에 형성된 솔더 필렛(solder fillet)으로부터 상기 소자 본체에 작용한다. 이 경우, 크랙이 소자 본체에 생길 수 있다. 상기 외력은, 상기 소자 본체에 있어서, 상기 제 1 주면의 일부분, 상기 끝면의 일부분, 및 상기 한 쌍의 측면들의 일부분에 의해 정의된 영역에 작용하게 되는 경향을 갖는다.
상기 하나의 양태에 있어서, 도전성 수지층은 상기 제 1 주면의 일부분, 상기 끝면의 일부분, 및 상기 한 쌍의 측면들 각각의 일부분을 연속하여 덮고 있다. 따라서, 상기 전자 장치로부터 상기 전자 부품으로 가해진 외력은 상기 소자 본체에 작용하지 않게 되는 경향을 갖는다. 결과적으로, 상기 하나의 양태는 소자 본체에 크랙이 생기는 것을 억제한다.
소자 본체와 도전성 수지층 사이의 영역은 수분이 침투하는 경로를 포함할 수 있다. 소자 본체와 도전성 수지층 사이의 영역으로부터 수분이 침투하는 경우, 전자 부품의 내구성이 저하된다. 상기 하나의 양태는, 도전성 수지층이 전체의 끝면, 주면들 각각의 일부분, 및 한 쌍의 측면들 각각의 일부분을 덮고 있는 전자 부품과 비교하여, 수분이 침투하는 경로들을 거의 포함하지 않는다. 따라서, 상기 하나의 양태는 내습성의 신뢰성을 향상시킨다.
상기 하나의 양태에서, 상기 제 1 방향에서 상기 도전성 수지층의 제 1 길이는 상기 제 3 방향에서 상기 도전성 수지층의 제 2 길이보다 작다. 따라서, 상기 하나의 양태는, 상기 제 1 길이가 상기 제 2 길이와 같거나 그보다 더 큰 전자 부품과 비교하여, 수분이 침투하는 경로들을 더욱 거의 포함하지 않는다. 따라서, 상기 하나의 양태는 내습성의 신뢰성을 더욱 향상시킨다.
상기 하나의 양태에서, 상기 외부 전극은 상기 소자 본체와 상기 도전성 수지층 사이에 위치하게 되도록 상기 소자 본체의 끝부분 상에 배치된 소결 금속층을 포함할 수 있다. 상기 도전성 수지층은 상기 소결 금속층 상에 및 상기 제 1 주면의 일부분 상에 배치될 수 있으며, 상기 제 1 주면 상에 위치된 부분을 포함할 수 있다. 상기 제 1 주면 상에 위치된 부분은 최대 두께 위치를 포함할 수 있다. 제 3 방향에서 상기 최대 두께 위치로부터 상기 도전성 수지층의 끝 가장자리까지의 제 3 길이는, 제 3 방향에서 상기 최대 두께 위치로부터 상기 소결 금속층의 끝 가장자리까지의 제 4 길이보다 크게 될 수 있다. 상기 소자 본체에 작용하는 응력은 상기 소결 금속층의 끝 가장자리에 집중하는 경향을 갖는다. 상기 제 3 길이가 상기 제 4 길이보다 큰 구성에 있어서, 상기 제 1 주면 상에 위치된 부분의 체적은, 상기 제 3 길이가 상기 제 4 길이와 같거나 그보다 작은 전자 부품과 비교하여, 크게 된다. 따라서, 이러한 구성은 소결 금속층의 끝 가장자리에 집중하는 응력을 감소시킨다. 따라서, 이러한 구성은 소자 본체에 크랙이 생기는 것을 더욱 억제한다.
상기 하나의 양태에서, 상기 제 1 주면 상에 위치된 부분의 두께는 상기 최대 두께 위치로부터 상기 도전성 수지층의 끝 가장자리까지 점진적으로 감소될 수 있다.
외력이 도전성 수지층의 끝 가장자리에 작용하는 경우, 상기 끝 가장자리를 기점으로 하여 도전성 수지층이 소자 본체로부터 박리될 수 있다. 제 1 주면 상에 위치된 부분의 두께가 그 최대 두께 위치로부터 도전성 수지층의 끝 가장자리까지 점진적으로 감소하는 구성에 있어서, 외력은 도전성 수지층의 두께가 일정한 전자 부품과 비교하여 도전성 수지층의 끝 가장자리에 작용하지 않게 되는 경향을 갖는다. 따라서, 이러한 구성에서 도전성 수지층은 소자 본체로부터 박리되지 않는 경향을 갖는다.
상기 하나의 양태에서, 제 3 방향에서 상기 소결 금속층의 끝 가장자리로부터 상기 도전성 수지층의 끝 가장자리까지의 제 5 길이는 상기 제 1 방향에서의 상기 도전성 수지층의 제 1 길이보다 크게 될 수 있다. 이 구성에 있어서, 제 1 주면 상에 위치된 부분의 체적은 상기 제 5 길이가 상기 제 1 길이와 같거나 그보다 작은 전자 부품과 비교하여 크게 된다. 따라서, 이러한 구성은 소결 금속층의 끝 가장자리에 집중하는 응력을 감소시킨다. 결과적으로, 이러한 구성은 소자 본체에 크랙이 생기는 것을 더욱 억제한다.
상기 하나의 양태에 있어서, 상기 도전성 수지층은 상기 제 1 주면 상에 위치된 부분 및 상기 끝면 상에 위치된 부분을 포함할 수 있다. 상기 제 1 주면 상에 위치된 부분의 면적은 상기 끝면 상에 위치된 부분의 면적보다 크게 될 수 있다. 이러한 구성은, 상기 제 1 주면 상에 위치된 부분의 면적이 상기 끝면 상에 위치된 부분의 면적과 같거나 그보다 작은 전자 부품과 비교하여, 상기 소결 금속층의 끝 가장자리에 집중하는 응력을 감소시킨다. 따라서, 이러한 구성은 소자 본체에 크랙이 생기는 것을 더욱 억제한다.
상기 하나의 양태에 있어서, 상기 도전성 수지층은 상기 제 1 주면 상에 위치된 부분 및 상기 끝면 상에 위치된 부분을 포함할 수 있다. 상기 제 1 주면 상에 위치된 부분의 최대 두께는 상기 끝면 상에 위치된 부분의 최대 두께보다 크게 될 수 있다. 이러한 구성은, 상기 제 1 주면 상에 위치된 부분의 최대 두께가 상기 끝면 상에 위치된 부분의 최대 두께와 같거나 그보다 작은 전자 부품과 비교하여, 상기 소결 금속층의 끝 가장자리에 집중하는 응력을 감소시킨다. 따라서, 이러한 구성은 소자 본체에 크랙이 생기는 것을 더욱 억제한다.
본 발명은 이하에 주어진 상세한 설명 및 단지 예시를 위해 제공된 것으로서 그에 따라 본 발명을 한정하는 것으로 간주되지 않는 첨부 도면들로부터 더욱 잘 이해될 것이다.
또한 본 발명의 적용 범위는 이하에 주어진 상세한 설명으로부터 명백해질 것이다. 그러나, 상세한 설명 및 특정의 예들은, 비록 본 발명의 바람직한 실시예들을 나타내긴 했지만, 본 발명의 사상 및 범위 내에서 다양한 변경들과 수정들이 본 상세한 설명으로부터 당업자에게 명백하게 될 것이므로, 단지 예시로서 주어진 것이라는 것을 이해해야한다.
도 1은 한 실시예에 따른 다층 커패시터의 사시도이다.
도 2는 본 실시예에 따른 다층 커패시터의 측면도이다.
도 3은 본 실시예에 따른 다층 커패시터의 단면 구성을 도시하는 도면이다.
도 4는 본 실시예에 따른 다층 커패시터의 단면 구성을 도시하는 도면이다.
도 5는 본 실시예에 따른 다층 커패시터의 단면 구성을 도시하는 도면이다.
도 6은 소자 본체, 제 1 전극층, 및 제 2 전극층을 도시하는 평면도이다.
도 7은 소자 본체, 제 1 전극층, 및 제 2 전극층을 도시하는 측면도이다.
도 8은 소자 본체, 제 1 전극층, 및 제 2 전극층을 도시하는 단부도이다.
도 9는 제 1 전극층 및 제 2 전극층의 단면 구성을 도시하는 도면이다.
도 10은 본 실시예에 따른 다층 커패시터의 장착 구조를 도시하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명될 것이다. 이하의 설명에서, 동일한 기능들을 갖는 요소들 또는 동일한 요소들은 동일한 참조 번호들로 표기되고 중복되는 설명은 생략된다.
한 실시예에 따른 다층 커패시터(C1)의 구성이 도 1 내지 도 9를 참조하여 설명될 것이다. 도 1은 본 실시예에 따른 다층 커패시터의 사시도이다. 도 2는 본 실시예에 따른 다층 커패시터의 측면도이다. 도 3 내지 도 5는 본 실시예에 따른 다층 커패시터의 단면 구성을 도시하는 도면들이다. 도 6은 소자 본체, 제 1 전극층, 및 제 2 전극층을 도시하는 평면도이다. 도 7은 소자 본체, 제 1 전극층, 및 제 2 전극층을 도시하는 측면도이다. 도 8은 소자 본체, 제 1 전극층, 및 제 2 전극층을 도시하는 단부도이다. 도 9는 제 1 전극층 및 제 2 전극층의 단면 구성을 도시하는 도면이다. 본 실시예에서, 전자 부품은, 예를 들어, 다층 커패시터(C1)다.
도 1에 도시된 바와 같이, 다층 커패시터(C1)는 직육면체 형상의 소자 본체(3) 및 복수의 외부 전극들(5)을 포함한다. 본 실시예에서, 다층 커패시터(C1)는 한 쌍의 외부 전극들(5)을 포함한다. 한 쌍의 외부 전극들(5)은 소자 본체(3)의 외부면 상에 배치된다. 한 쌍의 외부 전극들(5)은 서로 분리되어 있다. 직육면체 형상은 모서리(corner)들과 리지(ridge)들이 모따기된 직육면체 형상 및 모서리들과 리지들이 라운딩된 직육면체 형상을 포함한다.
소자 본체(3)는 서로 대향하는 한 쌍의 주면들(3a 및 3b)과, 서로 대향하는 한 쌍의 측면들(3c), 및 서로 대향하는 한 쌍의 끝면들(3e)을 포함한다. 한 쌍의 주면들(3a 및 3b) 및 한 쌍의 측면들(3c)은 직사각 형상이다. 한 쌍의 주면들(3a 및 3b)이 서로 대향하는 방향은 제 1 방향(D1)이다. 한 쌍의 측면들(3c)이 서로 대향하는 방향은 제 2 방향(D2)이다. 한 쌍의 끝면들(3e)이 서로 대향하는 방향은 제 3 방향(D3)이다. 다층 커패시터(C1)는 전자 장치 상에 솔더-장착되어 있다. 전자 장치는 예를 들어, 회로 기판 또는 전자 부품을 포함한다. 다층 커패시터(C1)의 주면(3a)은 전자 장치에 대향한다. 주면(3a)은 장착면을 구성하도록 배열된다. 주면(3a)은 장착면이다.
제 1 방향(D1)은 각각의 주면(3a 및 3b)에 직교하는 방향이고, 제 2 방향(D2)에 직교한다. 제 3 방향(D3)은 각각의 주면(3a 및 3b) 및 각각의 측면(3c)에 평행한 방향이고, 제 1 방향(D1) 및 제 2 방향(D2)과 직교한다. 제 2 방향(D2)은 각각의 측면(3c)에 직교하는 방향이다. 제 3 방향(D3)은 각각의 끝면(3e)에 직교하는 방향이다. 본 실시예에 있어서, 제 3 방향(D3)에서 소자 본체(3)의 길이는 제 1 방향(D1)에서 소자 본체(3)의 길이보다 크고, 제 2 방향(D2)에서 소자 본체(3)의 길이보다 크다. 제 3 방향(D3)은 소자 본체(3)의 길이 방향이다.
한 쌍의 측면들(3c)은 한 쌍의 주면들(3a 및 3b)을 결합하도록 제 1 방향(D1)으로 연장된다. 한 쌍의 측면들(3c)은 또한 제 3 방향(D3)으로 연장된다. 한 쌍의 끝면들(3e)은 한 쌍의 주면들(3a 및 3b)을 결합하기 위해 제 1 방향(D1)으로 연장된다. 한 쌍의 끝면들(3e)은 제 2 방향(D2)으로 연장된다.
소자 본체(3)는 한 쌍의 리지부들(ridge portions)(3g), 한 쌍의 리지부들(3h), 네 개의 리지부들(3i), 한 쌍의 리지부들(3j), 및 한 쌍의 리지부들(3k)을 포함한다. 리지부(3g)는 끝면(3e)과 주면(3a) 사이에 위치된다. 리지부(3h)는 끝면(3e)과 주면(3b) 사이에 위치된다. 리지부(3i)는 끝면(3e)과 측면(3c) 사이에 위치된다. 리지부(3j)는 주면(3a)과 측면(3c) 사이에 위치된다. 리지부(3k)는 주면(3b)과 측면(3c) 사이에 위치된다. 본 실시예에서, 리지부들(3g, 3h, 3i, 3j, 및 3k) 각각은 곡선을 이루도록 라운딩 된다. 소자 본체(3)는 소위 라운드 모따기 공정이라고 하는 처리를 거친다. 리지부들(3g, 3h, 3i, 3j, 및 3k) 각각은 사전 결정된 곡률 반경을 갖는 곡면을 포함한다. 본 실시예에서, 리지부들(3g, 3h, 3i, 3j, 및 3k)(곡면들)의 곡률 반경들은 서로 거의 동일하다. 리지부들(3g, 3h, 3i, 3j, 및 3k)(곡면들)의 곡률 반경들은 서로 다를 수도 있다.
끝면(3e) 및 주면(3a)은 끝면(3e)과 주면(3a) 사이의 리지부(3g)을 통해 서로 간접적으로 인접한다. 끝면(3e) 및 주면(3b)은 끝면(3e)과 주면(3b) 사이의 리지부(3h)을 통해 간접적으로 인접한다. 끝면(3e) 및 측면(3c)은 끝면(3e)과 측면(3c) 사이의 리지부(3i)을 통해 간접적으로 인접한다. 주면(3a) 및 측면(3c)은 주면(3a)과 측면(3c) 사이의 리지부(3j)을 통해 간접적으로 인접한다. 주면(3b) 및 측면(3c)은 주면(3b)과 측면(3c) 사이의 리지부(3k)을 통해 간접적으로 인접한다.
소자 본체(3)는 제 2 방향(D2)에서 복수의 유전체 층들을 적층(laminate)함으로써 구성된다. 소자 본체(3)는 복수의 적층된 유전체 층들을 포함한다. 소자 본체(3)에 있어서, 복수의 유전체 층들의 적층 방향은 제 2 방향(D2)과 일치한다. 각각의 유전체 층은, 예를 들어, 유전체 재료를 함유하는 세라믹 그린 시트의 소결체를 포함한다. 유전체 재료는, 예를 들어, BaTiO3 계, Ba(Ti, Zr)O3 계, 또는 (Ba, Ca)TiO3 계의 유전체 세라믹을 포함한다. 실제 소자 본체(3)에 있어서, 유전체 층들 각각은 유전체 층들 사이의 경계가 시각적으로 인식될 수 없을 정도로 집적된다. 소자 본체(3)에 있어서, 복수의 유전체 층들의 적층 방향은 제 1 방향(D1)과 일치할 수도 있다.
도 3 내지 도 5에 도시된 바와 같이, 다층 커패시터(C1)는 복수의 내부 전극들(7) 및 복수의 내부 전극들(9)을 포함한다. 내부 전극들(7 및 9) 각각은 소자 본체(3)에 배치된 내부 도체다. 내부 전극들(7 및 9) 각각은, 다층 전자 부품의 내부 도체로서 공통으로 사용되는 도전성 재료로 이루어진다. 도전성 재료는 예를 들어 베이스 금속을 포함한다. 도전성 재료는 예를 들어 Ni 또는 Cu를 포함한다. 내부 전극들(7 및 9) 각각은 상술한 도전성 재료를 함유하는 도전성 페이스트의 소결체로서 구성된다. 본 실시예에서, 내부 전극들(7 및 9)은 Ni로 이루어진다.
내부 전극들(7)과 내부 전극들(9)은 제 2 방향(D2)으로 다른 위치들(층들)에 배치된다. 내부 전극들(7)과 내부 전극들(9)은 제 2 방향(D2)으로 그들 사이에 간격을 두고 서로 대향하도록 소자 본체(3) 내에 교대로 배치된다. 내부 전극들(7)과 내부 전극들(9)의 극성들은 서로 다르다. 복수의 유전체 층들의 적층 방향이 제 1 방향(D1)인 경우, 내부 전극들(7)과 내부 전극들(9)은 제 1 방향(D1)으로 다른 위치들(층들)에 배치된다. 내부 전극들(7 및 9) 각각은 한 쌍의 끝면들(3e)의 대응하는 끝면(3e)에 노출된 한쪽 끝을 포함한다. 복수의 내부 전극들(7) 및 복수의 내부 전극들(9)은 제 2 방향(D2)으로 교대로 배치된다. 내부 전극들(7 및 9)은 주면들(3a 및 3b)에 거의 직교하는 평면에 위치된다. 내부 전극들(7)과 내부 전극들(9)은 제 2 방향(D2)에서 서로 대향한다. 내부 전극들(7)과 내부 전극들(9)이 서로 대향하는 방향(제 2 방향(D2))은 주면들(3a 및 3b)에 직교하는 방향(제 1 방향(D1))에 직교한다.
도 2에 도시된 바와 같이, 외부 전극들(5)은 제 3 방향(D3)에서 소자 본체(3)의 양쪽 끝부분들에 배치된다. 외부 전극들(5) 각각은 소자 본체(3)의 대응하는 끝면(3e) 측에 배치된다. 도 3 내지 도 5에 도시된 바와 같이, 외부 전극(5)은 복수의 전극부들(5a, 5b, 5c, 및 5e)을 포함한다. 전극부(5a)는 주면(3a) 및 리지부(3g) 상에 배치된다. 전극부(5b)는 리지부(3h) 상에 배치된다. 전극부(5c)는 각각의 측면(3c) 및 각각의 리지부(3i) 상에 배치된다. 전극부(5e)는 대응하는 끝면(3e) 상에 배치된다. 외부 전극(5)은 또한 리지부(3j) 상에 배치된 전극부들을 포함한다.
외부 전극(5)은 리지부들(3g, 3h, 3i, 및 3j) 상에는 물론, 네 개의 면들, 즉, 주면(3a), 끝면(3e), 및 한 쌍의 측면들(3c) 상에 형성된다. 서로 인접하는 전극부들(5a, 5b, 5c, 및 5e)은 결합되고 서로 전기적으로 접속된다. 본 실시예에서, 외부 전극(5)은 주면(3b) 상에는 의도적으로 형성되지 않는다. 각각의 전극부(5e)는 대응하는 내부 전극들(7 또는 9)의 모든 한쪽 끝들을 커버한다. 전극부(5e)는 대응하는 내부 전극들(7 또는 9)에 직접 접속된다. 외부 전극(5)은 대응하는 내부 전극들(7 또는 9)에 전기적으로 접속된다.
도 3 내지 도 5에 도시된 바와 같이, 외부 전극(5)은 제 1 전극층(E1), 제 2 전극층(E2), 제 3 전극층(E3), 및 제 4 전극층(E4)을 포함한다. 제 4 전극층(E4)은 외부 전극(5)의 최외곽층을 구성하도록 배열된다. 전극부들(5a, 5c, 및 5e) 각각은 제 1 전극층(E1), 제 2 전극층(E2), 제 3 전극층(E3), 및 제 4 전극층(E4)을 포함한다. 전극부(5b)는 제 1 전극층(E1), 제 3 전극층(E3), 및 제 4 전극층(E4)을 포함한다.
전극부(5a)에 포함되는 제 1 전극층(E1)은 리지부(3g) 상에 배치되고, 주면(3a) 상에 배치되지 않는다. 전극부(5a)에 포함되는 제 1 전극층(E1)은 전체의 리지부(3g)와 접촉한다. 주면(3a)은 제 1 전극층(E1)에 의해 덮여있지 않고, 제 1 전극층(E1)으로부터 노출된다. 전극부(5a)에 포함되는 제 2 전극층(E2)은 제 1 전극층(E1) 상에 및 주면(3a) 상에 배치된다. 전극부(5a)에 포함되는 제 1 전극층(E1)은 제 2 전극층(E2)으로 완전히 덮여있다. 전극부(5a)에 포함되는 제 2 전극층(E2)은 주면(3a)의 일부분 및 제 1 전극층(E1) 전체와 접촉한다. 상기 주면(3a)의 일부분은 예를 들어, 주면(3a) 내에서 끝면(3e)에 가까운 부분적인 영역이다. 즉, 상기 주면(3a)의 일부분은 끝면(3e)에 가깝다. 전극부(5a)는 리지부(3g) 상에서 네 개의 층으로 되고, 주면(3a) 상에서 세 개의 층으로 된다.
소자가 다른 소자 상에 배치되는 것으로 설명되는 경우, 소자는 다른 소자 상에 직접 배치될 수 있거나 또는 다른 소자 상에 간접적으로 배치될 수 있다. 소자가 다른 소자 상에 간접적으로 배치되는 경우, 소자와 다른 소자 사이에 개재 소자가 존재한다. 소자가 다른 소자 상에 직접 배치되는 경우, 소자와 다른 소자 사이에 개재 소자는 존재하지 않는다.
소자가 다른 소자를 덮고 있는 것으로 설명되는 경우, 소자는 다른 소자를 직접 덮고 있을 수 있거나 또는 다른 소자를 간접적으로 덮고 있을 수 있다. 소자가 다른 소자를 간접적으로 덮는 경우, 소자와 다른 소자 사이에 개재 소자가 존재한다. 소자가 다른 소자를 직접 덮는 경우, 소자와 다른 소자 사이에 개재 소자는 존재하지 않는다.
전극부(5a)에 포함되는 제 2 전극층(E2)은 전체의 리지부(3g) 및 주면(3a)의 일부분을 덮도록 형성된다. 상기 주면(3a)의 일부분은 예를 들어, 주면(3a) 내에서 끝면(3e)에 가까운 부분적인 영역이다. 즉, 상기 주면(3a)의 일부분은 끝면(3e)에 가깝다. 전극부(5a)에 포함되는 제 2 전극층(E2)은, 제 1 전극층(E1)이 제 2 전극층(E2)과 리지부(3g) 사이에 위치되도록, 제 1 전극층(E1)과 소자 본체(3) 상에 형성된다. 전극부(5a)에 포함되는 제 2 전극층(E2)은 전체의 리지부(3g)를 간접적으로 덮고 있다. 전극부(5a)에 포함되는 제 2 전극층(E2)은 리지부(3g) 상에 형성된 제 1 전극층(E1)의 전체 부분을 직접 덮고 있다. 전극부(5a)에 포함되는 제 2 전극층(E2)은 주면(3a)의 일부분을 직접 덮고 있다.
전극부(5b)에 포함되는 제 1 전극층(E1)은 리지부(3h) 상에 배치되고, 주면(3b) 상에는 배치되지 않는다. 전극부(5b)에 포함되는 제 1 전극층(E1)은 전체의 리지부(3h)와 접촉한다. 주면(3b)은 제 1 전극층(E1)으로 덮여있지 않고, 제 1 전극층(E1)으로부터 노출된다. 전극부(5b)는 제 2 전극층(E2)을 포함하지 않는다. 주면(3b)은 제 2 전극층(E2)으로 덮여있지 않고, 제 2 전극층(E2)으로부터 노출된다. 제 2 전극층(E2)은 주면(3b) 상에는 형성되지 않는다. 전극부(5b)는 세 개의 층으로 된다.
전극부(5c)에 포함되는 제 1 전극층(E1)은 리지부(3i) 상에 배치되고, 측면(3c) 상에는 배치되지 않는다. 전극부(5c)에 포함된 제 1 전극층(E1)은 전체의 리지부(3i)와 접촉한다. 측면(3c)은 제 1 전극층(E1)으로 덮여있지 않고, 제 1 전극층(E1)으로부터 노출된다. 전극부(5c)에 포함되는 제 2 전극층(E2)은 제 1 전극층(E1) 상에 및 측면(3c) 상에 배치된다. 전극부(5c)에 포함되는 제 2 전극층(E2)은 제 1 전극층(E1)의 일부분을 덮고 있다. 전극부(5c)에 포함되는 제 2 전극층(E2)은 측면(3c)의 일부분 및 제 1 전극층(E1)의 일부분과 접촉한다. 전극부(5c)에 포함되는 제 2 전극층(E2)은 측면(3c) 상에 위치된 부분을 포함한다.
소자가 다른 소자 상에 위치되는 것으로 설명되는 경우, 소자는 다른 소자 상에 직접 위치되거나 또는 다른 소자 상에 간접적으로 위치될 수 있다. 소자가 다른 소자 상에 간접적으로 위치되는 경우, 소자와 다른 소자 사이에 개재 소자가 존재한다. 소자가 다른 소자 상에 직접 위치되는 경우, 소자와 다른 소자 사이에는 개재 소자가 존재하지 않는다.
전극부(5c)에 포함되는 제 2 전극층(E2)은 리지부(3i)의 일부분 및 측면(3c)의 일부분을 덮도록 형성된다. 리지부(3i)의 일부분은 예를 들어, 리지부(3i) 내에서 주면(3a)에 가까운 부분적인 영역이다. 즉, 상기 리지부(3i)의 일부분은 주면(3a)에 가깝다. 측면(3c)의 일부분은 예를 들어, 측면(3c) 내에서 주면(3a) 및 끝면(3e)에 가까운 모서리 영역이다. 즉, 상기 측면(3c)의 일부분은 주면(3a) 및 끝면(3e)에 가깝다. 전극부(5c)에 포함되는 제 2 전극층(E2)은, 제 1 전극층(E1)이 제 2 전극층(E2)과 리지부(3i)의 일부분 사이에 위치하도록, 제 1 전극층(E1) 및 소자 본체(3) 상에 형성된다. 전극부(5c)에 포함되는 제 2 전극층(E2)은 리지부(3i)의 일부분을 간접적으로 덮고 있다. 전극부(5c)에 포함되는 제 2 전극층(E2)은 리지부(3i) 상에 형성된 제 1 전극층(E1) 부분의 일부분을 직접 덮고 있다. 전극부(5c)에 포함되는 제 2 전극층(E2)은 측면(3c)의 일부분을 직접 덮고 있다.
전극부(5c)는 복수의 영역들(5c1, 5c2)을 포함한다. 본 실시예에서, 전극부(5c)는 단지 두 개의 영역들(5c1, 5c2)만을 포함한다. 영역(5c2)은 영역(5c1)보다 주면(3a)에 더 가깝게 위치된다. 영역(5c1)은 제 1 전극층(E1), 제 3 전극층(E3), 및 제 4 전극층(E4)을 포함한다. 영역(5c1)은 제 2 전극층(E2)을 포함하지 않는다. 영역(5c1)은 세 개의 층으로 된다. 영역(5c2)은 제 1 전극층(E1), 제 2 전극층(E2), 제 3 전극층(E3), 및 제 4 전극층(E4)을 포함한다. 영역(5c2)은 리지부(3i) 상에 네 개의 층으로 되고, 측면(3c) 상에서는 세 개의 층으로 된다. 영역(5c1)은 제 1 전극층(E1)이 제 2 전극층(E2)으로부터 노출되는 영역이다. 영역(5c2)은 제 1 전극층(E1)이 제 2 전극층(E2)으로 덮인 영역이다.
전극부(5e)에 포함되는 제 1 전극층(E1)은 끝면(3e) 상에 배치된다. 끝면(3e)은 전체적으로 제 1 전극층(E1)으로 덮여있다. 전극부(5e)에 포함되는 제 1 전극층(E1)은 전체의 끝면(3e)과 접촉한다. 전극부(5e)에 포함되는 제 2 전극층(E2)은 제 1 전극층(E1) 상에 배치된다. 전극부(5e)에 있어서, 제 1 전극층(E1)은 부분적으로 제 2 전극층(E2)으로 덮여있다. 전극부(5e)에 있어서, 제 2 전극층(E2)은 제 1 전극층(E1)의 일부분과 접촉한다. 전극부(5e)에 포함되는 제 2 전극층(E2)은 끝면(3e)의 일부분을 덮도록 형성된다. 상기 끝면(3e)의 일부분은 예를 들어, 끝면(3e) 내에서 주면(3a)에 가까운 부분적인 영역이다. 즉, 상기 끝면(3e)의 일부분은 주면(3a)에 가깝다. 전극부(5e)에 포함되는 제 2 전극층(E2)은, 제 1 전극층(E1)이 제 2 전극층(E2)과 끝면(3e)의 일부분 사이에 위치되도록, 제 1 전극층(E1) 상에 형성된다. 전극부(5e)에 포함되는 제 2 전극층(E2)은 끝면(3e)의 일부분을 간접적으로 덮고 있다. 전극부(5e)에 포함되는 제 2 전극층(E2)은 끝면(3e) 상에 형성된 제 1 전극층(E1)의 일부분을 직접 덮고 있다. 전극부(5e)에 포함되는 제 1 전극층(E1)은 대응하는 내부 전극들(7 또는 9)의 한쪽 끝들에 결합되도록 끝면(3e) 상에 형성된다.
전극부(5e)는 복수의 영역들(5e1, 5e2)을 포함한다. 본 실시예에서, 전극부(5e)는 단지 두 개의 영역들(5e1, 5e2)만을 포함한다. 영역(5e2)은 영역(5e1)보다 주면(3a)에 더 가깝게 위치된다. 영역(5e1)은 제 1 전극층(E1), 제 3 전극층(E3), 및 제 4 전극층(E4)을 포함한다. 영역(5e1)은 제 2 전극층(E2)을 포함하지 않는다. 영역(5e1)은 세 개의 층으로 된다. 영역(5e2)은 제 1 전극층(E1), 제 2 전극층(E21), 제 3 전극층(E3), 및 제 4 전극층(E4)을 포함한다. 영역(5e2)은 네 개의 층으로 된다. 영역(5e1)은 제 1 전극층(E1)이 제 2 전극층(E2)으로부터 노출되는 영역이다. 영역(5e2)은 제 1 전극층(E1)이 제 2 전극층(E2)으로 덮인 영역이다.
제 1 전극층(E1)은 소자 본체(3)의 표면에 도포된 도전성 페이스트를 소결함으로써 형성된다. 제 1 전극층(E1)은 끝면(3e) 및 리지부들(3g, 3h, 및 3i)을 덮도록 형성된다. 제 1 전극층(E1)은 도전성 페이스트에 함유된 금속 성분(금속 분말)을 소결함으로써 형성된다. 제 1 전극층(E1)은 소결 금속층을 포함한다. 제 1 전극층(E1)은 소자 본체(3) 상에 형성된 소결 금속층을 포함한다. 제 1 전극층(E1)은 한 쌍의 주면들(3a 및 3b) 및 한 쌍의 측면들(3c) 상에 의도적으로 형성되지 않는다. 제 1 전극층(E1)은 예를 들어, 제조 오차에 기인하여 주면들(3a 및 3b) 및 측면들(3c) 상에 의도치 않게 형성될 수도 있다. 본 실시예에서, 제 1 전극층(E1)은 Cu로 이루어진 소결 금속층이다. 제 1 전극층(E1)은 Ni로 이루어진 소결 금속층이 될 수도 있다. 제 1 전극층(E1)은 베이스 금속을 함유한다. 도전성 페이스트는 예를 들어, Cu 또는 Ni로 이루어진 분말, 유리 성분, 유기 바인더, 및 유기 용제를 함유한다.
제 2 전극층(E2)은 제 1 전극층(E1), 주면(3a), 및 한 쌍의 측면들(3c)에 도포된 도전성 수지 페이스트를 경화(curing)시킴으로써 형성된다. 제 2 전극층(E2)은 도전성 수지층을 포함한다. 제 2 전극층(E2)은 제 1 전극층(E1) 및 소자 본체(3) 위에 형성된다. 본 실시예에서, 제 2 전극층(E2)은 제 1 전극층(E1)의 부분적인 영역을 덮고 있다. 상기 제 1 전극층(E1)의 부분적인 영역은 예를 들어, 제 1 전극층(E1) 내에서, 전극부(5a), 전극부(5c)의 영역(5c2), 및 전극부(5e)의 영역(5e2)에 대응하는 영역들이다. 제 2 전극층(E2)은 리지부(3j)의 부분적인 영역을 직접 덮고 있다. 상기 리지부(3j)의 부분적인 영역은 예를 들어, 리지부(3j) 내에서, 끝면(3e)에 가까운 부분적인 영역이다. 즉, 리지부(3j)의 부분적인 영역은 끝면(3e)에 가깝다. 제 2 전극층(E2)은 리지부(3j)의 부분적인 영역과 접촉한다. 제 1 전극층(E1)은 제 2 전극층(E2)을 형성하기 위한 하부 금속층(underlying metal layer)의 역할을 한다. 제 2 전극층(E2)은 제 1 전극층(E1) 상에 형성된 도전성 수지층이다.
도전성 수지 페이스트는 예를 들어, 수지, 도전성 재료, 및 유기 용제를 함유한다. 수지는 예를 들어, 열경화성 수지이다. 도전성 재료는 예를 들어, 금속 분말을 포함한다. 금속 분말은 예를 들어, Ag 분말 또는 Cu 분말을 포함한다. 열경화성 수지는 예를 들어, 페놀 수지, 아크릴 수지, 실리콘 수지, 에폭시 수지, 또는 폴리이미드 수지를 포함한다.
제 3 전극층(E3)은 도금법에 의해 제 2 전극층(E2) 및 제 1 전극층(E1) 상에 형성된다. 제 3 전극층(E3)은 도금층을 포함한다. 제 3 전극층(E3)은 제 2 전극층(E2)으로부터 노출된 제 1 전극층(E1)의 부분 상에 형성된다. 본 실시예에서, 제 3 전극층(E3)은 Ni 도금에 의해 제 1 전극층(E1) 및 제 2 전극층(E2) 상에 형성된다. 제 3 전극층(E3)은 Ni 도금층이다. 제 3 전극층(E3)은 Sn 도금층, Cu 도금층, 또는 Au 도금층이 될 수 있다. 제 3 전극층(E3)은 Ni, Sn, Cu, 또는 Au를 함유한다.
제 4 전극층(E4)은 도금법에 의해 제 3 전극층(E3) 상에 형성된다. 제 4 전극층(E4)은 도금층을 포함한다. 본 실시예에서, 제 4 전극층(E4)은 Sn 도금에 의해 제 3 전극층(E3) 상에 형성된다. 제 4 전극층(E4)은 Sn 도금층이다. 제 4 전극층(E4)은 Cu 도금층 또는 Au 도금층이 될 수 있다. 제 4 전극층(E4)은 Sn, Cu, 또는 Au를 함유한다. 제 3 전극층(E3) 및 제 4 전극층(E4)은 제 2 전극층(E2) 상에 형성된 도금층을 구성한다. 본 실시예에서, 제 2 전극층(E2) 상에 형성된 도금층은 두 개의 층으로 된다.
전극부(5a)에 포함되는 제 1 전극층(E1), 전극부(5b)에 포함되는 제 1 전극층(E1), 전극부(5c)에 포함되는 제 1 전극층(E1), 및 전극부(5e)에 포함되는 제 1 전극층(E1)은 일체로 형성된다. 전극부(5a)에 포함되는 제 2 전극층(E2), 전극부(5c)에 포함되는 제 2 전극층(E2), 및 전극부(5e)에 포함되는 제 2 전극층(E2)은 일체로 형성된다. 전극부(5a)에 포함되는 제 3 전극층(E3), 전극부(5b)에 포함되는 제 3 전극층(E3), 전극부(5c)에 포함되는 제 3 전극층(E3), 및 전극부(5e)에 포함되는 제 3 전극층(E3)은 일체로 형성된다. 전극부(5a)에 포함되는 제 4 전극층(E4), 전극부(5b)에 포함되는 제 4 전극층(E4), 전극부(5c)에 포함되는 제 4 전극층(E4), 및 전극부(5e)에 포함되는 제 4 전극층(E4)은 일체로 형성된다.
제 1 전극층(E1)(전극부(5e)에 포함되는 제 1 전극층(E1))은 대응하는 내부 전극들(7 및 9)에 접속되도록 끝면(3e) 상에 형성된다. 제 1 전극층(E1)은 전체의 끝면(3e), 전체의 리지부(3g), 전체의 리지부(3h), 및 전체의 리지부(3i)를 덮고 있다. 제 2 전극층(E2)(전극부들(5a, 5c, 및 5e)에 포함되는 제 2 전극층들(E2))은 주면(3a)의 일부분, 끝면(3e)의 일부분, 및 한 쌍의 측면들(3c) 각각의 일부분을 연속하여 덮고 있다. 제 2 전극층(E2)(전극부들(5a, 5c, 및 5e)에 포함되는 제 2 전극층들(E2))은 전체의 리지부(3g), 리지부(3i)의 일부분, 및 리지부(3j)의 일부분을 덮고 있다. 제 2 전극층(E2)은 주면(3a)의 일부분, 끝면(3e)의 일부분, 한 쌍의 측면들(3c) 각각의 일부분, 전체의 리지부(3g), 리지부(3i)의 일부분, 및 리지부(3j)의 일부분에 각각 대응하는 복수의 부분들을 포함한다. 제 1 전극층(E1)(전극부(5e)에 포함되는 제 1 전극층(E1))은 대응하는 내부 전극들(7 및 9)에 직접 접속된다.
제 1 전극층(E1)(전극부들(5a, 5b, 5c, 및 5e)에 포함되는 제 1 전극층들(E1))은 제 2 전극층(E2)(전극부들(5a, 5c, 및 5e)에 포함되는 제 2 전극층들(E2))으로 덮여지는 영역, 및 제 2 전극층(E2)(전극부들(5a, 5c, 및 5e)에 포함되는 제 2 전극층들(E2))으로 덮여있지 않는 영역을 포함한다. 제 2 전극층(E2)으로 덮여있지 않은 영역은 제 2 전극층(E2)으로부터 노출된 영역이다. 제 3 전극층(E3) 및 제 4 전극층(E4)은 제 1 전극층(E1) 내에서 제 2 전극층(E2)으로 덮여있지 않은 영역 및 제 2 전극층(E2)을 덮고 있다.
도 6에 도시된 바와 같이, 제 1 방향(D1)에서 볼 때, 제 1 전극층(E1)(전극부(5a)에 포함되는 제 1 전극층(E1))은 제 2 전극층(E2)으로 전체적으로 덮여있다. 제 1 방향(D1)에서 볼 때, 제 1 전극층(E1)(전극부(5a)에 포함되는 제 1 전극층(E1))은 제 2 전극층(E2)으로부터 노출되지 않는다.
도 7에 도시된 바와 같이, 제 2 방향(D2)에서 볼 때, 제 1 전극층(E1)의 주면(3a)에 가까운 제 1 끝 영역은 제 2 전극층(E2)으로 덮여있다. 제 1 전극층(E1)의 제 1 끝 영역은 영역(5c2)에 포함되는 제 1 전극층(E1)을 포함한다. 제 1 전극층(E1)의 제 1 끝 영역은 주면(3a)에 가깝다. 제 2 방향(D2)에서 볼 때, 제 2 전극층(E2)의 끝 가장자리(E2ec)는 제 1 전극층(E1)의 끝 가장자리(E1ec)와 교차한다. 제 2 방향(D2)에서 볼 때, 제 1 전극층(E1)의 주면(3b)에 가까운 제 2 끝 영역은 제 2 전극층(E2)으로부터 노출된다. 제 1 전극층(E1)의 제 2 끝 영역은 영역(5c1)에 포함되는 제 1 전극층(E1)을 포함한다. 제 1 전극층(E1)의 제 2 끝 영역은 주면(3b)에 가깝다. 측면(3c) 상에 위치된 제 2 전극층(E2)은 제 2 방향에서 제 2 전극층(E2)과는 다른 극성을 갖는 내부 전극(7 또는 9)과 대향한다.
도 8에 도시된 바와 같이, 제 3 방향(D3)에서 볼 때, 제 1 전극층(E1)의 주면(3a)에 가까운 제 3 끝 영역은 제 2 전극층(E2)으로 덮여있다. 제 1 전극층(E1)의 제 3 끝 영역은 영역(5e2)에 포함되는 제 1 전극층(E1)을 포함한다. 제 1 전극층(E1)의 제 3 끝 영역은 주면(3a)에 가깝다. 제 3 방향(D3)에서 볼 때, 제 2 전극층(E2)의 끝 가장자리(E2e1)는 제 1 전극층(E1) 상에 위치된다. 제 3 방향(D3)에서 볼 때, 제 1 전극층(E1)의 주면(3b)에 가까운 제 4 끝 영역은 제 2 전극층(E2)으로부터 노출된다. 제 1 전극층(E1)의 제 4 끝 영역은 영역(5e1)에 포함되는 제 1 전극층(E1)을 포함한다. 제 1 전극층(E1)의 제 4 끝 영역은 주면(3b)에 가깝다. 제 3 방향(D3)에서 볼 때, 끝면(3e) 및 리지부(3g) 상에 위치된 제 2 전극층(E2)의 면적은 끝면(3e) 및 리지부(3g) 상에 위치된 제 1 전극층(E1)의 면적보다 작다.
도 8에 도시된 바와 같이, 내부 전극들(7 및 9) 각각의 한쪽 끝은, 제 3 방향(D3)에서 볼 때, 제 2 전극층(E2)과 중첩되는 제 1 영역 및 제 2 전극층(E2)과 중첩되지 않는 제 2 영역을 포함한다. 상기 제 1 영역은 상기 제 2 영역보다 제 1 방향(D1)에서 주면(3a)에 더 가깝게 위치된다. 영역(5e2)에 포함되는 제 1 전극층(E1)은 상기 제 1 영역에 접속된다. 영역(5e1)에 포함되는 제 1 전극층(E1)은 상기 제 2 영역에 접속된다.
본 실시예에서, 제 2 전극층(E2)은 주면(3a)의 단지 일부분, 끝면(3e)의 단지 일부분, 및 한 쌍의 측면들(3c) 각각의 단지 일부분을 연속하여 덮고 있다. 제 2 전극층(E2)은 전체의 리지부(3g), 리지부(3i)의 단지 일부분, 및 리지부(3j)의 단지 일부분을 덮고 있다. 리지부(3i)를 덮고 있는 제 1 전극층(E1)의 부분은 제 2 전극층(E2)으로부터 부분적으로 노출된다. 예를 들어, 영역(5c1)에 포함되는 제 1 전극층(E1)은 제 2 전극층(E2)으로부터 노출된다. 제 1 전극층(E1)은 대응하는 내부 전극(7 또는 9)의 제 1 영역에 접속되도록 끝면(3e) 상에 형성된다. 본 실시예에서, 제 1 전극층(E1)은 대응하는 내부 전극(7 또는 9)의 제 2 영역에도 또한 접속되도록 끝면(3e) 상에 형성된다.
도 2에 도시된 바와 같이, 제 3 방향(D3)에서 영역(5c2)의 폭은 주면(3a)으로부터의 거리가 증가함에 따라 감소한다. 제 3 방향(D3)에서 영역(5c2)의 폭은 전극부(5a)로부터의 거리가 증가함에 따라 감소한다. 제 1 방향(D1)에서 영역(5c2)의 폭은 끝면(3e)으로부터의 거리가 증가함에 따라 감소한다. 제 1 방향(D1)에서 영역(5c2)의 폭은 전극부(5e)로부터의 거리가 증가함에 따라 감소한다. 본 실시예에서, 제 2 방향(D2)에서 볼 때, 영역(5c2)의 끝 가장자리는 거의 원호 형상을 갖는다. 제 2 방향(D2)에서 볼 때, 영역(5c2)은 거의 팬(fan) 형상을 갖는다. 도 7에 도시된 바와 같이, 본 실시예에서, 제 2 방향(D2)에서 볼 때, 제 2 전극층(E2)의 폭은 주면(3a)으로부터의 거리가 증가함에 따라 감소한다. 제 2 방향(D2)에서 볼 때, 제 1 방향(D1)에서 제 2 전극층(E2)의 길이는 끝면(3e)으로부터 제 3 방향(D3)에서의 거리가 증가함에 따라 감소한다. 제 2 방향(D2)에서 볼 때, 제 1 방향(D1)에서 측면(3c) 상에 위치된 제 2 전극층(E2)의 부분의 길이는, 소자 본체(3)의 끝으로부터 제 3 방향(D3)에서의 거리가 증가함에 따라 감소한다. 도 7에 도시된 바와 같이, 제 2 방향(D2)에서 볼 때, 제 2 전극층(E2)의 끝 가장자리(E2ec)는 거의 원호 형상을 갖는다.
도 9에 도시된 바와 같이, 제 1 방향(D1)에서 제 2 전극층(E2)의 길이(L1)는 제 3 방향(D3)에서 제 2 전극층(E2)의 길이(L2)보다 작다. 길이(L1)는, 예를 들어 다음과 같이 정의된다. 길이(L1)는 기준 평면(PL1)과 전극부(5e)(영역(5e2))에 포함되는 제 2 전극층(E2)의 끝 가장자리(E2e1) 사이의 제 1 방향(D1)에서의 최대 간격이다. 기준 평면(PL1)은 전극부(5a)에 포함되는 제 2 전극층(E2)의 표면에 접하고, 주면(3a)과 평행하다. 길이(L1)는 예를 들어, 200 내지 1,200 ㎛이다. 본 실시예에서, 길이(L1)는 500 ㎛이다. 길이(L1)는 기준 평면(PL1)과 끝 가장자리(E2e1) 사이에 제 1 방향(D1)에서의 간격의 평균값이 될 수 있다. 길이(L2)는 예를 들어, 다음과 같이 정의된다. 길이(L2)는 기준 평면(PL2)과 전극부(5a)에 포함되는 제 2 전극층(E2)의 끝 가장자리(E2e2) 사이에 제 3 방향(D3)에서의 최대 간격이다. 기준 평면(PL2)은 전극부(5e)(영역(5e2))에 포함되는 제 2 전극층(E2)의 표면과 접하고, 끝면(3e)과 평행하다. 기준 평면(PL2)은 기준 평면(PL1)과 직교한다. 길이(L2)는 예를 들어, 400 내지 1,500 ㎛이다. 본 실시예에서, 길이(L2)는 800 ㎛이다. 길이(L2)는 기준 평면(PL2)과 끝 가장자리(E2e2) 사이에 제 3 방향(D3)에서의 간격의 평균값이 될 수 있다.
도 9에 도시된 바와 같이, 전극부(5a)에 포함되는 제 2 전극층(E2)은 최대 두께 위치(E2max)를 갖는다. 최대 두께 위치(E2max)는 전극부(5a)에 포함되는 제 2 전극층(E2)에서 가장 두꺼운 두께를 갖는다. 제 3 방향(D3)에서, 제 1 전극층(E1)의 끝 가장자리(E1e)는 상기 최대 두께 위치(E2max)보다 끝면(3e)에 더 가깝게 위치된다. 전극부(5a)에 포함되는 제 2 전극층(E2)은 주면(3a) 상에 위치되는 제 1 부분 및 리지부(3g)(제 1 전극층(E1)) 상에 위치되는 제 2 부분을 포함한다. 본 실시예에서, 최대 두께 위치(E2max)는 제 2 전극층(E2)의 제 1 부분에 존재한다. 상기 제 1 부분에서, 전극부(5a)에 포함되는 제 2 전극층(E2)의 두께는 주면(3a)에 직교하는 방향에서의 두께이다. 상기 제 2 부분에서, 전극부(5a)에 포함되는 제 2 전극층(E2)의 두께는 리지부(3g)(곡면)의 법선 방향에서의 두께이다.
제 2 전극층(E2)의 제 1 부분에서의 두께는 최대 두께 위치(E2max)로부터 제 2 부분까지 점진적으로 감소한다. 제 2 전극층(E2)의 제 1 부분에서의 두께는 최대 두께 위치(E2max)로부터 제 2 전극층(E2)의 끝 가장자리(E2e2)까지 점진적으로 감소한다. 제 2 전극층(E2)의 표면은 전극부(5a)의 제 2 전극층(E2)에서의 두께 변화로 인해 곡선을 이루고 있다. 도 5에 도시된 바와 같이, 제 3 방향(D3)에서 볼 때, 제 2 전극층(E2)의 제 1 부분의 두께는 제 2 방향(D2)의 끝에서보다 제 2 방향(D2)의 중앙에서 더 크다. 본 실시예에서, 제 2 전극층(E2)의 제 1 부분의 두께는 제 2 방향(D2)에서의 중앙에서 가장 크고, 제 2 방향(D2)에서 끝까지 점진적으로 감소한다.
최대 두께 위치(E2max)의 두께, 즉, 전극부(5a)에 포함되는 제 2 전극층(E2)의 최대 두께는 30 ㎛와 같거나 그보다 크다. 본 실시예에서, 전극부(5a)에 포함되는 제 2 전극층(E2)의 최대 두께는 100 ㎛이다. 전극부(5a)에 포함되는 제 2 전극층(E2)의 최대 두께는 전극부(5e)(영역(5e2))에 포함되는 제 2 전극층(E2)의 최대 두께보다 크다. 영역(5e2)에 포함되는 제 2 전극층(E2)의 두께는 제 3 방향(D3)(끝면(3e)과 직교하는 방향)에서의 두께이다. 영역(5e2)에 포함되는 제 2 전극층(E2)은 끝면(3e) 상에 위치된 부분을 포함한다. 전극 영역(5e2)에 포함되는 제 2 전극층(E2)의 최대 두께는 15 ㎛와 같거나 그보다 크다. 본 실시예에서, 전극 영역(5e2)에 포함되는 제 2 전극층(E2)의 최대 두께는 50 ㎛이다. 전극부(5a)에 포함되는 제 2 전극층(E2)의 최대 두께는 전극부(5c)(영역 5c2)에 포함되는 제 2 전극층(E2)의 최대 두께보다 크다. 영역(5c2)에 포함되는 제 2 전극층(E2)의 두께는 제 2 방향(D2)(측면(3c)과 직교하는 방향)에서의 두께이다. 영역(5c2)에 포함되는 제 2 전극층(E2)은 측면(3c) 상에 위치된 부분을 포함한다. 영역(5c2)에 포함되는 제 2 전극층(E2)의 최대 두께는 5 ㎛와 같거나 그보다 크다. 본 실시예에서, 영역(5c2)에 포함되는 제 2 전극층(E2)의 최대 두께는 15 ㎛이다.
도 9에 도시된 바와 같이, 제 3 방향(D3)에서 최대 두께 위치(E2max)로부터 제 2 전극층(E2)의 끝 가장자리(E2e2)까지의 길이(L3)는, 제 3 방향(D3)에서 최대 두께 위치(E2max)로부터 제 1 전극층(E1)의 끝 가장자리(E1e)까지의 길이(L4)보다 크다. 길이(L3)는 예를 들어, 200 내지 800 ㎛이다. 본 실시예에서, 길이(L3)는 350 ㎛이다. 길이(L4)는 예를 들어, 100 내지 400 ㎛이다. 본 실시예에서, 길이(L4)는 150 ㎛이다.
다층 커패시터(C1)에 있어서, 제 3 방향(D3)에서 제 1 전극층(E1)의 끝 가장자리(E1e)로부터 제 2 전극층(E2)의 끝 가장자리(E2e2)까지의 길이(L5)는 제 1 방향(D1)에서 제 2 전극 층(E2)의 길이(L1)보다 크다. 길이(L5)는 길이(L3)와 길이(L4)의 합이 된다. 따라서, 본 실시예에서, 길이(L5)는 500 ㎛이다.
제 2 전극층(E2)에 포함되는 제 1 부분의 면적은 전극부(5e)(영역(5e2))에 포함되는 제 2 전극층(E2)의 면적보다 크다. 전술한 바와 같이, 제 2 전극층(E2)에 포함되는 제 1 부분은 전극부(5a)에 포함되는 제 2 전극층(E2) 내에서 주면(3a) 상에 위치된 부분이다. 전극부(5e)(영역(5e2))에 포함되는 제 2 전극층(E2)은 제 2 전극층(E2) 내에서 끝면(3e) 상에 위치된 부분이다. 제 2 전극층(E2)에 포함되는 제 1 부분의 면적은 500000 내지 3750000 ㎛2이다. 본 실시예에서, 제 2 전극층(E2)에 포함되는 제 1 부분의 면적은 2000000 ㎛2이다. 전극부(5e)(영역(5e2))에 포함되는 제 2 전극층(E2)의 면적은 250000 내지 3000000 ㎛2이다. 본 실시예에서, 전극부(5e)(영역(5e2))에 포함되는 제 2 전극층(E2)의 면적은 1250000 ㎛2이다.
다층 커패시터(C1)가 전자 장치 상에 솔더-장착된 경우, 전자 장치로부터 다층 커패시터(C1)로 가해지는 외력은 소자 본체(3) 상에서의 응력으로서 작용할 수 있다. 이 경우, 크랙이 소자 본체(3)에 생길 수 있다. 상기 외력은 외부 전극(5)을 통해 솔더-장착 시에 형성된 솔더 필렛으로부터 소자 본체(3)에 작용한다. 상기 외력은, 소자 본체(3)에 있어서 주면(3a)의 일부분, 끝면(3e)의 일부분, 및 한 쌍의 측면들(3c)의 일부분에 의해 정의된 영역에 작용하게 되는 경향을 갖는다. 다층 커패시터(C1)에 있어서, 제 2 전극층(E2)(전극부들(5a, 5c, 및 5e)에 포함되는 제 2 전극층(E2))은 주면(3a)의 일부분, 끝면(3e)의 일부분, 및 한 쌍의 측면들(3c) 각각의 일부분을 연속하여 덮고 있다. 따라서, 전자 장치로부터 다층 커패시터(C1)로 가해지는 외력은 소자 본체(3)에 작용하지 않게 되는 경향을 갖는다. 결과적으로, 다층 커패시터(C1)는 소자 본체(3)에 크랙이 생기는 것을 억제한다.
소자 본체(3)와 제 2 전극층(E2) 사이의 영역은 수분이 침투하는 경로를 포함할 수 있다. 소자 본체(3)와 제 2 전극층(E2) 사이의 영역으로부터 수분이 침투하는 경우, 다층 커패시터(C1)의 내구성이 저하된다. 다층 커패시터(C1)는, 제 2 전극층(E2)이 전체의 끝면(3e), 주면들(3a 및 3b) 각각의 일부분, 및 한 쌍의 측면들(3c) 각각의 일부분을 덮고 있는 전자 부품과 비교하여, 수분이 침투하는 경로들을 거의 포함하지 않는다. 따라서, 다층 커패시터(C1)는 내습성의 신뢰성을 향상시킨다. 다층 커패시터(C1)에 있어서, 제 1 방향(D1)에서 제 2 전극층(E2)의 길이(L1)는 제 3 방향(D3)에서 제 2 전극층(E2)의 길이(L2)보다 작다. 따라서, 다층 커패시터(C1)는, 길이(L1)가 길이(L2)와 같거나 그보다 큰 전자 부품과 비교하여, 수분이 침투하는 경로들을 더욱 거의 포함하지 않는다. 따라서, 다층 커패시터(C1)는 내습성의 신뢰성을 더욱 향상시킨다.
제 3 방향(D3)에서 최대 두께 위치(E2max)로부터 제 2 전극층(E2)의 끝 가장자리(E2e2)까지의 길이(L3)는, 제 3 방향(D3)에서 최대 두께 위치(E2max)로부터 제 1 전극층(E1)의 끝 가장자리(E1e)까지의 길이(L4)보다 크다. 소자 본체(3)에 작용하는 응력은 제 1 전극층(E1)의 끝 가장자리(E1e)에 집중하는 경향을 갖는다. 길이(L3)가 길이(L4)보다 큰 구성에 있어서, 길이(L3)가 길이(L4)와 같거나 그보다 작은 전자 부품과 비교하여, 제 2 전극층(E2)에서 주면(3a) 상에 위치된 부분의 체적은 크다. 따라서, 다층 커패시터(C1)는 제 1 전극층(E1)의 끝 가장자리(E1e)에 집중하는 응력을 감소시킨다. 결과적으로, 다층 커패시터(C1)는 소자 본체(3)에 크랙이 생기는 것을 더욱 억제한다.
외력이 제 2 전극층(E2)의 끝 가장자리(E2e2)에 작용하는 경우, 제 2 전극층(E2)은 끝 가장자리(E2e2)를 시작점으로 하여 소자 본체(3)(주면(3a))로부터 박리될 수 있다. 다층 커패시터(C1)에 있어서, 전극부(5a)에 포함되는 제 2 전극층(E2)의 두께는 최대 두께 위치(E2max)로부터 제 2 전극층(E2)의 끝 가장자리(E2e2)까지 점진적으로 감소한다. 따라서, 다층 커패시터(C1)에 있어서, 외력은, 제 2 전극층(E2)의 두께가 일정한 전자 부품과 비교하여, 제 2 전극층(E2)의 끝 가장자리(E2e2)에 작용하지 않게 되는 경향을 갖는다. 결과적으로, 다층 커패시터(C1)에서는, 제 2 전극층(E2)이 소자 본체(3)(주면(3a))로부터 박리되지 않는 경향을 갖는다.
다층 커패시터(C1)에 있어서, 제 3 방향(D3)에서 제 1 전극층(E1)의 끝 가장자리(E1e)로부터 제 2 전극층(E2)의 끝 가장자리(E2e2)까지의 길이(L5)는, 제 1 방향(D1)에서 제 2 전극층(E2)의 길이(L1)보다 크다. 다층 커패시터(C1)에 있어서, 제 2 전극층(E2)에서 주면(3a) 상에 위치된 부분의 체적은, 길이(L5)가 길이(L1)와 동일하거나 그보다 작은 전자 부품에 비교하여 크게 된다. 따라서, 다층 커패시터(C1)는 제 1 전극층(E1)의 끝 가장자리(E1e)에 집중하는 응력을 감소시킨다. 결과적으로, 다층 커패시터(C1)는 소자 본체(3)에 크랙이 생기는 것을 더욱 억제한다.
다층 커패시터(C1)에 있어서, 제 2 전극층(E2)에 포함되는 제 1 부분의 면적은 전극부(5e)에 포함되는 제 2 전극층(E2)의 면적보다 크다. 다층 커패시터(C1)는, 제 2 전극층(E2)에 포함되는 제 1 부분의 면적이 전극부(5e)에 포함되는 제 2 전극층(E2)의 면적과 같거나 그보다 작은 전자 부품과 비교하여, 제 1 전극층(E1)의 끝 가장자리(E1e)에 집중하는 응력을 감소시킨다. 따라서, 다층 커패시터(C1)는 소자 본체(3)에 크랙이 생기는 것을 더욱 억제한다. 제 2 전극층(E2)에 포함되는 제 1 부분의 면적이 전극부(5e)에 포함되는 제 2 전극층(E2)의 면적보다 큰 전자 부품에 있어서, 제 2 전극층(E2)과 소자 본체(3) 사이의 결합력은, 제 2 전극층(E2)에 포함되는 제 1 부분의 면적이 전극부(5e)에 포함되는 제 2 전극층(E2)의 면적과 같거나 그보다 작은 전자 부품과 비교하여 크게 된다. 따라서, 다층 커패시터(C1)에서는, 제 2 전극층(E2)이 주면(3a)으로부터 더욱 박리되지 않는 경향을 갖는다.
다층 커패시터(C1)에 있어서, 전극부(5a)에 포함되는 제 2 전극층(E2)의 최대 두께는 영역(5e2)에 포함되는 제 2 전극층(E2)의 최대 두께보다 크다. 다층 커패시터(C1)는, 전극부(5a)에 포함되는 제 2 전극층(E2)의 최대 두께가 영역(5e2)에 포함되는 제 2 전극층(E2)의 최대 두께와 같거나 그보다 작은 전자 부품과 비교하여, 제 1 전극층(E1)의 끝 가장자리(E1e)에 집중하는 응력을 감소시킨다. 따라서, 다층 커패시터(C1)는 소자 본체(3)에 크랙이 생기는 것을 더욱 억제한다.
다음에, 다층 커패시터(C1)의 장착 구조가 도 10을 참조하여 설명될 것이다. 도 10은 본 실시예에 따른 다층 커패시터의 장착 구조를 도시하는 도면이다.
도 10에 도시된 바와 같이, 전자 부품 장치(ECD1)는 다층 커패시터(C1) 및 전자 장치(ED)를 포함한다. 전자 장치(ED)는 예를 들어, 회로 기판 또는 전자 부품을 포함한다. 다층 커패시터(C1)는 전자 부품(ED) 상에 솔더-장착된다. 전자 장치(ED)는 주면(EDa) 및 복수의 패드 전극들(PE1, PE2)을 포함한다. 본 실시예에서, 전자 장치(ED)는 두 개의 패드 전극들(PE1, PE2)을 포함한다. 패드 전극들(PE1, PE2) 각각은 주면(EDa) 상에 배치된다. 두 개의 패드 전극들(PE1, PE2)은 서로 분리된다. 다층 커패시터(C1)는, 주면(3a)과 주면(EDa)이 서로 대향하는 방식으로 전자 장치(ED) 상에 배치된다. 전술한 바와 같이, 주면(3a)은 장착면을 구성하도록 배열된다.
다층 커패시터(C1)가 솔더-장착될 때, 용융 솔더가 외부 전극들(5)(제 4 전극층(E4))을 적신다. 솔더 필렛(SF)이 젖은 솔더의 응고에 의해 외부 전극들(5) 상에 형성된다. 서로 대응하는 외부 전극들(5)과 패드 전극들(PE1, PE2)은 솔더 필렛(SF)을 통해 결합된다.
솔더 필렛(SF)은 전극부(5e)에 포함되는 영역들(5e1 및 5e2) 상에 형성된다. 영역(5e2)에 더하여, 제 2 전극층(E2)을 포함하지 않는 영역(5e1)이 또한 솔더 필렛(SF)을 통해 대응하는 패드 전극(PE1 또는 PE2)에 결합된다. 제 3 방향(D3)에서 볼 때, 솔더 필렛(SF)은 전극부(5e)에 포함되는 영역(5e1)과 중첩한다. 제 3 방향(D3)에서 볼 때, 솔더 필렛(SF)은 영역(5e1)에 포함되는 제 1 전극층(E1)과 중첩한다. 예시가 생략되긴 했지만, 솔더 필렛(SF)은 전극부(5c)에 포함되는 영역들(5c1, 5c2) 상에도 또한 형성된다. 제 1 방향(D1)에서 솔더 필렛(SF)의 높이는 제 1 방향(D1)에서 제 2 전극층(E2)의 높이보다 크다. 솔더 필렛(SF)은 제 2 전극층(E2)의 끝 가장자리(E2e1)보다 주면(3b)에 더 가깝게 되도록 제 1 방향(D1)으로 연장된다.
전술한 바와 같이, 전자 부품 장치(ECD1)는 소자 본체(3)에 크랙이 생기는 것을 억제하고, 내습성의 신뢰성을 향상시킨다. 전자 부품 장치(ECD1)에 있어서, 제 3 방향(D3)에서 볼 때, 솔더 필렛(SF)은 전극부(5e)에 포함되는 영역(5e1)과 중첩한다. 따라서, 외부 전극(5)이 제 2 전극층(E2)을 포함하는 경우에도, 전자 부품 장치(ECD1)는 등가 직렬 저항(ESR)의 증가를 억제한다.
이상에서 본 발명의 실시예들 및 변형들을 설명하였지만, 본 발명은 상기 실시예들 및 변형들에 반드시 한정되는 것은 아니며, 본 실시예는 본 발명의 범위로부터 벗어나지 않고서 다양하게 변경될 수 있다.
제 1 전극층(E1)은 끝면(3e)으로부터 전체적으로 또는 부분적으로 리지부(3g)에 걸쳐 연장하도록 주면(3a) 상에 형성될 수 있다. 제 1 전극층(E1)은 끝면(3e)으로부터 전체적으로 또는 부분적으로 리지부(3h)를 넘어서 연장하도록 주면(3b) 상에 형성될 수 있다. 제 1 전극층(E1)이 주면(3b) 상에 형성되는 경우, 주면(3b) 상에 배치된 전극부는 네 개의 층으로 될 수 있다. 제 1 전극층(E1)은 끝면(3e)으로부터 전체적으로 또는 부분적으로 리지부(3i)을 넘어서 연장하도록 측면(3c) 상에 형성될 수 있다. 제 1 전극층(E1)이 측면(3c) 상에 형성되는 경우, 측면(3c) 상에 배치된 전극부는 네 개의 층으로 될 수 있다.
다층 커패시터(C1)에 포함되는 내부 전극들(7 및 9)의 수는 도시된 내부 전극들(7 및 9)의 수에 한정되지 않는다. 다층 커패시터(C1)에 있어서, 하나의 외부 전극(5)(제 1 전극층(E1))에 접속되는 내부 전극들의 수는 하나가 될 수 있다.
다층 커패시터(C1)에 있어서, 제 1 방향(D1)에서 제 2 전극층(E2)의 길이(L1)는 제 3 방향(D3)에서 제 1 전극층(E1)의 끝 가장자리(E1e)로부터 제 2 전극층(E2)의 끝 가장자리(E2e2)까지의 길이(L5)와 같거나 그보다 클 수 있다. 전술한 바와 같이, 길이(L5)가 길이(L1)보다 큰 구성은 제 1 전극층(E1)의 끝 가장자리(E1e)에 집중하는 응력을 감소시키고, 따라서 소자 본체(3)에 크랙이 생기는 것을 더욱 억제한다.
본 실시예의 전자 부품은 다층 커패시터(C1)다. 적용 가능한 전자 부품은 다층 커패시터에 한정되지 않는다. 적용 가능한 전자 부품들의 예들은, 다층 인덕터, 다층 배리스터, 다층 압전 액츄에이터, 다층 서미스터, 또는 다층 복합 부품과 같은 다층 전자 부품과 상기 다층 전자 부품 이외의 전자 부품을 포함하지만, 이에 한정되는 것은 아니다.

Claims (7)

  1. 전자 부품에 있어서:
    장착면을 구성하도록 배열된 제 1 주면, 제 1 방향에서 상기 제 1 주면과 대향하는 제 2 주면, 제 2 방향에서 서로 대향하는 한 쌍의 측면들, 및 제 3 방향에서 서로 대향하는 한 쌍의 끝면들을 포함하는 직육면체 형상의 소자 본체; 및
    상기 제 3 방향에서 상기 소자 본체의 양쪽 끝부분들에 배치된 복수의 외부 전극들을 포함하며,
    상기 외부 전극은 도전성 수지층을 포함하고, 상기 도전성 수지층은 상기 제 1 주면의 일부분, 상기 끝면의 일부분, 및 상기 한 쌍의 측면들 각각의 일부분을 연속하여 덮고 있고,
    상기 제 1 방향에서 상기 도전성 수지층의 제 1 길이는 상기 제 3 방향에서 상기 도전성 수지층의 제 2 길이보다 작은, 전자 부품.
  2. 제 1 항에 있어서,
    상기 외부 전극은 상기 소자 본체와 상기 도전성 수지층 사이에 위치하게 되도록 상기 소자 본체의 끝부분 상에 배치된 소결 금속층을 더 포함하고,
    상기 도전성 수지층은 상기 소결 금속층 상에 및 상기 제 1 주면의 일부분 상에 배치되며, 상기 제 1 주면 상에 위치된 부분을 포함하고,
    상기 제 1 주면 상에 위치된 부분은 최대 두께 위치를 포함하고,
    상기 제 3 방향에서 상기 최대 두께 위치로부터 상기 도전성 수지층의 끝 가장자리까지의 제 3 길이는 상기 제 3 방향에서 상기 최대 두께 위치로부터 상기 소결 금속층의 끝 가장자리까지의 제 4 길이보다 큰, 전자 부품.
  3. 제 2 항에 있어서,
    상기 제 1 주면 상에 위치된 부분의 두께는 상기 최대 두께 위치로부터 상기 도전성 수지층의 끝 가장자리까지 점진적으로 감소하는, 전자 부품.
  4. 제 2 항 또는 제 3 항에 있어서,
    제 3 방향에서 상기 소결 금속층의 끝 가장자리로부터 상기 도전성 수지층의 끝 가장자리까지의 제 5 길이는 상기 제 1 방향에서 상기 도전성 수지층의 제 1 길이보다 큰, 전자 부품.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전성 수지층은 상기 제 1 주면 상에 위치된 부분 및 상기 끝면 상에 위치된 부분을 포함하고,
    상기 제 1 주면 상에 위치된 부분의 면적은 상기 끝면 상에 위치된 부분의 면적보다 큰, 전자 부품.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 도전성 수지층은 상기 제 1 주면 상에 위치된 부분 및 상기 끝면 상에 위치된 부분을 포함하고,
    상기 제 1 주면 상에 위치된 부분의 최대 두께는 상기 끝면 상에 위치된 부분의 최대 두께보다 큰, 전자 부품.
  7. 전자 부품에 있어서:
    장착면을 구성하도록 배열된 제 1 주면, 제 1 방향에서 상기 제 1 주면과 대향하는 제 2 주면, 제 2 방향에서 서로 대향하는 한 쌍의 측면들, 및 제 3 방향에서 서로 대향하는 한 쌍의 끝면들을 포함하는 직육면체 형상의 소자 본체; 및
    상기 소자 본체 상에 배치되며, 도전성 수지층을 포함하는 외부 전극을 포함하며,
    상기 도전성 수지층은 상기 제 1 주면의 일부분, 상기 끝면의 일부분, 및 상기 한 쌍의 측면들 각각의 일부분을 연속하여 덮고 있고,
    상기 제 1 방향에서 상기 도전성 수지층의 길이는 상기 제 3 방향에서 상기 도전성 수지층의 길이보다 작은, 전자 부품.
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