KR20160112972A - 전자부품 및 이것을 포함한 일련의 전자부품 - Google Patents
전자부품 및 이것을 포함한 일련의 전자부품 Download PDFInfo
- Publication number
- KR20160112972A KR20160112972A KR1020160030216A KR20160030216A KR20160112972A KR 20160112972 A KR20160112972 A KR 20160112972A KR 1020160030216 A KR1020160030216 A KR 1020160030216A KR 20160030216 A KR20160030216 A KR 20160030216A KR 20160112972 A KR20160112972 A KR 20160112972A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- main surface
- plating layer
- multilayer ceramic
- ceramic capacitor
- Prior art date
Links
- 238000007747 plating Methods 0.000 claims abstract description 101
- 229910020938 Sn-Ni Inorganic materials 0.000 claims abstract description 46
- 229910008937 Sn—Ni Inorganic materials 0.000 claims abstract description 46
- 239000004020 conductor Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 11
- 229910052759 nickel Inorganic materials 0.000 claims description 11
- 229910000765 intermetallic Inorganic materials 0.000 claims description 10
- 229910052718 tin Inorganic materials 0.000 claims description 9
- 229910000679 solder Inorganic materials 0.000 abstract description 29
- 230000008602 contraction Effects 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 200
- 239000003985 ceramic capacitor Substances 0.000 description 103
- 238000004519 manufacturing process Methods 0.000 description 23
- 239000000463 material Substances 0.000 description 15
- 239000000853 adhesive Substances 0.000 description 10
- 230000001070 adhesive effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 229910010293 ceramic material Inorganic materials 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000002441 X-ray diffraction Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910001252 Pd alloy Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000002759 woven fabric Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 210000001015 abdomen Anatomy 0.000 description 1
- 230000003187 abdominal effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000006260 foam Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- -1 rare earth compound Chemical class 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
- H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
- H01G13/02—Machines for winding capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/252—Terminals the terminals being coated on the capacitive element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
- H05K13/04—Mounting of components, e.g. of leadless components
- H05K13/0417—Feeding with belts or tapes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
솔더 필렛의 열수축에 기인해서 부품 본체에 크랙이 발생하는 것을 억제할 수 있는 전자부품을 제공한다.
전자부품(1A)은 내부 도체(12)가 매설된 부품 본체(10A)와, 부품 본체(10A)의 외표면에 마련된 외부전극(20A1)을 포함한다. 부품 본체(10A)는 내부 도체(12)가 노출된 단면(10b1)과, 단면(10b1)에 연속하면서 단면(10b1)과 교차하는 주면(10a1)을 포함한다. 외부전극(20A1)은 내부 도체(12)의 단면(10b1)에 있어서 노출한 부분을 적어도 덮음으로써 내부 도체(12)에 접속한 단면 피복부(20b)와, 주면(10a1)의 적어도 일부를 덮는 주면 피복부(10b)를 포함한다. 주면 피복부(10a1)의 노출 표면의 적어도 일부는 Sn 도금층(24)이며, 단면 피복부(10b1)의 노출 표면의 적어도 일부는 Sn-Ni층(23)이다.
전자부품(1A)은 내부 도체(12)가 매설된 부품 본체(10A)와, 부품 본체(10A)의 외표면에 마련된 외부전극(20A1)을 포함한다. 부품 본체(10A)는 내부 도체(12)가 노출된 단면(10b1)과, 단면(10b1)에 연속하면서 단면(10b1)과 교차하는 주면(10a1)을 포함한다. 외부전극(20A1)은 내부 도체(12)의 단면(10b1)에 있어서 노출한 부분을 적어도 덮음으로써 내부 도체(12)에 접속한 단면 피복부(20b)와, 주면(10a1)의 적어도 일부를 덮는 주면 피복부(10b)를 포함한다. 주면 피복부(10a1)의 노출 표면의 적어도 일부는 Sn 도금층(24)이며, 단면 피복부(10b1)의 노출 표면의 적어도 일부는 Sn-Ni층(23)이다.
Description
본 발명은 전자부품 및 이것을 포함한 일련의 전자부품에 관한 것이고, 특히, 솔더에 의해 실장되는 전자부품 및 이것을 포함한 일련의 전자부품에 관한 것이다.
솔더 필렛의 열수축에 기인해서 발생하는 크랙에 의해 내부전극층이 단락되어비리는 것이 억제된 적층 세라믹 콘덴서가 개시된 문헌으로서, 예를 들면, 일본국 공개특허공보 2003-22929호(특허문헌 1)가 있다.
특허문헌 1에 기재된 적층 세라믹 콘덴서에 있어서는, 솔더 필렛의 열수축에 의한 인장응력에 의해 한 쌍의 외부전극 중 한쪽의 근방 부분의 소체에 크랙이 발생한 경우에, 상기 크랙이 한 쌍의 외부전극 중의 다른 쪽에 접속되어 있는 내부전극층에까지 도달하지 않도록 상기 내부전극층과 상기 외부전극과의 위치 관계가 규정되어 있다. 이에 의해, 크랙의 내부에 수분이 진입한 경우에 있어서 생기는 내부전극층의 단락이 억제되어 있다.
그러나 솔더 필렛의 열수축에 의한 인장응력에 의해 한 쌍의 외부전극 중 한쪽의 근방 부분의 소체에 크랙이 발생한 경우에 있어서, 상기 크랙이 상기 한쪽의 외부전극에 접속되어 있는 내부전극층에 도달해서 이것이 분단되면, 적층 세라믹 콘덴서의 정전용량이 저하하는 문제가 발생한다.
이렇게 전자부품의 부품 본체에 크랙이 생긴 경우에는, 전자부품의 전기적인 특성에 다양한 영향이 생겨버리는 경우가 있기 때문에, 처음부터 솔더 필렛의 열수축에 기인해서 부품 본체에 크랙이 발생하는 것 자체를 억제하는 것이 중요하다.
따라서 본 발명은 상술한 문제를 감안하여 이루어진 것이며, 솔더 필렛의 열수축에 기인해서 부품 본체에 크랙이 발생하는 것을 억제할 수 있는 전자부품 및 이것을 포함한 일련의 전자부품을 제공하는 것을 목적으로 한다.
본 발명에 기초하는 전자부품은 내부 도체가 매설된 부품 본체와, 상기 부품 본체의 외표면에 마련된 외부전극을 포함하고 있다. 상기 부품 본체는 상기 내부 도체가 노출된 단면과, 상기 단면에 연속하면서 상기 단면과 교차하는 주면(主面)을 포함하고 있다. 상기 외부전극은, 상기 내부 도체의 상기 단면에 있어서 노출한 부분을 적어도 덮음으로써, 상기 내부 도체에 접속한 단면 피복부와, 상기 주면의 적어도 일부를 덮는 주면 피복부를 포함하고 있다. 상기 본 발명에 기초하는 전자부품에 있어서는, 상기 주면 피복부의 노출 표면의 적어도 일부가 Sn 도금층이며, 상기 단면 피복부의 노출 표면의 적어도 일부가 Sn과 Ni의 금속간 화합물을 함유하는 Sn-Ni층이다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 단면 피복부의 노출 표면의 상기 Sn-Ni층이 표면에 복수의 돌기를 가지고 있는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 돌기가 평판 편상의 형상을 가지고 있는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 단면 피복부가 Ni 도금층과, 상기 Ni 도금층상에 마련된, 상기 단면 피복부의 노출 표면의 상기 Sn-Ni층을 포함하고 있는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 주면 피복부가 Ni 도금층과 상기 Ni 도금층상에 마련된 Sn-Ni층과, 상기 Sn-Ni층상에 마련된, 상기 주면 피복부의 노출 표면의 상기 Sn 도금층을 포함하고 있는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 단면 피복부 및/또는 상기 주면 피복부가 Cu를 함유하는 Cu 함유층과, 상기 Cu 함유층상에 마련된, 상기 Ni 도금층을 포함하고 있는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 주면 피복부 중, 상기 주면과 교차하는 부분인 단부의 노출 표면이 Sn과 Ni의 금속간 화합물을 함유하는 Sn-Ni층인 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 주면 피복부의 노출 표면의 상기 Sn 도금층이, 상기 주면 피복부부터 상기 단면 피복부 중의 일부에까지 연장되어 있어도 된다.
상기 본 발명에 기초하는 전자부품에 있어서는, 상기 주면 피복부부터 상기 단면 피복부의 일부에까지 연장되는 상기 Sn 도금층의 상기 단면 피복부상의 가장자리부와, 상기 주면 피복부상의 가장자리부를 최단거리로 잇는 가상면상에 상기 내부 도체가 위치하고 있지 않는 것이 바람직하다.
본 발명에 기초하는 일련의 전자부품은 상기 본 발명에 기초하는 전자부품을 복수 포함하고 있음과 함께 복수의 오목부가 간격을 두고 마련된 장척 형상의 캐리어 테이프 및 상기 복수의 오목부를 막도록 상기 캐리어 테이프로 붙여진 커버 테이프를 포함하는 포장체를 더 포함하고 있다. 상기 본 발명에 기초하는 일련의 전자부품에 있어서는, 상기 복수의 전자부품의 각각의 상기 주면이 상기 복수의 오목부의 각각의 바닥부측을 향한 상태가 되도록, 상기 복수의 전자부품이 상기 복수의 오목부내에 각각 수납되어 있다.
본 발명에 의하면, 솔더 필렛의 열수축에 기인해서 부품 본체에 크랙이 발생하는 것을 억제할 수 있는 전자부품 및 이것을 포함한 일련의 전자부품으로 할 수 있다.
도 1은 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서의 사시도이다.
도 2는 도 1 중에 나타내는 IIA-IIA선 및 IIB-IIB선을 따른 모식단면도이다.
도 3은 도 2 중에 나타내는 III-III선을 따른 모식단면도이다.
도 4는 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서 및 변형예에 따른 적층 세라믹 콘덴서의 제조방법을 나타내는 플로우 차트(flowchart)이다.
도 5는 도 4에 나타내는 Sn 도금층을 일부 제거하는 공정을 설명하기 위한 모식도이다.
도 6은 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서를 포함하는 실장 구조체의 모식단면도이다.
도 7은 Sn-Ni층 및 Ni 도금층의 각각 표면의 현미경 사진이다.
도 8은 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서의 주요부 확대 단면도이다.
도 9는 본 발명의 실시형태 1에서의 일련의 적층 세라믹 콘덴서들의 평면도 및 단면도이다.
도 10은 본 발명의 실시형태 2에서의 적층 세라믹 콘덴서의 모식단면도이다.
도 11은 본 발명의 실시형태 3에서의 적층 세라믹 콘덴서의 모식단면도이다.
도 2는 도 1 중에 나타내는 IIA-IIA선 및 IIB-IIB선을 따른 모식단면도이다.
도 3은 도 2 중에 나타내는 III-III선을 따른 모식단면도이다.
도 4는 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서 및 변형예에 따른 적층 세라믹 콘덴서의 제조방법을 나타내는 플로우 차트(flowchart)이다.
도 5는 도 4에 나타내는 Sn 도금층을 일부 제거하는 공정을 설명하기 위한 모식도이다.
도 6은 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서를 포함하는 실장 구조체의 모식단면도이다.
도 7은 Sn-Ni층 및 Ni 도금층의 각각 표면의 현미경 사진이다.
도 8은 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서의 주요부 확대 단면도이다.
도 9는 본 발명의 실시형태 1에서의 일련의 적층 세라믹 콘덴서들의 평면도 및 단면도이다.
도 10은 본 발명의 실시형태 2에서의 적층 세라믹 콘덴서의 모식단면도이다.
도 11은 본 발명의 실시형태 3에서의 적층 세라믹 콘덴서의 모식단면도이다.
이하, 본 발명의 실시형태에 대해서, 도면을 참조해서 상세하게 설명한다. 이하에 나타내는 실시형태에 있어서는, 본 발명이 적용된 전자부품 및 이것을 포함한 일련의 전자부품으로서, 적층 세라믹 콘덴서 및 이것을 포함한 일련의 적층 세라믹 콘덴서들을 예시해서 설명을 실시한다. 한편, 이하에 나타내는 실시형태에 있어서는, 동일한 또는 공통되는 부분에 대해서 도면 중 동일한 부호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
도 1(A) 및 도 1(B)는 본 발명의 실시형태 1에서의 적층 세라믹 콘덴서의 사시도이다. 도 2(A) 및 도 2(B)는 도 1 중에 나타내는 IIA-IIA선 및 IIB-IIB선을 따른 모식단면도이다. 또한, 도 3은 도 2 중에 나타내는 III-III선을 따른 모식단면도이다. 우선, 이들 도 1 내지 도 3을 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1A)의 구성에 대해서 설명한다.
도 1 내지 도 3에 나타내는 바와 같이, 적층 세라믹 콘덴서(1A)는 전체로서 직육면체 형상을 가지는 전자부품이며, 부품 본체로서의 소체(10A)와, 외부전극으로서의 제1 및 제2 외부전극(20A1, 20A2)을 포함하고 있다. 소체(10A)는 가늘고 긴 직육면체 형상을 가지고 있고, 그 외표면에 막 형상으로 형성된 제1 및 제2 외부전극(20A1, 20A2)은 서로 이격하고 있다.
여기서 말하는 직육면체 형상에는 적층 세라믹 콘덴서(1A) 및 소체(10A)의 각부 및 모서리부를 둥글게 한 것이나, 적층 세라믹 콘덴서(1A) 및 소체(10A)의 외표면에 단차나 요철이 마련된 것 등이 포함된다.
도 2에 나타내는 바와 같이, 소체(10A)는 소정의 방향을 따라 교대로 적층된 복수의 유전체층(11) 및 복수의 도전체층(12)으로 구성되어 있다. 유전체층(11)은 예를 들면, 티탄산 바륨을 주성분으로 하는 세라믹 재료로 형성되어 있다. 또한, 유전체층(11)은 부성분으로서의 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등을 포함하고 있어도 된다. 한편, 도전체층(12)은 예를 들면, Ni, Cu, Ag, Pd, Ag-Pd합금, Au 등에 대표되는 금속 재료로 형성되어 있다.
소체(10A)는 유전체층(11)이 되는 세라믹스 시트(소위 그린시트)의 표면에 도전체층(12)이 되는 도전성 페이스트가 인쇄된 소재 시트를 복수 준비하고, 이들 복수의 소재 시트를 적층해서 압착 및 소성함으로써 제작된다.
한편, 유전체층(11)의 재질은 상술한 티탄산 바륨을 주성분으로 하는 세라믹 재료에 한정되지 않고, 다른 세라믹 재료(예를 들면, CaTiO3, SrTiO3, CaZrO3 등을 주성분으로 하는 것)를 유전체층(11)의 재질로서 선택해도 된다. 또한, 도전체층(12)의 재질도 상술한 금속 재료에 한정하지 않고, 다른 도전 재료를 도전체층(12)의 재질로서 선택해도 된다.
제1 및 제2 외부전극(20A1, 20A2)은 소결 금속층과 도금층이 적층된 도전막으로 구성되어 있다. 소결 금속층은 도금층의 하지층이 되는 것이며, Cu를 함유하는 Cu 함유층(21)으로 구성되어 있다. 도금층은 Cu 함유층(21)상에 형성됨으로써 Cu 함유층(21)을 덮는 Ni 도금층(22)과, Ni 도금층(22)상에 형성됨으로써 Ni 도금층(22)을 덮는 Sn과 Ni의 금속간 화합물을 함유하는 Sn-Ni층(23)과, Sn-Ni층(23)상의 일부에 형성됨으로써 상기 일부를 덮는 Sn 도금층(24)을 포함하고 있다.
Cu 함유층(21)은 예를 들면, Cu페이스트를 소체(10A)의 소정 부위에 도포해서 이것을 베이킹함으로써 형성된다. 여기서 소결 금속층으로서는 예를 들면, Ni, Ag, Pd, Ag-Pd합금, Au 등의 페이스트를 베이킹함으로써 형성되어도 된다. Ni 도금층(22) 및 Sn 도금층(24)은 모두 소결 금속층이 형성된 소체(10A)를 도금 처리함으로써 형성된다. 또한, Sn-Ni층(23)은 Ni 도금층(22) 및 Sn 도금층(24)이 형성된 소체(10A)를 예를 들면, 열처리하는 것 등으로 Ni 도금층(22)과 Sn 도금층(24)과의 경계부에 있어서 형성된다.
한편, 제1 및 제2 외부전극(20A1, 20A2)의 한층 더 상세한 내용에 대해서는 후술하는 것으로 한다.
여기서 도 1 및 도 2에 나타내는 바와 같이, 제1 및 제2 외부전극(20A1, 20A2)이 늘어서는 방향을 적층 세라믹 콘덴서(1A)의 길이방향(L)으로서 정의하고, 피실장체로서의 배선기판 등에 대하여 실장되는 상기 적층 세라믹 콘덴서(1A)의 실장면과 직교하는 방향을 높이방향(H)으로서 정의하고, 이들 길이방향(L) 및 높이방향(H)의 모두에 직교하는 방향을 폭방향(W)으로서 정의하고, 이후의 설명에 있어서는 상기 용어를 사용한다.
그 경우, 도 1 내지 도 3에 나타내는 바와 같이, 소체(10A)는 높이방향(H)에 있어서 서로 마주하는 제1 및 제2 주면(10a1, 10a2)과, 길이방향(L)에 있어서 서로 마주하는 제1 및 제2 단면(10b1, 10b2)과, 폭방향(W)에 있어서 서로 마주하는 제1 및 제2 측면(10c1, 10c2)을 가지게 되고, 이 중의 제1 주면(10a1)이 상술한 실장면에 해당하는 것이 된다. 또한, 본 실시형태에 있어서는 복수의 유전체층(11) 및 복수의 도전체층(12)의 적층방향은 높이방향(H)으로 합치하고 있다.
도 1 내지 도 3에 나타내는 바와 같이, 제1 외부전극(20A1)은 소체(10A)의 제1 단면(10b1)과, 상기 제1 단면(10b1)에 인접하는 제1 및 제2 주면(10a1, 10a2) 및 제1 및 제2 측면(10c1, 10c2)의 각 부분에 줄지어 마련되어 있다. 이에 의해, 도 2에 나타내는 바와 같이, 제1 외부전극(20A1)은 소체(10A)의 제1 단면(10b1)을 덮는 단면 피복부(20b)와, 소체(10A)의 상기 실장면인 제1 주면(10a1)의 제1 단면(10b1)쪽 부분을 덮는 주면 피복부(20a)를 적어도 포함하고 있다.
한편, 도 1 내지 도 3에 나타내는 바와 같이, 제2 외부전극(20A2)은 소체(10A)의 제2 단면(10b2)과, 상기 제2 단면(10b2)에 인접하는 제1 및 제2 주면(10a1, 10a2) 및 제1 및 제2 측면(10c1, 10c2)의 각 부분에 줄지어 마련되어 있다. 이에 의해, 도 2에 나타내는 바와 같이, 제2 외부전극(20A2)은 소체(10A)의 제2 단면(10b2)을 덮는 단면 피복부(20b)와, 소체(10A)의 상기 실장면인 제1 주면(10a1)의 제2 단면(10b2)쪽 부분을 덮는 주면 피복부(20a)를 적어도 포함하고 있다.
도 2 및 도 3을 참조하여 복수의 도전체층(12)의 각각은 소체(10A)의 내부에 매설된 내부 도체에 해당하고, 길이방향(L) 및 폭방향(W)을 따라 연장되는 구 형상의 형상을 가지고 있다. 높이방향(H)을 따라 유전체층(11)을 끼고 이웃이 되는 한 쌍의 도전체층(12) 중 한쪽은 소체(10A)의 제1 단면(10b1)에 인출됨으로써 상기 제1 단면(10b1)에 있어서 노출하고 있다(특히, 도 3 참조). 또한, 높이방향(H)을 따라 유전체층(11)을 끼고 이웃하는 한 쌍의 도전체층(12) 중 다른 쪽은 소체(10A)의 제2 단면(10b2)에 인출됨으로써 상기 제2 단면(10b2)에 있어서 노출하고 있다.
이에 의해, 복수의 도전체층(12) 중의 상기 한쪽은 상기 제1 단면(10b1)에 있어서 제1 외부전극(20A1)의 단면 피복부(20b)에 접속되는 것이 되고, 복수의 도전체층(12) 중의 상기 다른 쪽은, 상기 제2 단면(10b2)에 있어서 제2 외부전극(20A2)의 단면 피복부(20b)에 접속되는 것이 된다. 이에 의해, 적층 세라믹 콘덴서(1A)의 내부에 위치하는 복수의 도전체층(12)이 내부전극층으로서 기능하게 되고, 제1 및 제2 외부전극(20A1, 20A2) 사이는 복수의 콘덴서 요소가 전기적으로 병렬로 접속된 상태로 되어있다.
도 1 내지 도 3에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 제1 및 제2 외부전극(20A1, 20A2)의 주면 피복부(20a)의 노출 표면의 일부와 단면 피복부(20b)의 노출 표면의 일부가 Sn 도금층(24)으로 구성되어 있고, 제1 및 제2 외부전극(20A1, 20A2)의 그 여분의 부분의 노출 표면이 Sn-Ni층(23)으로 구성되어 있다.
보다 상세하게는 제1 및 제2 외부전극(20A1, 20A2)은 그 전역에 걸쳐 상술한 Cu 함유층(21), Ni 도금층(22) 및 Sn-Ni층(23)의 3층의 막을 포함하고 있고, 상기 3층의 막의 최외층에 위치하는 Sn-Ni층(23)의 일부가 Sn 도금층(24)에 의해 더 덮여져 있다. 따라서 제1 및 제2 외부전극(20A1, 20A2)의 일부가 Cu 함유층(21), Ni 도금층(22), Sn-Ni층(23) 및 Sn 도금층의 4층의 막을 포함하고 있다.
여기서 Sn-Ni층(23)의 Sn 도금층(24)에 의해 덮인 부분은 주로 주면 피복부(20a) 중 단면 피복부(20b)와는 반대측에 위치하는 단부를 제외하는 부분과, 단면 피복부(20b) 중 주면 피복부(20a) 측의 단부가 해당한다. 즉, Sn 도금층(24)은 주면 피복부(20a)부터 단면 피복부(20b) 중 주면 피복부(20a) 측의 단부에까지 연장되어 있고, 주면 피복부(20a)의 거의 전역과 단면 피복부(20b) 중 주면 피복부(20a)측의 단부에 늘어서있다.
이에 의해, 적층 세라믹 콘덴서(1A)에 있어서는 상술한 실장면인 소체(10A)의 제1 주면(10a1)에 위치하는 제1 및 제2 외부전극(20A1, 20A2)의 노출 표면의 대부분이 Sn 도금층(24)으로 구성되어 있음과 함께 그 여분의 노출 표면의 대부분이 Sn-Ni층(23)으로 구성되어 있다.
도 4(A)는 본 실시형태에서의 적층 세라믹 콘덴서의 제조방법을 나타내는 플로우 차트이며, 도 4(B)는 본 실시형태에 기초한 변형예에 따른 적층 세라믹 콘덴서의 제조방법을 나타내는 플로우 차트이다. 또한, 도 5(A) 및 도 5(B)는 도 4에 나타내는 Sn 도금층을 일부 제거하는 공정을 설명하기 위한 모식도이다. 이하, 이들 도 4 및 도 5를 참조하여 상술한 적층 세라믹 콘덴서(1A)의 제조방법에 대해서 설명한다.
도 4(A)에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1A)를 제조하는 것에 즈음해서는, 우선, 스텝 ST1에 있어서 소체(10A)가 제작되고, 그 후, 스텝 ST2A에 있어서 제1 및 제2 외부전극(20A1, 20A2)이 형성된다.
보다 상세하게는 스텝 ST1에 있어서는 상술한 바와 같이, 유전체층(11)이 되는 세라믹스 시트의 표면에 도전체층(12)이 되는 도전성 페이스트가 인쇄된 소재 시트가 복수 준비되고, 이들 복수의 소재 시트가 적층되어서 압착 및 소성됨으로써 소체(10A)가 제작된다. 여기서 복수의 소체(10A)가 일체화된 집합체를 미리 준비하고, 상기 집합체를 떼어버림으로써 복수의 소체(10A)를 일괄해서 제작하는 것으로 해도 된다.
소체(10A)의 크기는 특별히 이것이 제한되는 것이 아니지만, 일례로서는 그 길이방향(L)의 치수가 0.6[㎜]가 되고, 폭방향(W) 및 높이방향(H)의 치수가 모두0.3[㎜]가 된다.
스텝 ST2A에 있어서는, 우선, 소체(10A)의 제1 및 제2 단면(10b1, 10b2)을 포함하는 부분에 Cu 페이스트가 도포된다(스텝 ST21). 다음으로, Cu 페이스트가 소성됨으로써(스텝 ST22), 소결 금속층으로서의 Cu 함유층(21)이 형성된다.
Cu 함유층(21)의 두께는 특별히 이것이 제한되는 것이 아니지만, 일례로서는 단면 피복부(20b)에 해당하는 부분에 있어서 그 최대 두께가 25[㎛]가 되고, 주면 피복부(20a)에 해당하는 부분에 있어서 그 최대 두께가 15[㎛]가 된다.
다음으로, Cu 함유층(21)이 형성된 소체(10A)를 Ni 도금 처리용의 도금욕중에 침지함으로써 Cu 함유층(21)상에 Ni 도금층(22)이 형성되고(스텝 ST23), 계속해서 Ni 도금층(22)이 형성된 소체(10A)를 Sn 도금 처리용의 도금욕중에 침지함으로써 Ni 도금층(22)상에 Sn 도금층(24)이 형성된다(스텝 ST24). 한편, 이 시점에 있어서는, Ni 도금층(22)의 표면의 전역이 Sn 도금층(24)에 의해 덮여있다.
Ni 도금층(22) 및 Sn 도금층(24)의 두께는 특별히 이들이 제한되는 것은 아니지만, 일례로서는 Ni 도금층(22)의 두께가 2[㎛] 이상 4[㎛] 이하가 되고, Sn 도금층(24)의 두께가 3[㎛] 이상 5[㎛] 이하가 된다.
이후, Sn 도금층(24)이 형성된 소체(10A)의 열처리가 이루어진다(스텝 ST25). 상기 열처리는 Ni 도금층(22)과 Sn 도금층(24)과의 경계부에 있어서 Sn 원소 및/또는 Ni원소의 확산을 촉진시켜서 Sn과 Ni의 금속간 화합물을 형성하여 Sn-Ni층(23)을 형성하는 처리이다.
상기 열처리는 그 조건이 특별히 제한되는 것은 아니지만, 100[℃] 이상 200[℃] 이하의 대기하에서 10[min] 이상에 걸쳐 실시하는 것이 바람직하다. 한편, 상기 열처리를 실시함으로써 Sn-Ni층(23)이 확실하게 형성되게 되지만, 상기 열처리를 생략한 경우에도 Sn-Ni층(23)은 어느 정도 형성되는 것이 된다.
다음으로, Sn-Ni층(23)이 형성된 후의 소체(10A)로부터 Sn 도금층(24)의 일부가 제거된다(스텝 ST26). 상기 Sn 도금층(24)의 일부를 선택적으로 제거하는 방법으로서는 예를 들면, 이하의 방법을 사용할 수 있다.
도 5(A)에 나타내는 바와 같이, 우선, Sn-Ni층(23)이 형성된 후의 소체(10A)(즉, 제조 도중품으로서의 적층 세라믹 콘덴서(1A'))가 점착 시트(200)에 붙어있다. 이때 점착 시트(200)에 대해서는 상술한 실장면인 소체(10A)의 제1 주면(10a1)측이 붙는다. 점착 시트(200)로서는 적당히 탄성을 가지고 있는 것을 이용하는 것이 바람직하고, 예를 들면, 발포 박리 시트를 적합하게 이용할 수 있다.
그때 점착 시트(200)에 의해 적층 세라믹 콘덴서(1A')의 주면 피복부(20a)가 덮인 상태로 한다. 여기서 한 쌍의 주면 피복부(20a) 사이에 위치하는 소체(10A)의 노출 표면(즉, 소체(10A)의 제1 주면(10a1))에 대해서도 이것이 점착 시트(200)에 의해 덮이도록 해도 되고, 이것이 덮이지 않도록 해도 된다.
본 실시형태에 있어서는, 점착 시트(200)의 탄성을 적절히 조절함과 함께 점착 시트(200)에 대한 적층 세라믹 콘덴서(1A')의 가압 강도를 적절히 조절함으로써 상기 소체(10A)의 노출 표면이 점착 시트(200)에 의해 덮이지 않도록 하고 있다. 이렇게 하면, Sn 도금층(24)의 일부를 선택적으로 제거한 후에 있어서, 주면 피복부(20a) 중, 제1 주면(10a1)과 교차하는 부분인 단부의 노출 표면(특히, 주면 피복부(20a)의 단면 피복부(20b)와는 반대측에 위치하는 단부의 노출 표면)을 Sn-Ni층(23)으로서 구성하는 것이 가능해진다.
다음으로, 도 5(B)에 나타내는 바와 같이, 적층 세라믹 콘덴서(1A')가 점착 시트(200)에 붙여진 상태가 유지되면서, 점착 시트(200)와 같이 적층 세라믹 콘덴서(1A')가 박리액(210)에 침지된다. 박리액(210)으로서는, Sn을 선택적으로 용해시킬수 있는 에칭액을 이용할 수 있고, 예를 들면, 멜텍스사 제품 엔스트립 TL-105를 적합하게 이용할 수 있다.
상기 박리액(210)에 소정 시간에 걸쳐 적층 세라믹 콘덴서(1A')가 침지됨으로써 점착 시트(200)에 의해 덮여지지 않은 부분의 Sn 도금층(24)이 선택적으로 제거되고, 상기 Sn 도금층(24)이 제거된 부분에 있어서 Sn-Ni층(23)이 노출하게 된다. 이에 의해, Sn-Ni층(23)이 형성된 후의 소체(10A)로부터 Sn 도금층(24)의 일부가 선택적으로 제거되는 것이 된다. 한편, 복수의 적층 세라믹 콘덴서(1A')의 Sn 도금층(24)을 동시에 제거하는 경우에 있어서는, 점착 시트(200)에 붙이는 복수의 적층 세라믹 콘덴서(1A')의 각각의 사이에 소정의 간격을 마련하는 것이 바람직하다.
한편, Sn-Ni층(23)은 Sn 도금층(24)보다도 색이 짙고, 비교적 회색 또는 검정색에 가까운 색을 보인다. 그래서 제1 및 제2 외부전극(20A1, 20A2)의 노출 표면의 색을 확인함으로써 적층 세라믹 콘덴서(1A)의 방향을 용이하게 판별하는 것이 가능하다.
이상에 의해, 상술한 본 실시형태에서의 적층 세라믹 콘덴서(1A)를 용이하게 제조할 수 있는 것이 된다.
또한, 도 4(B)에 나타내는 제조방법을 채용한 경우에도, 상술한 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 준한 구성의 변형예에 따른 적층 세라믹 콘덴서를 제조하는 것이 가능하다. 상기 변형예에 따른 적층 세라믹 콘덴서는 소결 금속층로서 Cu를 함유하는 Cu 함유층 대신에 Ni를 함유하는 Ni 함유층으로 이것을 구성하여 상기 Ni 함유층상에 Cu 도금층이 형성되고, 상기 Cu 도금층상에 Ni 도금층(22), Sn-Ni층(23) 및 Sn 도금층(24)이 형성된(단, Sn 도금층(24)에 대해서는 부분적으로 형성된) 것이다.
구체적으로는 변형예에 따른 제조방법에 있어서는, 우선, 스텝 ST1에 있어서 소체(10A)가 제작되고, 그 후, 스텝 ST2B에 있어서 제1 및 제2 외부전극(20A1, 20A2)이 형성된다.
스텝 ST2B에 있어서는, 우선, 소체(10A)의 제1 및 제2 단면(10b1, 10b2)을 포함하는 부분에 Ni 페이스트가 도포된다(스텝 ST21'). 다음으로, Ni 페이스트가 소체(10A)와 같이 소성됨으로써(스텝 ST22), 소결 금속층으로서의 Ni 함유층이 형성된다.
다음으로, Ni 함유층이 형성된 소체(10A)를 Cu 도금 처리용의 도금욕중에 침지함으로써 Ni 함유층상에 Cu 도금층이 형성된다(스텝 ST22'). 그 후, Cu 도금층이 형성된 소체(10A)를 Ni 도금 처리용의 도금욕중에 침지함으로써 Cu 도금층상에 Ni 도금층(22)이 형성되고(스텝 ST23), 계속해서 Ni 도금층(22)이 형성된 소체(10A)를 Sn 도금 처리용의 도금욕중에 침지함으로써 Ni 도금층(22)상에 Sn 도금층(24)이 형성된다(스텝 ST24).
다음으로, Sn 도금층(24)이 형성된 소체(10A)의 열처리가 이루어지고(스텝 ST25), Sn과 Ni의 금속간 화합물을 형성하여 Sn-Ni층(23)이 형성되고, 그 후, S n-Ni층(23)이 형성된 후의 소체(10A)로부터 Sn 도금층(24)의 일부가 제거된다(스텝 ST26).
이상에 의해, 상술한 변형예에 따른 적층 세라믹 콘덴서가 용이하게 제조할 수 있게 된다.
한편, 상술한 본 발명의 실시형태에서의 적층 세라믹 콘덴서의 제조방법 및 변형예에 따른 적층 세라믹 콘덴서의 제조방법을 요약하면, 이하대로 된다.
상술한 제조방법은 전자부품으로서의 적층 세라믹 콘덴서를 제조하기 위한 제조방법으로서, 매설된 내부 도체로서의 도전체층이 노출한 단면 및 상기 단면에 연속하면서 상기 단면과 교차하는 주면을 포함하는 부품 본체로서의 소체를 제작하는 공정과, 상기 소체의 상기 도전체층의 상기 단면에 있어서 노출한 부분을 적어도 덮음으로써 상기 도전체층에 접속한 단면 피복부 및 상기 주면의 적어도 일부를 덮는 주면 피복부가 포함되는 것이 되도록 상기 소체의 외표면에 외부전극을 마련하는 공정을 포함하고 있다.
상술한 제조방법에 있어서는, 상기 외부전극을 마련하는 공정이 Ni 도금층을 형성하는 공정과, 상기 Ni 도금층상에 Sn 도금층을 형성하는 공정과, 상기 Ni 도금층과 상기 Sn 도금층과의 경계부에 있어서 Sn과 Ni의 금속간 화합물을 함유하는 Sn-Ni층을 형성하는 공정과, 상기 Sn-Ni층의 형성 후에 있어서, 상기 주면 피복부의 노출 표면의 적어도 일부가 상기 Sn 도금층으로 구성되면서, 상기 단면 피복부의 노출 표면의 적어도 일부가 상기 Sn-Ni층으로 구성되는 것이 되도록 상기 Sn 도금층의 일부를 선택적으로 제거하는 공정을 포함하고 있다.
상기 제조방법을 채용함으로써, 상술한 본 발명의 실시형태에서의 적층 세라믹 콘덴서 및 변형예에 따른 적층 세라믹 콘덴서를 용이하게 제조하는 것이 가능해지고, 상기 제조방법을 따라 제조된 전자부품으로서의 적층 세라믹 콘덴서에 있어서는, 후술하는 효과가 얻어지는 것이 된다.
도 6은 본 실시형태에서의 적층 세라믹 콘덴서를 포함하는 실장 구조체의 모식단면도이다. 또한, 도 7(A) 및 도 7(B)는 Sn-Ni층 및 Ni 도금층의 각각 표면의 현미경 사진이다. 다음으로, 이들 도 6 및 도 7을 참조하여, 본 실시형태에서의 적층 세라믹 콘덴서(1A)를 포함하는 실장 구조체의 구성 및 본 실시형태에서의 적층 세라믹 콘덴서(1A)로 하는 것에 의한 효과에 대해서 설명한다.
도 6에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1A)는 상술한 실장면인 소체(10A)의 제1 주면(10a1)이 피실장체로서의 배선기판(100)의 주면과 대향하도록 배치되고, 이 상태에 있어서 솔더를 사용해서 실장된다. 이에 의해, 적층 세라믹 콘덴서(1A) 및 배선기판(100)을 포함하는 실장 구조체가 구성된다.
배선기판(100)은 적층 세라믹 콘덴서(1A)에 대향하는 주면에 도전 패턴이 형성된 절연성의 기판이다. 배선기판(100)의 재질로서는, 에폭시 수지 등의 수지 재료나 산화 알루미나 등의 세라믹스 재료로 이루어지는 것, 또는, 이들에 무기 재료 또는 유기 재료로 이루어지는 필러나 직포 등이 첨가된 것 등을 사용할 수 있다. 일반적으로는 배선기판(100)으로서는, 에폭시 수지로 이루어지는 기재에 유리 제품의 직포가 첨가된 유리 에폭시 기판이 적합하게 이용된다.
배선기판(100)의 상기 주면에는, 적층 세라믹 콘덴서(1A)에 대응하여 제1 및제2 랜드(101, 102)가 마련된다. 이들 제1 및 제2 랜드(101, 102)는 모두 상술한 도전 패턴의 일부에 해당하고, 서로 이격하고 있다.
또한, 이들 제1 및 제2 랜드(101, 102)의 각각은, 적층 세라믹 콘덴서(1A)가 가지는 제1 및 제2 외부전극(20A1, 20A2)에 대응한 크기로 형성되어 있고, 제1 및 제2 외부전극(20A1, 20A2)에 대해, 배선기판(100)의 상기 주면의 법선방향을 따라 대향하는 부분을 포함하고 있다. 한편, 제1 및 제2 랜드(101, 102)의 재질로서는, 각종 도전 재료를 이용할 수 있지만, 일반적으로는 Cu 등의 금속 재료가 적합하게 이용된다.
적층 세라믹 콘덴서(1A)가 가지는 제1 및 제2 외부전극(20A1, 20A2)과, 배선기판(100)에 마련된 제1 및 제2 랜드(101, 102)는 각각 솔더(111, 112)에 의해 접합된다.
여기서 상술한 바와 같이, 적층 세라믹 콘덴서(1A)에 있어서는, 상술한 실장면인 소체(10A)의 제1 주면(10a1)측에 위치하는 부분의 제1 및 제2 외부전극(20A1, 20A2)의 노출 표면의 대부분이 Sn 도금층(24)으로 구성되어 있음과 함께, 그 여분의 노출 표면의 대부분이 Sn-Ni층(23)으로 구성되어 있다.
일반적으로 Sn-Ni층은 솔더 젖음성이 양호한 Sn 도금층에 비해, 그 솔더 젖음성이 대폭 떨어져 있고, 또한, 비교적 솔더 젖음성이 양호한 Ni 도금층에 비해서도 그 솔더 젖음성이 떨어져 있다. 그래서 상기 적층 세라믹 콘덴서(1A)의 실장 시에 있어서는, 제1 및 제2 외부전극(20A1, 20A2) 중의 Sn-Ni층(23)으로 그 노출 표면이 구성된 부분에 있어서, 용융한 솔더가 젖어서 넓어지기 어려워지고, 제1 및 제2 외부전극(20A1, 20A2) 중 Sn 도금층(24)으로 그 노출 표면이 구성된 부분에 있어서, 용융한 솔더가 젖어 넓어지게 된다.
여기서 Sn과 Ni의 금속간 화합물은, Sn에 비해 솔더 젖음성이 떨어지지만, Sn-Ni층의 솔더 젖음성이 더 떨어지는 다른 이유로서, 그 표면의 미시적인 형상이 영향을 주고 있는 것이라고 추측된다. 즉, 도 7(A)를 참조하여 Sn 도금층이 박리액에 의해 제거된 후의 Sn-Ni층의 표면에는, 복수의 미소(微小)한 돌기가 존재하고 있고, 상기 돌기는 평판 편상의 형상을 가지고 있다. 이에 대해, 도 7(B)를 참조하여 Sn 도금층이 형성되기 전의 Ni 도금층은 그 표면이 비교적 매끈매끈하다. 따라서 이 평판 편상의 돌기의 존재에 의해, Sn-Ni층의 솔더 젖음성이 떨어지는 것이라고 추측된다.
그래서 실장 후의 상태에 있어서는, 도 6에 나타내는 바와 같이, 제1 및 제2 외부전극(20A1, 20A2) 중의 주면 피복부(20a)의 대부분이 제1 및 제2 랜드(101, 102)에 각각 솔더(111, 112)에 의해 접합된 상태가 되는 반면, 단면 피복부(20b)의 대부분은, 솔더(111, 112)에 의해 제1 및 제2 랜드(101, 102)에 접합되지 않고 노출된 상태가 유지되는 것이 된다.
따라서 솔더(111, 112)로 이루어지는 접합부(즉, 솔더 필렛)의 크기를 적절히 제어하는 것이 가능해지고, 솔더 필렛의 열수축에 따라 발생하는 인장응력를 적절히 저감할 수 있고, 그 결과, 소체(10A)에 크랙이 발생하는 것을 억제할 수 있다.
이상에 의해, 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 솔더 필렛의 열수축에 기인해서 소체(10A)에 크랙이 발생하는 것을 억제할 수 있는 것이 되고, 내부전극층의 단락이나 정전용량의 저하와 같은 전기적인 특성의 열화를 종래에 비해 대폭 억제하는 것이 가능해진다.
여기서 종래, 수지 재료나 유리 재료, 세라믹 재료 등으로 이루어지는 피막에 의해 외부전극의 단면 피복부의 일부 또는 전부를 덮음으로써 솔더 필렛의 크기를 적절히 제어하는 기술이 존재하고 있다. 그러나 상기 기술을 채용한 경우에는, 상기 피막이 벗겨진다는 문제나, 추가적인 피막을 형성함으로써 제조가 극단적으로 번잡화하거나, 적층 세라믹 콘덴서가 대형화하거나 하는 문제가 있었다.
이에 대해, 본 실시형태와 같이 구성을 채용함으로써, 상술한 벗겨짐의 문제가 발생할 여지는 없고, 또한, 제조가 극단적으로 번잡화다는 문제나, 적층 세라믹 콘덴서가 대형화한다는 문제도 생길 수 없는 것이 된다.
한편, 상술한 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 주면 피복부(20a) 중의 단면 피복부(20b)와는 반대측에 위치하는 단부의 노출 표면이 Sn-Ni층(23)으로 구성되어 있음과 함께, 단면 피복부(20b) 중의 주면 피복부(20a)측의 단부의 노출 표면이 Sn 도금층(24)으로 구성되어 있다.
이렇게 구성함으로써 주면 피복부(20a) 중의 단면 피복부(20b)와는 반대측에 위치하는 단부에 있어서는, 실장 후에 있어서 소체(10A)의 노출 표면으로부터 솔더(111, 112)가 후퇴하여 위치하는 것이 되고, 소체(10A)와 제1 및 제2 외부전극(20A1, 20A2)과의 경계부에 응력 집중이 발생하는 것이 회피 가능해지고, 이 의미에 있어서도 솔더 필렛의 열수축에 기인해서 소체(10A)에 크랙이 발생하는 것을 억제할 수 있는 것이 된다.
또한, 단면 피복부(20b) 중의 주면 피복부(20a)측의 단부에 있어서는, 실장 후에 있어서 소체(10A)가 적절히 젖어 넓어짐으로써, 적절한 크기의 솔더 필렛이 형성되는 것이 되어서 적층 세라믹 콘덴서(1A)의 실장 안정성이 증가하는 것이 된다.
도 8은 본 실시형태에서의 적층 세라믹 콘덴서의 주요부 확대 단면도이다. 도 8에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1A)에 있어서는, 적합하게는 주면 피복부(20a)부터 단면 피복부(20b) 중의 주면 피복부(20a) 측의 단부에까지 연장되는 Sn 도금층(24)의 단면 피복부(20b)상의 가장자리부(이 가장자리부 중의 한점을 도면 중에 있어서 점(P1)으로 나타내고 있음)와 주면 피복부(20a)상의 가장자리부(이 가장자리부 중의 한점을 도면 중에 있어서 점(P2)으로 나타내고 있음)을 최단 거리로 잇는 가상면(VP)상에 도전체층(12)이 위치하지 않도록 구성된다.
이렇게 구성한 경우에는 만일, 소체(10A)에 크랙이 발생한 경우에도, 해당 크랙이 도전체층(12)에 도달할 우려를 대폭 저감하는 것이 가능해지고, 내부전극층의 단락이나 정전용량의 저하와 같은 전기적인 특성의 열화를 더 현저하게 억제할 수 있다. 한편, 도 8에 있어서는, 제1 외부전극(20A1)이 위치하는 측만을 도시하고 있지만, 제2 외부전극(20A2)이 위치하는 측에 있어서도 동일한 구성으로 하는 것이 바람직하다.
여기서 외부전극의 노출 표면의 구조 분석에는 SEM(주사형 전자현미경)을 사용할 수 있다. 또한, 외부전극의 표층부분의 조성 분석에는 SEM에 부대된 EDX를 이용할 수 있다. 상기 EDX를 사용함으로써 외부전극의 표층부분에 Ni가 존재하거나, 또한, Si가 존재하는지의 확인을 실시할 수 있다. 또한, 외부전극의 표층부분의 조성 분석에는 XRD(X선 회절장치)를 사용할 수도 있다. 상기 XRD를 사용함으로써, 외부전극의 표층부분에 Sn과 Ni의 금속간 화합물이 존재하는지의 확인을 실시할 수 있다.
도 9(A) 및 도 9(B)는 본 실시형태에서의 일련의 적층 세라믹 콘덴서들의 평면도 및 단면도이다. 한편, 도 9(B)에 나타내는 절단면은 도 9(A) 중에 나타내는 IXB-IXB선을 따른 절단면이다. 이하, 이 도 9를 참조하여 본 실시형태에서의 일련의 적층 세라믹 콘덴서들(300)에 대해서 설명한다.
도 9에 나타내는 바와 같이, 본 실시형태에서의 일련의 적층 세라믹 콘덴서들(300)은 복수의 상술한 본 실시형태에서의 적층 세라믹 콘덴서(1A)와, 이들 복수의 적층 세라믹 콘덴서(1A)를 일괄해서 포장하는 포장체(301)를 포함하고 있다. 포장체(301)는, 복수의 적층 세라믹 콘덴서(1A)를 각각 수납하는 복수의 오목부(302a)가 간격를 두고 마련된 장척 형상의 캐리어 테이프(302)와, 복수의 오목부(302a)를 막도록 상기 캐리어 테이프(302)로 붙여진 커버 테이프(303)를 포함하고 있다. 복수의 적층 세라믹 콘덴서(1A)의 각각은, 그들의 소체(10A)의 제1 주면(10a1)이 각각 복수의 오목부(302a)의 바닥부(302b)측을 향한 상태가 되도록 복수의 오목부(302a)내에 각각 수납되어 있다.
일련의 적층 세라믹 콘덴서들(300)에 포함되는 복수의 적층 세라믹 콘덴서(1A)는 포장체(301)로부터 하나씩 꺼내져서 상술한 배선기판(100)에 실장된다. 구체적으로는 캐리어 테이프(302)로부터 커버 테이프(303)를 벗긴 상태로 적층 세라믹 콘덴서(1A)는, 그 소체(10A)의 제2 주면(10a2)측으로부터 칩 마운터 등의 흡착 헤드에 의해 흡착 유지되고, 이에 의해, 캐리어 테이프(302)로부터 꺼내져서 배선기판(100)에 실장된다.
그래서 상기한 바와 같이, 캐리어 테이프(302)의 오목부(302a)내에 수납된 적층 세라믹 콘덴서(1A)가, 그 소체(10A)의 제1 주면(10a1)이 오목부(302a)의 바닥부(302b)측을 향한 상태로 되어 있음으로써 칩 마운터 등에 의한 실장 작업이 순조롭게 실시될 수 있는 것이 된다. 따라서 본 실시형태에서의 일련의 적층 세라믹 콘덴서들(300)로 함으로써 상술한 적층 세라믹 콘덴서(1A)를 포함하는 실장 구조체를 용이하게 제조할 수 있다.
(실시형태 2)
도 10(A) 및 도 10(B)는 본 발명의 실시형태 2에서의 적층 세라믹 콘덴서의 모식단면도이다. 이하, 이 도 10을 참조하여 본 실시형태에서의 적층 세라믹 콘덴서(1B)에 대해서 설명한다.
도 10에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1B)는, 상술한 적층 세라믹 콘덴서(1A)와 비교한 경우, 다른 구성인 제1 및 제2 외부전극(20B1, 20B2)을 포함하고 있는 점에 있어서만 차이가 있다.
구체적으로는 상술한 적층 세라믹 콘덴서(1A)에 포함된 제1 및 제2 외부전극(20A1, 20A2)은 소체(10A)의 제1 주면(10a1)측에 위치하는 주면 피복부(20a)만이 그 노출 표면이 주로 Sn 도금층(24)으로 덮여 이루어지는 구성인 것이었지만, 본 실시형태에서의 적층 세라믹 콘덴서(1B)에 포함된 제1 및 제2 외부전극(20B1, 20B2)은 소체(10A)의 제1 주면(10a1)측에 위치하는 주면 피복부(20a)뿐만 아니라 제2 주면(10a2)측에 위치하는 주면 피복부(20a)에 대해서도 그 노출 표면이 주로 Sn 도금층(24)으로 덮여 이루어지는 구성인 것이다.
이렇게 구성한 경우에는 소제(10A)의 제1 주면(10a1)측뿐만 아니라 소체(10B)의 제2 주면(10a2)측의 면에 대해서도 이것을 피실장체에 대한 실장면으로 할 수 있기 때문에, 상술한 실시형태 1에 있어서 설명한 효과가 얻어지는 것에 더해, 높이방향(H)에서의 적층 세라믹 콘덴서(1B)의 방향의 여하를 막론하고 적층 세라믹 콘덴서(1B)를 피실장체에 실장하는 것이 가능해지는 효과도 얻어진다.
(실시형태 3)
도 11(A) 및 도 11(B)는 본 발명의 실시형태 3에서의 적층 세라믹 콘덴서의 모식단면도이다. 이하, 이 도 11을 참조하여, 본 실시형태에서의 적층 세라믹 콘덴서(1C)에 대해서 설명한다.
도 11에 나타내는 바와 같이, 본 실시형태에서의 적층 세라믹 콘덴서(1C)는 상술한 적층 세라믹 콘덴서(1A)와 비교한 경우, 다른 구성의 소체(10B)를 포함하고 있는 점에 있어서만 차이가 있다.
구체적으로는 상술한 적층 세라믹 콘덴서(1A)에 포함된 소체(10A)는 유전체층(11) 및 도전체층(12)의 적층방향이 적층 세라믹 콘덴서(1A)의 높이방향(H)에 합치하도록 구성된 것이었지만, 본 실시형태에서의 적층 세라믹 콘덴서(1C)에 포함된 소체(10B)는 유전체층(11) 및 도전체층(12)의 적층방향이 적층 세라믹 콘덴서(1C)의 폭방향(W)에 합치하도록 구성된 것이다.
이렇게 구성한 경우에도 상술한 실시형태 1에 있어서 설명한 효과와 동일한 효과를 얻을 수 있다.
상술한 본 발명의 실시형태 1 내지 3에 있어서는, 적층 세라믹 콘덴서의 실장면에 해당하는 측에 마련된 주면 피복부의 단면 피복부는 반대측에 위치하는 단부의 노출 표면을 Sn-Ni층으로 구성함과 함께, 주면 피복부의 그 여분의 부분의 노출 표면을 Sn 도금층으로 구성한 경우를 예시해서 설명을 실시했지만, 상기 주면 피복부의 전역의 노출 표면을 Sn 도금층으로 구성해도 되고, 상기 주면 피복부의 단면 피복부는 반대측에 위치하는 단부 이외의 부분의 더 다른 일부의 노출 표면을 Sn-Ni층으로 구성해도 된다. 즉, 주면 피복부의 노출 표면의 적어도 일부가, Sn 도금층으로 구성되어 있으면, 상당 정도로 상술한 효과를 얻을 수 있다.
또한, 상술한 본 발명의 실시형태 1 내지 3에 있어서는, 적층 세라믹 콘덴서의 단면 피복부 중의 주면 피복부측에 위치하는 단부를 Sn 도금층으로 구성함과 함께, 단면 피복부의 그 여분의 부분의 노출 표면을 Sn-Ni층으로 구성한 경우를 예시해서 설명했지만, 상기 단면 피복부의 전역의 노출 표면을 Sn-Ni층으로 구성해도 되고, 상기 단면 피복부의 주면 피복부측에 위치하는 단부 이외의 부분의 더 다른 일부의 노출 표면을 Sn 도금층으로 구성해도 된다. 즉, 단면 피복부의 노출 표면의 적어도 일부가 Sn-Ni층으로 구성되어 있으면, 상당 정도로 상술한 효과를 얻을 수 있다.
그리고 상술한 본 발명의 실시형태 1 내지 3에 있어서는, 본 발명이 적용된 전자부품 및 이것을 포함한 일련의 전자부품으로서, 적층 세라믹 콘덴서 및 이것을 포함한 일련의 적층 세라믹 콘덴서들을 예시해서 설명했지만, 솔더를 사용해서 피실장체에 대하여 실장되는 전자부품 및 이것을 포함한 일련의 전자부품이면, 어떤 것에도 본 발명의 적용이 가능하다. 그 경우, 피실장체에 대하여 접합되는 외부전극의 수는 2개로 한정되는 것이 아닌, 이것이 1개여도 되고, 3개 이상의 복수개여도 된다. 또한, 2개 이상의 외부전극을 가지는 경우에 있어서도, 그 중의 적어도 1개에 본 발명이 적용되어 있으면, 상당 정도의 효과를 얻을 수 있다.
덧붙여서 상술한 본 발명의 실시형태 1 내지 3에 있어서 나타낸 특징적인 구성은 본 발명의 취지를 일탈하지 않는 한에 있어서, 당연히 상호 그 조합이 가능하다.
이렇게 이번 개시한 상기 실시형태는 모든 점에서 예시로서 제한적인 것이 아니다. 본 발명의 기술적 범위는 특허청구범위에 의해 획정되고, 또한, 특허청구범위의 기재와 균등한 의미 및 범위내에서의 모든 변경을 포함하는 것이다.
1A∼1C: 적층 세라믹 콘덴서
10A, 10B: 소체
10a1: 제1 주면
10a2: 제2 주면
10b1: 제1단면
10b2: 제2 단면
10c1: 제1 측면
10c2: 제2 측면
11: 유전체층
12: 도전체층
20A1, 20B1: 제1 외부전극
20A2, 20B2: 제2 외부전극
20a: 주면 피복부
20b: 단면 피복부
21: Cu 함유층
22: Ni 도금층
23: Sn-Ni층
24: Sn 도금층
100: 배선기판
101: 제1 랜드
102: 제2 랜드
111, 112: 솔더
200: 점착 시트
210: 박리액
300: 일련의 적층 세라믹 콘덴서들
301: 포장체
302: 캐리어 테이프
302a: 오목부
302b: 바닥부
303: 커버 테이프
10A, 10B: 소체
10a1: 제1 주면
10a2: 제2 주면
10b1: 제1단면
10b2: 제2 단면
10c1: 제1 측면
10c2: 제2 측면
11: 유전체층
12: 도전체층
20A1, 20B1: 제1 외부전극
20A2, 20B2: 제2 외부전극
20a: 주면 피복부
20b: 단면 피복부
21: Cu 함유층
22: Ni 도금층
23: Sn-Ni층
24: Sn 도금층
100: 배선기판
101: 제1 랜드
102: 제2 랜드
111, 112: 솔더
200: 점착 시트
210: 박리액
300: 일련의 적층 세라믹 콘덴서들
301: 포장체
302: 캐리어 테이프
302a: 오목부
302b: 바닥부
303: 커버 테이프
Claims (10)
- 내부 도체가 매설된 부품 본체와,
상기 부품 본체의 외표면에 마련된 외부전극을 포함하고,
상기 부품 본체는 상기 내부 도체가 노출한 단면과, 상기 단면에 연속하면서 상기 단면과 교차하는 주면을 포함하고,
상기 외부전극은, 상기 내부 도체의 상기 단면에 있어서 노출된 부분을 적어도 덮음으로써, 상기 내부 도체에 접속한 단면 피복부와, 상기 주면의 적어도 일부를 덮는 주면 피복부를 포함하고,
상기 주면 피복부의 노출 표면의 적어도 일부가 Sn 도금층이며,
상기 단면 피복부의 노출 표면의 적어도 일부가 Sn과 Ni의 금속간 화합물을 함유하는 Sn-Ni층인 것을 특징으로 하는 전자부품. - 제1항에 있어서,
상기 단면 피복부의 노출 표면의 상기 Sn-Ni층은 표면에 복수의 돌기를 가지고 있는 것을 특징으로 하는 전자부품. - 제2항에 있어서,
상기 돌기는 평판 편상의 형상을 가지고 있는 것을 특징으로 하는 전자부품. - 제1항에 있어서,
상기 단면 피복부는 Ni 도금층과, 상기 Ni 도금층상에 마련된 상기 단면 피복부의 노출 표면의 상기 Sn-Ni층을 포함하고 있는 것을 특징으로 하는 전자부품. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 주면 피복부는 Ni 도금층과, 상기 Ni 도금층상에 마련된 Sn-Ni층과, 상기 Sn-Ni층상에 마련된, 상기 주면 피복부의 노출 표면의 상기 Sn 도금층을 포함하고 있는 것을 특징으로 하는 전자부품. - 제5항에 있어서,
상기 단면 피복부 및/또는 상기 주면 피복부는 Cu를 함유하는 Cu 함유층과, 상기 Cu 함유층상에 마련된, 상기 Ni 도금층을 포함하고 있는 것을 특징으로 하는 전자부품. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 주면 피복부 중, 상기 주면과 교차하는 부분인 단부의 노출 표면이 Sn과 Ni의 금속간 화합물을 함유하는 Sn-Ni층인 것을 특징으로 하는 전자부품. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 주면 피복부의 노출 표면의 상기 Sn 도금층이, 상기 주면 피복부부터 상기 단면 피복부 중의 일부에까지 연장되어 있는 것을 특징으로 하는 전자부품. - 제8항에 있어서,
상기 주면 피복부부터 상기 단면 피복부의 일부에까지 연장되는 상기 Sn 도금층의 상기 단면 피복부상의 가장자리부와 상기 주면 피복부상의 가장자리부를 최단 거리로 잇는 가상면상에 상기 내부 도체가 위치하지 않고 있는 것을 특징으로 하는 전자부품. - 제1항 내지 제4항 중 어느 한 항에 기재된 복수의 전자부품과,
복수의 오목부가 간격을 두고 마련된 장척 형상의 캐리어 테이프 및 상기 복수의 오목부를 막도록 상기 캐리어 테이프에 붙여진 커버 테이프를 포함하는 포장체를 포함하고,
상기 복수의 전자부품의 각각의 상기 주면이, 상기 복수의 오목부의 각각의 바닥부측을 향한 상태가 되도록, 상기 복수의 전자부품이 상기 복수의 오목부내에 각각 수납되어 있는 것을 특징으로 하는 일련의 전자부품.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2015-055904 | 2015-03-19 | ||
| JP2015055904A JP6524734B2 (ja) | 2015-03-19 | 2015-03-19 | 電子部品およびこれを備えた電子部品連 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160112972A true KR20160112972A (ko) | 2016-09-28 |
Family
ID=56924980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160030216A KR20160112972A (ko) | 2015-03-19 | 2016-03-14 | 전자부품 및 이것을 포함한 일련의 전자부품 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10522289B2 (ko) |
| JP (1) | JP6524734B2 (ko) |
| KR (1) | KR20160112972A (ko) |
| CN (2) | CN110070992B (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190049497A (ko) * | 2017-10-30 | 2019-05-09 | 티디케이가부시기가이샤 | 전자 부품 |
| KR20190093148A (ko) * | 2018-01-31 | 2019-08-08 | 티디케이가부시기가이샤 | 전자 부품 |
| US10886066B2 (en) | 2018-06-29 | 2021-01-05 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor including external electrode having tin-plated layers alternately stacked with nickel-plated layer(s) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6011574B2 (ja) * | 2013-06-27 | 2016-10-19 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| JP6597008B2 (ja) * | 2015-07-16 | 2019-10-30 | 株式会社村田製作所 | 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 |
| TWI628678B (zh) * | 2016-04-21 | 2018-07-01 | Tdk 股份有限公司 | 電子零件 |
| JP6904309B2 (ja) * | 2018-06-21 | 2021-07-14 | 株式会社村田製作所 | 電子部品および電子部品の製造方法 |
| JP7437871B2 (ja) * | 2018-08-23 | 2024-02-26 | 太陽誘電株式会社 | 積層セラミックコンデンサおよびその製造方法 |
| KR102099775B1 (ko) * | 2018-09-06 | 2020-04-10 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| KR102166129B1 (ko) * | 2018-09-06 | 2020-10-15 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| JP7031574B2 (ja) * | 2018-12-21 | 2022-03-08 | 株式会社村田製作所 | 電子部品およびその製造方法 |
| JP6904383B2 (ja) * | 2019-07-17 | 2021-07-14 | Tdk株式会社 | 積層電子部品およびその実装構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022929A (ja) | 2001-07-09 | 2003-01-24 | Taiyo Yuden Co Ltd | 積層セラミックコンデンサ |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3341534B2 (ja) * | 1995-05-31 | 2002-11-05 | 松下電器産業株式会社 | チップ型電子部品およびその製造方法 |
| JP3699617B2 (ja) * | 1999-06-30 | 2005-09-28 | 京セラ株式会社 | 積層セラミックコンデンサ |
| US6586843B2 (en) * | 2001-11-08 | 2003-07-01 | Intel Corporation | Integrated circuit device with covalently bonded connection structure |
| KR100499149B1 (ko) | 2003-06-30 | 2005-07-04 | 삼성전자주식회사 | 디스플레이 주변 조명의 밝기 특성을 시각적으로 측정하는방법 |
| JP3918851B2 (ja) | 2005-06-03 | 2007-05-23 | 株式会社村田製作所 | 積層型電子部品および積層型電子部品の製造方法 |
| WO2008035727A1 (fr) * | 2006-09-22 | 2008-03-27 | Murata Manufacturing Co., Ltd. | Condensateur en céramique stratifiée |
| KR100905879B1 (ko) * | 2007-09-28 | 2009-07-03 | 삼성전기주식회사 | 적층형 캐패시터 |
| JP2010021524A (ja) * | 2008-06-11 | 2010-01-28 | Murata Mfg Co Ltd | 積層セラミック電子部品およびその製造方法 |
| JP2011171436A (ja) | 2010-02-17 | 2011-09-01 | Tdk Corp | 電子部品内蔵モジュール及び電子部品内蔵モジュールの製造方法 |
| JP2012237033A (ja) * | 2011-05-11 | 2012-12-06 | Murata Mfg Co Ltd | 電子部品 |
| JP5516501B2 (ja) * | 2011-05-13 | 2014-06-11 | 株式会社村田製作所 | 電子部品 |
| JP5770539B2 (ja) | 2011-06-09 | 2015-08-26 | Tdk株式会社 | 電子部品及び電子部品の製造方法 |
| JP2013026392A (ja) | 2011-07-20 | 2013-02-04 | Tdk Corp | 電子部品及び電子部品の製造方法 |
| JP2013058558A (ja) | 2011-09-07 | 2013-03-28 | Tdk Corp | 電子部品 |
| JP5835357B2 (ja) | 2012-01-23 | 2015-12-24 | 株式会社村田製作所 | 電子部品及びその製造方法 |
| JP5984291B2 (ja) * | 2012-08-17 | 2016-09-06 | Ｊｕｋｉオートメーションシステムズ株式会社 | 排出機構、代用経路部材、部品供給機構及び基板の製造方法 |
| KR101422926B1 (ko) * | 2012-10-26 | 2014-07-23 | 삼성전기주식회사 | 적층 칩 전자부품 및 그 실장 기판 |
| JP5987812B2 (ja) * | 2013-01-25 | 2016-09-07 | 株式会社村田製作所 | 積層コンデンサ、テーピング積層コンデンサ連及び積層コンデンサの実装構造 |
| KR101499715B1 (ko) * | 2013-07-17 | 2015-03-06 | 삼성전기주식회사 | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
| KR102004769B1 (ko) * | 2013-09-30 | 2019-07-29 | 삼성전기주식회사 | 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판 |
| WO2015098990A1 (ja) * | 2013-12-24 | 2015-07-02 | 京セラ株式会社 | 積層型電子部品およびその実装構造体 |
-
2015
- 2015-03-19 JP JP2015055904A patent/JP6524734B2/ja active Active
-
2016
- 2016-03-11 US US15/067,882 patent/US10522289B2/en active Active
- 2016-03-14 KR KR1020160030216A patent/KR20160112972A/ko not_active Application Discontinuation
- 2016-03-17 CN CN201910148454.6A patent/CN110070992B/zh active Active
- 2016-03-17 CN CN201610153312.5A patent/CN105990024B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022929A (ja) | 2001-07-09 | 2003-01-24 | Taiyo Yuden Co Ltd | 積層セラミックコンデンサ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190049497A (ko) * | 2017-10-30 | 2019-05-09 | 티디케이가부시기가이샤 | 전자 부품 |
| KR20190093148A (ko) * | 2018-01-31 | 2019-08-08 | 티디케이가부시기가이샤 | 전자 부품 |
| US10886066B2 (en) | 2018-06-29 | 2021-01-05 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor including external electrode having tin-plated layers alternately stacked with nickel-plated layer(s) |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105990024B (zh) | 2019-05-10 |
| CN110070992B (zh) | 2022-06-24 |
| CN105990024A (zh) | 2016-10-05 |
| JP2016178161A (ja) | 2016-10-06 |
| JP6524734B2 (ja) | 2019-06-05 |
| US10522289B2 (en) | 2019-12-31 |
| US20160276106A1 (en) | 2016-09-22 |
| CN110070992A (zh) | 2019-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20160112972A (ko) | 전자부품 및 이것을 포함한 일련의 전자부품 | |
| KR101107236B1 (ko) | 세라믹 전자부품 | |
| US9786434B2 (en) | Multilayer ceramic electronic component and printed circuit board having the same | |
| US9177724B2 (en) | Multilayer ceramic electronic component and a method for manufacturing the same | |
| US8508912B2 (en) | Capacitor and method for manufacturing the same | |
| US11875945B2 (en) | Capacitor component including connection portion between external electrode and body | |
| KR101565651B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| CN104576053A (zh) | 层叠陶瓷电容器 | |
| TW201740397A (zh) | 電子零件 | |
| US20140139970A1 (en) | Multilayer capacitor | |
| KR101514559B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| JP6503943B2 (ja) | 複合電子部品および抵抗素子 | |
| KR20190116145A (ko) | 적층 세라믹 커패시터 | |
| JP6696121B2 (ja) | 複合電子部品および抵抗素子 | |
| KR20190116127A (ko) | 커패시터 부품 | |
| JP6582648B2 (ja) | 複合電子部品 | |
| KR102574689B1 (ko) | 전자 부품 | |
| KR20230087092A (ko) | 세라믹 전자부품 | |
| US11024461B2 (en) | Multi-layer ceramic electronic component having external electrode with base film and electrically conductive thin film | |
| JP2005159121A (ja) | 積層セラミック電子部品 | |
| JP2023079986A (ja) | セラミック電子部品 | |
| KR101813366B1 (ko) | 적층 전자부품 및 그 제조방법 | |
| KR102571586B1 (ko) | 기판 내장용 적층 세라믹 전자 부품, 그 제조 방법 및 적층 세라믹 전자 부품 내장형 인쇄회로기판 | |
| CN112349516B (zh) | 多层陶瓷电容器以及包括其的基板 | |
| WO2024009791A1 (ja) | 積層セラミックコンデンサ、包装体、及び回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL NUMBER: 2017101005672; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20171124 Effective date: 20190716 |