WO2023140501A1 - 세라믹 커패시터 및 그 제조방법 - Google Patents

세라믹 커패시터 및 그 제조방법 Download PDF

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WO2023140501A1
WO2023140501A1 PCT/KR2022/019875 KR2022019875W WO2023140501A1 WO 2023140501 A1 WO2023140501 A1 WO 2023140501A1 KR 2022019875 W KR2022019875 W KR 2022019875W WO 2023140501 A1 WO2023140501 A1 WO 2023140501A1
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layer
ceramic body
conductive resin
resin layer
metal layer
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PCT/KR2022/019875
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임병국
최윤석
송재용
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주식회사 아모텍
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    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material

Definitions

  • the present invention relates to a ceramic capacitor and a method for manufacturing the same, and more particularly, to a ceramic capacitor to which external electrodes having improved shock absorption efficiency and reduced electrical resistance are applied, and a method for manufacturing the same.
  • a capacitor is used to protect a part by storing electricity when there is a part whose voltage needs to be kept constant, and to supply electricity uniformly and stably as much as the part needs, or to remove noise from an electronic device, or to pass only an AC signal out of a mixture of DC and AC signals.
  • ceramic capacitors are composed of a dielectric, internal electrodes and external electrodes.
  • ceramic capacitors since charges are accumulated between internal electrodes facing each other, miniaturization and high capacity are realized by stacking many layers of internal electrodes in a limited space.
  • cracks are likely to occur at the corner portion that receives a lot of stress due to a difference in thermal expansion coefficient.
  • the characteristics of ceramic capacitors change even with minute cracks, and when two terminals are short-circuited by cracks, they do not operate, thereby reducing reliability.
  • An object of the present invention is to apply a conductive resin layer to an external electrode to improve shock absorption efficiency to prevent cracking, improve the structure to lower electrical resistance, improve ESR, and improve connection reliability with a substrate. It is to provide a ceramic capacitor and a manufacturing method thereof.
  • a ceramic capacitor according to an embodiment of the present invention for solving the above problems is formed in a hexahedral shape and includes a plurality of dielectric layers and at least one pair of internal electrodes disposed to face each other with the dielectric layers interposed therebetween, a ceramic body including both end surfaces exposed to the internal electrodes, a lower surface serving as a mounting surface mounted on a substrate, an upper surface facing the lower surface, and front and rear surfaces connecting the upper and lower surfaces and facing each other, and an outer surface disposed on both end surfaces of the ceramic body to be electrically connected to the internal electrodes
  • An electrode is included, and the external electrode includes a metal layer formed on the entire end surface of the ceramic body and a conductive resin layer formed on both corners of the end surface of the ceramic body to be connected to the internal electrode.
  • the metal layer extends from the end face of the ceramic body to the upper and lower surfaces and the front and rear surfaces.
  • a conductive resin layer is formed on the metal layer.
  • the conductive resin layer may have a shape that covers entire top and bottom edges of both sides of the cross section of the ceramic body.
  • the conductive resin layer may have a shape that covers even partial regions of the upper and lower surfaces connected to each corner.
  • the external electrode may further include a plating layer.
  • the plating layer may directly contact the metal layer throughout the top and bottom of the cross section of the ceramic body.
  • the plating layer is shaped to completely cover the conductive resin layer.
  • the plating layer may include a first region contacting the conductive resin layer and a second region contacting the metal layer on upper and lower surfaces and front and rear surfaces of the ceramic body.
  • the plating layer is formed on the conductive resin layer and the metal layer on the upper and lower surfaces and the front and rear surfaces of the ceramic body, and a portion of the metal layer may be exposed to the outside.
  • the plating layer may include a first region contacting the conductive resin layer, a second region contacting the metal layer, and a third region contacting the ceramic body on upper and lower surfaces and front and rear surfaces of the ceramic body.
  • the plating layer may have a one-layer structure of a Ni plating layer or a two-layer structure of a Ni plating layer and a Sn plating layer.
  • the metal layer may include Cu, and the conductive resin layer may include Ag epoxy resin.
  • a method of manufacturing a ceramic capacitor includes forming a ceramic body having front and rear surfaces facing each other, upper and lower surfaces facing each other, and both end surfaces facing each other, and internal electrodes exposed through both end surfaces; forming metal layers on both end surfaces of the ceramic body to be connected to the internal electrodes; and forming conductive resin layers on both corners of both end surfaces of the ceramic body.
  • the forming of the metal layer may be performed by applying a paste containing a conductive metal to both end surfaces and parts of the upper and lower surfaces and parts of the front and rear surfaces of the ceramic body, or dipping in a dipping solution containing a conductive metal and then firing.
  • Each corner of the ceramic body on which the metal layer is formed may be dipped in an Ag epoxy resin solution to form a conductive resin layer covering each corner of the ceramic body and a portion of the top and bottom surfaces connected to each corner.
  • the method may further include forming a plating layer that directly contacts the metal layer from both end surfaces of the ceramic body and completely covers the conductive resin layer.
  • the present invention has a shock absorbing function by forming a conductive resin layer on the entire top and bottom of each corner region of the ceramic body that receives the most stress, cracks can be prevented even if the corner portion receives a lot of stress due to a difference in thermal expansion coefficient when mounted on a substrate.
  • the plating layer of the present invention directly contacts the metal layer from both end surfaces of the ceramic body to the entire upper and lower portions of the ceramic body, it is possible to shorten the current path and reduce the electrical resistance to improve ESR.
  • the conductive resin layer is formed on the metal layer of the present invention and does not directly contact the ceramic body, the problem of poor electrical connection due to the conductive resin layer or the problem of lowering the strength of the external electrode can be prevented and the effect of preventing crack generation can be maximized.
  • FIG. 1 is a perspective view showing a ceramic capacitor according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view A-A of FIG. 1 .
  • FIG 3 is a perspective view showing a ceramic capacitor according to an embodiment of the present invention, in which a plating layer is further included in an external electrode.
  • FIG. 4 is a B-B cross-sectional view of FIG. 3;
  • FIG. 5 is a cross-sectional view showing the appearance of a plating layer according to another embodiment of the present invention.
  • FIG. 6 is a perspective view showing a state in which a ceramic capacitor according to an embodiment of the present invention is seated on a substrate and soldered.
  • FIG. 7 is a C-C cross-sectional view of FIG. 6, and FIG. 8 is a D-D cross-sectional view of FIG.
  • FIG. 9 is a cross-sectional view of another embodiment corresponding to the D-D cross-section of FIG. 6 .
  • FIG. 10 is a process diagram showing a method of manufacturing a ceramic capacitor according to an embodiment of the present invention.
  • FIG. 11 is a configuration diagram showing a method of forming a conductive resin layer in a method of manufacturing a ceramic capacitor according to an embodiment of the present invention.
  • FIG. 1 is a perspective view showing a ceramic capacitor according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line A-A of FIG. Since the drawings of the present invention exaggerate the thickness and size of internal electrodes and external electrodes in order to emphasize the characteristics of the present invention, the present invention is not limited to the thickness and size of each electrode shown in the drawings.
  • the ceramic capacitor 100 of the present invention includes a ceramic body 110 , internal electrodes 120 and external electrodes 130 .
  • the ceramic body 110 includes a plurality of vertically stacked dielectric layers 111 and at least one pair of internal electrodes 120 disposed to face each other with the dielectric layers 111 interposed therebetween.
  • the ceramic body 110 is formed in a substantially hexahedral shape in appearance, and includes both end surfaces where the internal electrodes 120 are exposed, a lower surface serving as a mounting surface mounted on a substrate, an upper surface facing the lower surface, and a front surface and a rear surface connecting the upper and lower surfaces and facing each other.
  • the two surfaces facing in the a direction are the front and rear surfaces
  • the two surfaces facing in the b direction are the upper and lower surfaces
  • the two surfaces facing in the c direction are both end surfaces.
  • the ceramic body 110 is formed by horizontally stacking a plurality of dielectric layers 111 and then firing them.
  • the plurality of dielectric layers are in a sintered state, and boundaries between adjacent dielectric layers may be unified to such an extent that it is difficult to confirm.
  • the material of the dielectric layer 111 may be a barium titanate (BaTiO 3 )-based ceramic having a high permittivity.
  • a (Ca, Zr)(Sr, Ti)O 3 -based ceramic may be used or additionally included as a material forming the dielectric layer 111 .
  • the capacitance is proportional to the permittivity of the dielectric, it is preferable to use BaTiO 3 , a dielectric material having a high permittivity.
  • the internal electrode 120 includes a first internal electrode 121 and a second internal electrode 122 .
  • the first internal electrode 121 is exposed on one end surface of both end surfaces of the ceramic body 110
  • the second internal electrode 122 is exposed on the other end surface opposite to one end surface of the ceramic body 110 .
  • the first internal electrode 121 and the second internal electrode 122 include overlapping portions. Capacitance is formed at the overlapping portion of the first internal electrode 121 and the second internal electrode 122 .
  • At least one layer of the first internal electrode 121 and the second internal electrode 122 is disposed inside the ceramic body 110 .
  • the first internal electrode 121 and the second internal electrode 122 may be disposed in three or more layers inside the ceramic body 110, and may be disposed in tens or hundreds of layers to increase capacitance.
  • the internal electrode 120 may be formed by printing an internal electrode material on the upper surface of the dielectric layer 111 .
  • the material of the internal electrode 120 may be formed of one of Cu, Ni, and Pd-Ag or an alloy thereof.
  • Pd which is an expensive noble metal, can be used as an internal electrode to suppress oxidation of the internal electrode during a firing process performed at high temperature, but one of Pd-Ag, Ni, and Cu or an alloy thereof can be used as an internal electrode to reduce costs according to the demand for miniaturization and high capacity of MLCC.
  • the external electrodes 130 are disposed on both end surfaces of the ceramic body 110 to be electrically connected to the internal electrodes 120 .
  • the external electrode 130 includes a first external electrode 130a and a second external electrode 130b.
  • the first external electrode 130a is disposed on one end surface of the ceramic body 110 and is electrically connected to the first internal electrode 121 .
  • the second external electrode 130b is disposed on the other end surface of the ceramic body 110 and is electrically connected to the second internal electrode 122 .
  • the first and second external electrodes 131 and 132 include a metal layer 131 and a conductive resin layer 132 .
  • the metal layer 131 is formed on both end surfaces of the ceramic body 110 to be connected to the first and second internal electrodes 121 and 122 , respectively.
  • the metal layer 131 may be formed on all of both end surfaces of the ceramic body 110 and may extend from both end surfaces of the ceramic body 110 to parts of the upper and lower surfaces and parts of the front and rear surfaces.
  • the metal layer 131 has a shape extending from both end surfaces of the ceramic body 110 to parts of the upper and lower surfaces and parts of the front and rear surfaces, it is possible to increase the tensile strength of the ceramic body 110 and reduce the occurrence of cracks.
  • the metal layer 131 may be a sintered metal layer.
  • the metal layer 131 may be formed by applying a paste containing a conductive metal to parts of the upper and lower surfaces and parts of the front and rear surfaces of both end surfaces or both end surfaces of the ceramic body 110, or dipping in a dipping solution containing a conductive metal and then firing.
  • the metal layer 131 may be formed of Cu having excellent electrical conductivity.
  • the length of the metal layer 131 can be extended to the maximum within a range in which parasitic capacitance does not occur with the internal electrodes 120.
  • the distance between the metal layer 131 of the first external electrode 130a and the metal layer 131 of the second external electrode 130b, which are spaced apart from the front and rear surfaces of the ceramic body 110 is preferably relatively longer than the length of the metal layer 131 extending from both end surfaces to parts of the front and rear surfaces of the ceramic body 110.
  • the distance between the metal layer 131 of the first external electrode 130a and the metal layer 131 of the second external electrode 130b, which are spaced apart from the front and rear surfaces of the ceramic body 110, may correspond to the length of the portion where the first internal electrode 121 and the second internal electrode 122 overlap.
  • the conductive resin layer 132 imparts ductility to the external electrodes 130 positioned at the four corners of the ceramic body to serve as a shock absorbing layer against external stress and has an effect of preventing cracks by dispersing stress.
  • the conductive resin layer 132 is formed on both edges of both end surfaces of the ceramic body 110 . More specifically, the conductive resin layer 132 is formed in a shape surrounding both edges of both end surfaces of the ceramic body 110 . Specifically, the conductive resin layer 132 is formed in a shape surrounding four corners connecting the front and rear surfaces and both end surfaces of the ceramic body 110 to prevent cracks at the corners where stress is concentrated.
  • the conductive resin layer 132 is formed only on the metal layer 131 . Also, the conductive resin layer 132 does not directly contact the ceramic body 110 .
  • the metal layer 131 is formed on both end surfaces of the ceramic body 110 and extends from both end surfaces to the upper and lower surfaces and parts of the front and rear surfaces, and the conductive resin layer 132 is formed only on the metal layer 131 at four corners of the ceramic body 110 and does not directly contact the ceramic body 110.
  • the area of the metal layer 131 is relatively low, resulting in poor electrical connection between the substrate and the internal electrode 120.
  • an area of the plating layer covering the conductive resin layer 132 must be additionally formed to prevent moisture resistance, so parasitic capacitance occurs between the plating layer and the internal electrodes, and it may be difficult to accurately design the capacitance.
  • the conductive resin layer 132 is formed vertically on the four corners of the ceramic body 110 to cover partial regions of the upper and lower surfaces connected to each corner.
  • the conductive resin layer 132 is formed to cover each corner of the ceramic body 110 and even a partial region of the upper and lower surfaces of each corner, the four corners of the ceramic body 110 are stably wrapped and mounted on a board.
  • the conductive resin layer 132 may be made of a resin containing Ag, preferably made of Ag epoxy.
  • Ag epoxy is a uniform mixture of Ag powder with high electrical conductivity in an epoxy resin.
  • the conductive resin layer 132 may be formed by dipping the edge of the ceramic body 110 on which the metal layer 131 is formed in an Ag epoxy resin solution.
  • the conductive resin layer 132 may have a shape in which the thickness is the thickest at the corner and gradually becomes thinner toward the edge.
  • a central portion between the edges of the metal layer 131 on both sides of the cross section of the ceramic body 110 is not covered by the conductive resin layer 132 and is exposed to the outside.
  • the external electrode 130 may further include a plating layer 133 covering the metal layer 131 .
  • FIG. 3 is a perspective view showing a ceramic capacitor according to an embodiment of the present invention in which a plating layer is further included in an external electrode
  • FIG. 4 is a BB cross-sectional view of FIG. 3 .
  • the plating layer is indicated by a thin line in FIG. 3 , and the exterior of the ceramic capacitor having the plating layer can be seen in FIG. 11 .
  • the external electrode 130 further includes a plating layer 133 .
  • the plating layer 133 is for increasing adhesion to the substrate and improving moisture resistance.
  • the plating layer 133 is formed to cover the metal layer 131 and the conductive resin layer 132 .
  • the plating layer 133 directly contacts the metal layer 131 over the top and bottom of both end surfaces of the ceramic body 110 . Since the plating layer 133 directly contacts the metal layer 131, a current path is shortened and resistance is reduced to reduce ESR.
  • the plating layer 133 completely covers the conductive resin layer 132 .
  • the plating layer 133 is formed to completely cover the conductive resin layer 132 to increase adhesion to the substrate and stably electrical connection between the circuit pattern of the substrate and the internal electrode.
  • the current flows through the conductive resin layer 132 weaker than that of the metal layer 131 , current flows well through the plating layer 133 to reduce resistance and ensure stable electrical connection.
  • the plating layer 133 may expose a portion of the metal layer 131 on the upper and lower surfaces and the front and rear surfaces of the ceramic body 110 . In this way, the plating layer 133 is formed to completely cover the upper and lower surfaces of the ceramic body 110 and the conductive resin layer 132 exposed on the front and rear surfaces to solve the conductivity problem and the moisture resistance problem, but the exposed metal layer 131 is in direct contact with the solder. By making the current move to the internal electrode 120 through the exposed metal layer 131, the effect of shortening the current path can be achieved.
  • the plating layer 133 may include a first region m1 contacting the conductive resin layer 132 and a second region m2 contacting the metal layer 131 on the upper and lower surfaces and the front and rear surfaces of the ceramic body 110. At this time, the plating layer 133 does not directly contact the ceramic body 110 .
  • FIG. 5 is a cross-sectional view showing the appearance of a plating layer according to another embodiment of the present invention.
  • the plating layer 133 may not expose the metal layer 131 on the upper and lower surfaces and the front and rear surfaces of the ceramic body 110 .
  • the plating layer 133' is formed to completely cover the conductive resin layer 132 and the metal layer 131 exposed on the upper and lower surfaces and the front and rear surfaces of the ceramic body 110, thereby solving problems of conductivity and moisture resistance.
  • the plating layer 133' may include a first region m1 in contact with the conductive resin layer 132, a second region m2 in contact with the metal layer 131, and a third region m3 in contact with the ceramic body 110 on the upper and lower surfaces and front and rear surfaces of the ceramic body 110.
  • the plating layer 133 when the plating layer 133 completely covers the conductive resin layer 132 but exposes a part of the metal layer 131, it is effective to shorten the current path and lower the electrical resistance to improve ESR.
  • the plating layer 133' when the plating layer 133' completely covers the conductive resin layer 132 and the metal layer 131, the ESR is somewhat reduced compared to the former case, but it may be more effective in solving the moisture resistance problem.
  • the plating layer 133 may include a Ni layer and a Sn layer formed to cover the Ni layer.
  • the plating layer 133 may be formed by dipping in a plating solution or formed through an electroplating process.
  • the external electrode 130 has a four-layer structure of a Cu layer, an Ag epoxy layer, a Ni layer, and a Sn layer in the first region m1, and a three-layer structure of a Cu layer, an Ag epoxy layer, a Ni layer, and a Sn layer in the second region m2, and a one-layer structure of a Cu layer in the third region m3.
  • the external electrode 130′ has a 4-layer structure of a Cu layer, an Ag epoxy layer, a Ni layer, and a Sn layer in the first region m1, a 3-layer structure of a Cu layer, an Ag epoxy layer, a Ni layer, and a Sn layer in the second region m2, and a 3-layer structure of a Cu layer, a Ni layer, and a Sn layer in the third region m3.
  • FIG. 6 is a perspective view showing a state in which a ceramic capacitor according to an embodiment of the present invention is seated on a board and soldered
  • FIG. 7 is a C-C cross-sectional view of FIG. 6
  • FIG. 8 is a D-D cross-sectional view of FIG. 6
  • FIG. 9 is a cross-sectional view of another embodiment corresponding to the D-D cross-section of FIG.
  • the plating layer 133 is formed on both end surfaces of the ceramic body 110 and completely covers the conductive resin layer 132, when soldering to the substrate 10, the solder s rides up the plating layer 133, so the area to be soldered is widened, and the ceramic capacitor 100 is stably bonded to the circuit pattern 11 of the substrate 10 and the substrate 10
  • the connection reliability is improved by extending the area of the solder s to be connected to the front and rear surfaces of the ceramic body 110 .
  • the conductive resin layer 132 is disposed between the plating layer 133 and the metal layer 131 at the corner of the ceramic body 110, the conductive resin layer 132 can absorb a difference in coefficient of thermal expansion between the solder s and the ceramic body 110, and cracks in the ceramic body 110 can be prevented.
  • the external electrode 130 has a structure in which the metal layer 131 and the plating layer 133 directly contact each other on both top and bottom surfaces of the ceramic body 110, so that it can be connected to the internal electrode 120 through solder (s), the plating layer 133, and the metal layer 131, and a current path can be shortened and electrical resistance can be reduced, thereby contributing to improving ESR.
  • the external electrode 130' has a one-layer structure of the plating layer 133' connected to the metal layer 131 in the third region m3. Since it is directly bonded to the solder s, it is possible to prevent moisture resistance and corrosion resistance as well as form a short current path to form a short current path.
  • the conductive resin layer 132 is formed on the metal layer 131 and does not directly contact the ceramic body 110 . Accordingly, the conductive resin layer 132 may be included in the external electrode 130 to minimize electrical resistance while performing a shock absorption function. In addition, the conductive resin layer 132 is formed throughout the top and bottom of the four corners of the ceramic body 110 and extends to parts of the upper and lower surfaces connected to each corner. Therefore, the conductive resin layer 132 has a function of preventing cracks by distributing stress and absorbing shock at the corner where stress is concentrated.
  • FIG. 10 is a process diagram showing a method of manufacturing a ceramic capacitor according to an embodiment of the present invention
  • FIG. 11 is a configuration diagram showing a method of forming a conductive resin layer in the method of manufacturing a ceramic capacitor according to an embodiment of the present invention.
  • the method of manufacturing a ceramic capacitor according to an embodiment of the present invention includes: forming a ceramic body having front and rear surfaces facing each other, upper and lower surfaces facing each other, and both end surfaces facing each other, and exposing one end of an internal electrode through both end surfaces (S10); forming a metal layer 131 on both end surfaces of the ceramic body 110 to be connected to the internal electrodes 120 (S20); Forming a conductive resin layer 132 on both corners of both end surfaces (S30) and forming a plating layer 133 (S40) are included.
  • the step of forming the ceramic body (S10) may be formed by printing internal electrodes on the upper surface of ceramic green sheets thinly coated with the mixed slurry.
  • a paste containing a conductive metal is applied to both end surfaces and parts of the upper and lower surfaces and parts of the front and rear surfaces of the ceramic body, or it can be formed by dipping in a dipping solution containing a conductive metal and then firing.
  • each corner of the ceramic body 110 on which the metal layer 131 is formed is dipped into the Ag epoxy resin solution (L) to form a conductive resin layer 132 that covers each corner of the ceramic body 110 and a portion of the upper and lower surfaces connected to each corner.
  • the entire edge of one side of the ceramic body 110 is dipped into the Ag epoxy resin solution (L) through the insertion hole (p) of the support jig (G), taken out, and the conductive resin layer 132 is formed on the metal layer 131 of one edge, and then the entire opposite edge is dipped into the Ag epoxy resin solution (L) through the insertion hole (p) of the support jig (G), and then taken out.
  • a conductive resin layer 132 made of epoxy resin is formed.
  • the coating thickness of the conductive resin layer 132 may be controlled by adjusting parameters of the dipping process. For example, the entire edge of one side of the ceramic body 110 is dipped in the Ag epoxy resin solution (L) twice, but the first dipping time and the second dipping time are adjusted to adjust the coating thickness of the conductive resin layer to a desired thickness and uniformly applied.
  • the thickness of the conductive resin layer 132 may be approximately 10 ⁇ m to 20 ⁇ m, and the thickness may gradually decrease from corner to edge. If the thickness of the conductive resin layer 132 is approximately 10 ⁇ m or less, the coating thickness is not uniform and the density of the Ag layer forming the electrode is reduced, so the electrical conductivity decreases and it is difficult to expect a crack preventing effect.
  • the conductive resin layer (S30) may be cured at 300 degrees or less after dipping.
  • the conductive resin layer 132 imparts ductility to the external electrode and has an effect of preventing cracks by forming a buffer layer against external stress.
  • Forming the plating layer (S40) is performed after forming the conductive resin layer (S30).
  • the plating layer 133 directly contacts the metal layer 131 from both end surfaces of the ceramic body 110 and completely covers the conductive resin layer 132.
  • the plating layer 133′ directly contacts the metal layer 131 from both end surfaces of the ceramic body 110 and completely covers the conductive resin layer 132 and the metal layer 131.
  • the plating layers 133 and 133' may have a one-layer structure of a Ni plating layer or a two-layer structure of a Ni plating layer and a Sn plating layer.
  • the plating layers 133 and 133' may be formed through an electroplating process.
  • Embodiments of the present invention manufactured by the above-described method have a shock absorption function by forming the conductive resin layer 132 on the entire top and bottom of each corner region that receives the most stress, so that cracks are prevented from occurring even if a lot of stress is applied to the corner portion due to a difference in thermal expansion coefficient when mounted on a board.
  • the ESR can be improved by shortening the current path and reducing electrical resistance.
  • the ceramic capacitors of the above-described embodiments can be used as MLCCs applied to various items such as smartphones, PCs, TVs, and electric vehicles.

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  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

본 발명은 세라믹 커패시터 및 그 제조방법에 관한 것으로, 육면체 형상으로 형성되며 복수의 유전체층과 유전체층을 사이에 두고 서로 마주보도록 배치되는 적어도 한 쌍의 내부전극을 포함하고, 내부전극이 노출되는 양 단면, 기판에 실장되는 실장면이 되는 하면, 하면과 대향하는 상면, 상면과 하면을 연결하고 서로 대향하는 전면과 후면을 포함하는 세라믹 바디와, 내부전극과 전기적으로 연결되도록 세라믹 바디의 양 단면에 각각 배치되는 외부전극을 포함하고, 외부전극은 내부전극과 연결되도록 세라믹 바디의 양 단면 전체에 형성되는 금속층과 세라믹 바디의 양 단면의 양측 모서리에 형성되는 도전성 수지층을 포함한다.

Description

세라믹 커패시터 및 그 제조방법
본 발명은 세라믹 커패시터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 충격 흡수 효율이 향상되고 전기적 저항을 낮춘 외부전극이 적용되는 세라믹 커패시터 및 그 제조방법에 관한 것이다.
커패시터(Capacitor)는 전압이 일정하게 유지되어야 하는 부품이 있을 때 전기를 저장했다가 부품이 필요로 하는 만큼 전기를 균일하고 안정적으로 공급함으로써 해당 부품을 보호하는 용도로 사용하거나, 전자기기 안에서 노이즈를 제거하는 용도로 사용하거나, 직류와 교류가 섞여 있는 신호에서 교류 신호만 통과시키는 용도로 사용한다.
일반적으로, 세라믹 커패시터는 유전체, 내부전극 및 외부전극으로 구성된다. 세라믹 커패시터는 내부전극이 마주보는 사이에 전하가 축적되므로 한정된 공간에 많은 층의 내부전극을 쌓아 소형화와 고용량화를 구현하고 있다. 이러한 커패시터는 기판에 실장시 열팽창 계수 차이로 응력을 많이 받는 모서리 부분에 크랙이 발생하기 쉽다. 세라믹 커패시터는 미세한 크랙에도 특성이 변하고 크랙에 의해 두 단자가 쇼트가 되면 동작이 되지 않으므로 신뢰성이 저하되는 문제가 있다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명의 목적은 외부전극에 도전성 수지층을 적용하여 충격 흡수 효율을 향상하여 크랙 발생을 방지하되, 그 구조를 개선하여 전기적 저항을 낮추어 ESR을 개선하고 기판과 접속 신뢰성은 개선하는 세라믹 커패시터 및 그 제조방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 실시예에 따른 세라믹 커패시터는 육면체 형상으로 형성되며 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 마주보도록 배치되는 적어도 한 쌍의 내부전극을 포함하고, 상기 내부전극이 노출되는 양 단면, 기판에 실장되는 실장면이 되는 하면, 상기 하면과 대향하는 상면, 상기 상면과 하면을 연결하고 서로 대향하는 전면과 후면을 포함하는 세라믹 바디와 내부전극과 전기적으로 연결되도록 세라믹 바디의 양 단면에 각각 배치되는 외부전극을 포함하고, 외부전극은 내부전극과 연결되도록 상기 세라믹 바디의 단면 전체에 형성되는 금속층과 세라믹 바디의 단면의 양측 모서리에 각각 형성되는 도전성 수지층을 포함한다.
금속층은 세라믹 바디의 단면에서 상하면과 전후면까지 연장 형성된다.
금속층은 세라믹 바디의 단면에서 양측 모서리 사이의 중앙부분이 도전성 수지층에 의해 덮히지 않고 노출된다.
도전성 수지층은 금속층 상에 형성된다.
도전성 수지층은 세라믹 바디의 단면의 양측 모서리 상하 전체를 감싸는 형상일 수 있다.
도전성 수지층은 각 모서리와 연결되는 상면과 하면 일부 영역까지 감싸는 형상일 수 있다.
외부전극은 도금층을 더 포함할 수 있다.
도금층은 세라믹 바디의 단면에서 상하 전체에 걸쳐 상기 금속층과 직접 접촉할 수 있다.
도금층은 도전성 수지층을 완전히 덮는 형상이다.
도금층은 세라믹 바디의 상하면과 전후면에서 도전성 수지층과 접촉하는 제1 영역과 상기 금속층과 접촉하는 제2 영역을 포함할 수 있다.
도금층은 세라믹 바디의 상하면과 전후면에서 도전성 수지층과 금속층 상에 형성되며, 상기 금속층의 일부는 외부로 노출시킬 수 있다.
도금층은 세라믹 바디의 상하면과 전후면에서 도전성 수지층과 접촉하는 제1 영역과 금속층과 접촉하는 제2 영역과 세라믹 바디와 접촉하는 제3 영역을 포함할 수 있다.
도금층은 Ni 도금층의 1층 구조 또는 Ni 도금층과 Sn 도금층의 2층 구조로 될 수 있다.
금속층은 Cu를 포함하고, 도전성 수지층은 Ag 에폭시 수지로 이루어질 수 있다.
세라믹 커패시터 제조방법은 서로 마주보는 전 후면, 서로 마주보는 상 하면 및 서로 마주보는 양 단면을 구비하고, 양 단면으로 내부전극이 노출되는 세라믹 바디를 형성하는 단계와 내부전극과 연결되도록 상기 세라믹 바디의 양 단면 전체에 금속층을 형성하는 단계와 세라믹 바디의 양 단면의 양측 모서리에 도전성 수지층을 형성하는 단계를 포함한다.
금속층을 형성하는 단계는 세라믹 바디의 양 단면 및 양 단면에서 상하면 일부와 전후면 일부까지 전도성 금속을 포함하는 페이스트를 도포하거나 전도성 금속을 포함하는 디핑 용액에 디핑한 다음 소성하여 형성할 수 있다.
상기 도전성 수지층을 형성하는 단계는,
금속층이 형성된 상기 세라믹 바디의 각 모서리를 Ag 에폭시 수지용액에 디핑하여, 세라믹 바디의 각 모서리 및 각 모서리와 연결되는 상면과 하면 일부 영역까지 덮는 도전성 수지층을 형성할 수 있다.
도전성 수지층을 형성하는 단계 후, 세라믹 바디의 양 단면에서 상하 전체에 걸쳐 금속층과 직접 접촉하고, 도전성 수지층을 완전히 덮는 도금층을 형성하는 단계를 더 포함할 수 있다.
본 발명은 응력을 가장 많이 받는 세라믹 바디의 각 모서리 영역 상하 전체에 도전성 수지층을 형성하여 충격 흡수 기능을 가지므로 기판에 실장시 열팽창 계수 차이로 모서리 부분에 응력을 많이 받더라도 크랙 발생을 방지할 수 있는 효과가 있다.
또한, 본 발명은 도금층이 세라믹 바디의 양 단면에서 상하 전체에 걸쳐 금속층과 직접 접촉하므로, 전류 경로를 짧게 하고 전기적 저항을 줄여 ESR을 개선할 수 있는 효과가 있다.
또한, 본 발명은 도전성 수지층이 금속층 상에 형성되고 세라믹 바디와 직접 접촉하지 않으므로 도전성 수지층으로 인해 전기적 연결이 불량해지는 문제나 외부전극의 강도가 낮아지는 문제를 방지하면서 크랙 발생 방지 효과를 최대로 확보할 수 있다.
도 1은 본 발명의 제1 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 2는 도 1의 A-A 단면도이다.
도 3은 본 발명의 실시예에 의한 세라믹 커패시터로 외부전극에 도금층이 더 포함된 모습을 보인 사시도이다.
도 4는 도 3의 B-B 단면도이다.
도 5는 본 발명의 다른 실시예로 도금층의 모습을 보인 단면도이다.
도 6은 본 발명의 실시예에 의한 세라믹 커패시터를 기판에 안착시키고 솔더링한 모습을 보인 사시도이다.
도 7은 도 6의 C-C 단면도이고, 도 8은 도 6의 D-D 단면도이다.
도 9는 도 6의 D-D 단면과 대응하는 다른 실시예의 단면도이다.
도 10은 본 발명의 실시예에 의한 세라믹 커패시터 제조방법을 보인 과정도이다.
도 11은 본 발명의 실시예에 의한 세라믹 커패시터 제조방법에서 도전성 수지층을 형성하는 방법을 보인 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 세라믹 커패시터를 보인 사시도이고, 도 2는 도 1의 A-A 단면도이다. 본 발명의 도면은 본 발명의 특징을 강조하기 위해 내부전극의 두께, 외부전극의 두께, 크기 등을 과장해서 도시하였으므로, 도면에 도시된 각 전극의 두께, 크기 등에 본 발명이 한정되지는 않는다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 세라믹 커패시터(100)는 세라믹 바디(110), 내부전극(120) 및 외부전극(130)을 포함한다.
세라믹 바디(110)는 상하로 적층한 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 서로 마주보도록 배치되는 적어도 한 쌍의 내부전극(120)을 포함한다. 세라믹 바디(110)는 외관이 대략 육면체 형상으로 형성되며, 내부전극(120)이 노출되는 양 단면, 기판에 실장되는 실장면이 되는 하면, 하면과 대향하는 상면, 상면과 하면을 연결하고 서로 대향하는 전면과 후면을 포함한다.
세라믹 바디(110)에서 a 방향으로 대향하는 두 면이 전면과 후면이고, b 방향으로 대향하는 두 면이 상면과 하면이고, c 방향으로 대향하는 두 면이 양 단면이다.
세라믹 바디(110)는 복수의 유전체층(111)을 수평으로 적층한 다음 소성하여 형성한다. 복수의 유전체층은 소결된 상태이며 인접하는 유전체층 사이의 경계는 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)의 재료는 유전율이 큰 티탄산바륨(BaTiO3)계 세라믹일 수 있다. 이외에도 유전체층(111)을 형성하는 재료는 (Ca, Zr)(Sr, Ti)O3 계 세라믹을 사용하거나 이를 추가로 포함할 수 있다. 그러나 정전용량은 유전체의 유전율에 비례하므로 유전율이 큰 유전체 재료 BaTiO3를 사용하는 것이 바람직하다.
내부전극(120)은 제1 내부전극(121)과 제2 내부전극(122)을 포함한다. 제1 내부전극(121)은 세라믹 바디(110)의 양 단면 중 일 단면으로 노출되고, 제2 내부전극(122)은 세라믹 바디(110)의 일 단면에 대향하는 타 단면으로 노출된다. 제1 내부전극(121)과 제2 내부전극(122)은 오버랩되는 부분을 포함한다. 제1 내부전극(121)과 제2 내부전극(122)은 오버랩되는 부분에 전전용량이 형성된다.
제1 내부전극(121)과 제2 내부전극(122)은 세라믹 바디(110)의 내부에 적어도 한 층 이상이 배치된다. 일 예로, 제1 내부전극(121)과 제2 내부전극(122)은 세라믹 바디(110)의 내부에 3층 이상으로 배치될 수 있으며, 정전용량을 증가시키기 위해서는 수십 또는 수백 층으로 배치될 수 있다. 내부전극(120)은 유전체층(111)의 상면에 내부전극 재료를 인쇄하여 형성될 수 있다.
내부전극(120)의 재료는 Cu, Ni, Pd-Ag 중 하나 또는 이들의 합금으로 형성될 수 있다. 고온에서 수행되는 소성공정 중 내부전극의 산화를 억제하기 위해 고가의 귀금속인 Pd를 내부전극으로 사용할 수 있으나, MLCC의 소형화 및 고용량화의 요구에 따른 원가 절감을 위해 Pd-Ag, Ni, Cu 중 하나 또는 이들의 합금을 내부전극으로 사용할 수 있다.
외부전극(130)은 내부전극(120)과 전기적으로 연결되도록 세라믹 바디(110)의 양 단면에 각각 배치된다. 외부전극(130)은 제1 외부전극(130a)과 제2 외부전극(130b)을 포함한다. 제1 외부전극(130a)은 세라믹 바디(110)의 일 단면에 배치되며 제1 내부전극(121)과 전기적으로 연결된다. 제2 외부전극(130b)은 세라믹 바디(110)의 타 단면에 배치되며 제2 내부전극(122)과 전기적으로 연결된다.
제1 및 제2 외부전극(131,132)은 금속층(131)과 도전성 수지층(132)을 포함한다.
금속층(131)은 제1 및 제2 내부전극(121,122)과 각각 연결되도록 세라믹 바디(110)의 양 단면 전체에 형성된다. 또는, 금속층(131)은 세라믹 바디(110)의 양 단면 전체에 형성되고 세라믹 바디(110)의 양 단면에서 상하면 일부와 전후면 일부까지 연장 형성될 수 있다. 금속층(131)이 세라믹 바디(110)의 양 단면에서 상하면 일부와 전후면 일부까지 연장된 형상일 경우, 세라믹 바디(110)의 인장강도를 높여 크랙 발생을 줄이는 효과가 있다.
금속층(131)은 소결금속층일 수 있다. 일 예로, 금속층(131)은 세라믹 바디(110)의 양 단면 또는 양 단면에서 상하면 일부와 전후면 일부까지 전도성 금속을 포함하는 페이스트를 도포하거나 전도성 금속을 포함하는 디핑 용액에 디핑한 다음 소성하여 형성될 수 있다. 금속층(131)은 전기전도성이 우수한 Cu로 형성될 수 있다.
금속층(131)이 세라믹 바디(110)의 양 단면에서 상하면 일부와 전후면 일부까지 연장된 형상일 경우, 금속층(131)이 연장된 길이는 내부전극(120)과 기생용량 발생이 않는 범위에서 최대로 연장 가능하다. 일 예로, 세라믹 바디(110)의 전면과 후면에서 이격되는 제1 외부전극(130a)의 금속층(131)과 제2 외부전극(130b)의 금속층(131) 간 거리는 세라믹 바디(110)의 양 단면에서 전후면 일부까지 연장된 금속층(131)의 길이 비해 상대적으로 긴 것이 바람직하다. 또는, 세라믹 바디(110)의 전면과 후면에서 이격되는 제1 외부전극(130a)의 금속층(131)과 제2 외부전극(130b)의 금속층(131) 간 거리는 제1 내부전극(121)과 제2 내부전극(122)이 오버랩되는 부분 길이와 대응할 수 있다.
도전성 수지층(132)은 세라믹 바디의 네 모서리에 위치하는 외부전극(130)에 연성을 부여하여 외부 스트레스에 대한 충격 흡수층 역할을 하고 응력을 분산하여 크랙 방지 효과를 갖는다.
도전성 수지층(132)은 세라믹 바디(110)의 양 단면의 양측 모서리에 형성된다. 보다 상세하게는 도전성 수지층(132)은 세라믹 바디(110)의 양 단면의 양측 모서리를 감싸는 형상으로 형성된다. 구체적으로, 도전성 수지층(132)은 세라믹 바디(110)의 전후면과 양 단면을 연결하는 네 모서리를 감싸는 형상으로 형성되어, 응력이 집중되는 모서리 부분의 균열을 방지한다.
도전성 수지층(132)은 금속층(131) 상에만 형성된다. 또한, 도전성 수지층(132)은 세라믹 바디(110)와 직접 접촉하지 않는다. 일 예로, 금속층(131)은 세라믹 바디(110)의 양 단면 전체에 형성되되, 양 단면에서 상하면과 전후면 일부까지 연장 형성되고, 도전성 수지층(132)은 세라믹 바디(110)의 네 모서리 부분에서 금속층(131)상에만 형성되어 세라믹 바디(110)와 직접 접촉하지 않는다.
도전성 수지층(132)이 세라믹 바디(110)와 직접 접촉하는 경우, 금속층(131)의 면적이 상대적으로 낮아져 기판과 내부전극(120)의 전기적 연결이 불량해지는 문제가 발생할 수 있다. 또는, 도전성 수지층(132)이 세라믹 바디(110)와 직접 접촉하는 경우, 내습 방지를 위해 도전성 수지층(132)을 덮은 도금층의 면적을 추가로 형성해야 하므로 도금층과 내부전극 사이에서 기생 용량이 발생하고 정확한 정전용량 설계가 어려울 수 있다.
또한, 도전성 수지층(132)은 세라믹 바디(110)의 네 모서리에 상하로 형성되되 각 모서리와 연결되는 상면과 하면 일부 영역까지 덮도록 형성된다. 도전성 수지층(132)이 세라믹 바디(110)의 각 모서리 및 각 모서리의 상면과 하면 일부 영역까지 덮도록 형성되면 세라믹 바디(110)의 네 모서리 부분을 안정적으로 감싸 기판에 실장시 열팽창 계수 차이로 모서리 부분에 응력을 많이 받더라도 응력의 균일 분산이 가능하고 이로 인해 크랙 발생이 방지된다.
도전성 수지층(132)은 Ag를 포함하는 수지로 이루어질 수 있으며, 바람직하게는 Ag 에폭시로 이루어질 수 있다. Ag 에폭시는 에폭시 수지에 전기전도도가 높은 Ag 분말을 균일하게 혼합한 것이다. 도전성 수지층(132)은 Ag 에폭시 수지용액에 금속층(131)이 형성된 세라믹 바디(110)의 모서리를 디핑하여 형성할 수 있다. 도전성 수지층(132)은 모서리 부분에서 두께가 가장 두껍고 가장자리로 갈수록 두께가 점차적으로 얇아지는 형상일 수 있다.
실시예에서, 금속층(131)은 세라믹 바디(110)의 단면에서 양측 모서리 사이의 중앙부분이 도전성 수지층(132)에 의해 덮히지 않고 외부로 노출된다. 외부전극(130)은 금속층(131)을 덮는 도금층(133)을 더 포함할 수 있다.
도 3은 본 발명의 실시예에 의한 세라믹 커패시터로 외부전극에 도금층이 더 포함된 모습을 보인 사시도이고, 도 4는 도 3의 B-B 단면도이다. 설명의 편의를 위해 도 3에서 도금층은 얇은 선으로 표시하였으며, 도금층이 형성된 세라믹 커패시터의 외관은 도 11에서 확인할 수 있다.
도 3 및 도 4에 도시된 바에 의하면, 외부전극(130)은 도금층(133)을 더 포함한다. 도금층(133)은 기판에 부착력을 증가시키고 내습성을 향상시키기 위한 것이다.
도금층(133)은 금속층(131)과 도전성 수지층(132)을 덮도록 형성된다.
도금층(133)은 세라믹 바디(110)의 양 단면에서 상하 전체에 걸쳐 금속층(131)과 직접 접촉한다. 도금층(133)이 금속층(131)과 직접 접촉하므로 전류 경로가 짧아지고 저항을 줄여 ESR을 줄이는 효과가 있다.
도금층(133)은 도전성 수지층(132)을 완전히 덮는 형상이다. 도전성 수지층(132)이 외부로 노출되면 내습성 문제가 발생하고 기판에 부착력이 낮을 수 있으므로, 도금층(133)이 도전성 수지층(132)을 완전히 덮도록 형성하여 기판에 부착력을 높이고 기판의 회로 패턴과 내부전극과의 전기적 연결이 안정적으로 이루어지게 한다. 또한, 도전성 수지층(132)은 금속층(131)에 비해 전류가 약하게 흐르므로 도금층(133)을 통해 전류가 잘 흐르도록 하여 저항을 줄이고 전기적 연결이 안정적으로 이루어지게 한다.
도금층(133)은 세라믹 바디(110)의 상하면과 전후면에서 금속층(131)의 일부를 노출시킬 수 있다. 이는 도금층(133)이 세라믹 바디(110)의 상하면과 전후면으로 노출되는 도전성 수지층(132)을 완전히 덮도록 형성하여 전도성 문제와 내습 문제를 해결하되, 노출시킨 금속층(131)이 솔더와 직접 접촉하게 함으로써 노출시킨 금속층(131)을 통해 전류가 내부전극(120)으로 이동되게 함으로써 전류 경로를 짧아지게 하는 효과를 도모할 수 있다. 이 경우, 도금층(133)은 세라믹 바디(110)의 상하면과 전후면에서 도전성 수지층(132)과 접촉하는 제1 영역(m1)과 금속층(131)과 접촉하는 제2 영역(m2)을 포함할 수 있다. 이때, 도금층(133)은 세라믹 바디(110)와 직접 접촉하지 않는다.
도 5는 본 발명의 다른 실시예로 도금층의 모습을 보인 단면도이다.
도 5에 도시된 바에 의하면, 다른 실시예로 도금층(133)은 세라믹 바디(110)의 상하면과 전후면에서 금속층(131)을 노출시키지 않을 수 있다. 도금층(133')은 세라믹 바디(110)의 상하면과 전후면으로 노출되는 도전성 수지층(132)과 금속층(131)까지 완전히 덮도록 형성하여 전도성 문제와 내습 문제를 해결할 수 있다. 이 경우, 도금층(133')은 세라믹 바디(110)의 상하면과 전후면에서 도전성 수지층(132)과 접촉하는 제1 영역(m1)과 금속층(131)과 접촉하는 제2 영역(m2)과 세라믹 바디(110)와 접촉하는 제3 영역(m3)을 포함할 수 있다.
전자와 같이, 도금층(133)이 도전성 수지층(132)을 완전히 감싸되 금속층(131)의 일부를 노출시키는 경우 전류 경로를 짧게 하고 전기적 저항을 낮춰 ESR을 개선하는데 효과적이고, 후자와 같이, 도금층(133')이 도전성 수지층(132)과 금속층(131)까지 완전히 감싸는 경우 전자의 경우에 비해 ESR이 다소 감소되나 내습 문제를 해결하는데 보다 효과적일 수 있다.
도금층(133)은 Ni층과 Ni층을 덮도록 형성된 Sn층을 포함할 수 있다. 도금층(133)은 도금 용액에 디핑하여 형성하거나 전해도금 공정으로 형성될 수 있다.
도 4에 도시된 실시예의 경우, 외부전극(130)은 제1 영역(m1)에서 Cu층, Ag 에폭시층, Ni층, Sn층의 4층 구조가 되고, 제2 영역(m2)에서 Cu층, Ag 에폭시층, Ni층, Sn층의 3층 구조가 되고, 제3 영역(m3)에서 Cu층의 1층 구조가 된다.
도 5에 도시된 다른 실시예의 경우, 외부전극(130')은 제1 영역(m1)에서 Cu층, Ag 에폭시층, Ni층, Sn층의 4층 구조가 되고, 제2 영역(m2)에서 Cu층, Ag 에폭시층, Ni층, Sn층의 3층 구조가 되고, 제3 영역(m3)에서 Cu층, Ni층, Sn층의 3층 구조가 된다.
도 6은 본 발명의 실시예에 의한 세라믹 커패시터를 기판에 안착시키고 솔더링한 모습을 보인 사시도이고, 도 7은 도 6의 C-C 단면도이고, 도 8은 도 6의 D-D 단면도이고, 도 9는 도 6의 D-D 단면과 대응하는 다른 실시예의 단면도이다.
도 6에 도시된 바에 의하면, 세라믹 커패시터(100)는 도금층(133)이 세라믹 바디(110)의 양 단면에 형성되고, 도전성 수지층(132)을 완전히 덮도록 형성되므로, 기판(10)에 솔더링시 솔더(s)가 도금층(133)을 타고 올라가게 되어 솔더링되는 면적이 넓어지고 세라믹 커패시터(100)가 기판(10)의 회로패턴(11)에 안정적으로 접합됨과 더불어 기판(10)과 접속되는 솔더(s)의 면적을 세라믹 바디(110)의 전면과 후면까지 넓혀 접속 신뢰성을 향상시킨다.
또한, 도 7에 도시된 바와 같이, 외부전극(130)은 제3 영역(m3)에서 Cu층의 1층 구조가 솔더(s)와 직접 접합되므로 짧은 전류 경로를 형성할 수 있다. 또한, 세라믹 바디(110)의 모서리 부분에서 도금층(133)과 금속층(131)의 사이에 도전성 수지층(132)이 배치되므로, 솔더(s)와 세라믹 바디(110)의 열팽창 계수 차이를 도전성 수지층(132)이 흡수할 수 있고 세라믹 바디(110)의 균열 발생을 방지할 수 있다.
또한, 도 8에 도시된 바와 같이, 외부전극(130)은 세라믹 바디(110)의 양 단면 상하 전체에서 금속층(131)과 도금층(133)이 직접 접촉하는 구조가 되므로, 솔더(s), 도금층(133), 금속층(131)을 통해 내부전극(120)과 연결될 수 있고 전류 경로가 짧아지고 전기적 저항을 줄여 ESR을 개선하는데 기여할 수 있다.
또한, 도 9에 도시된 바와 같이, 다른 실시예의 경우, 외부전극(130')은 제3 영역(m3)에서 금속층(131)과 연결된 도금층(133')의 1층 구조가 솔더(s)와 직접 접합되므로 내습 방지와 내부식 방지는 물론 짧은 전류 경로를 형성하여 짧은 전류 경로를 형성할 수 있다.
상술한 실시예와 다른 실시예는 도전성 수지층(132)이 금속층(131) 상에 형성되어 세라믹 바디(110)와는 직접 접촉하지 않는다. 따라서 도전성 수지층(132)은 충격 흡수기능을 수행하되 전기적 저항을 최소화하는 방향으로 외부전극(130)에 포함될 수 있다. 또한, 도전성 수지층(132)은 세라믹 바디(110)의 네 모서리에서 상하 전체에 걸쳐 형성되고 각 모서리와 연결된 상면 및 하면 일부까지 연장 형성된다. 따라서 도전성 수지층(132)은 응력이 집중되는 모서리 부분의 응력 분산 및 충격 흡수 기능을 수행하여 크랙 방지 기능을 갖는다.
이하, 본 발명의 제1 실시예에 의한 세라믹 커패시터 제조방법을 설명하기로 한다.
도 10은 본 발명의 실시예에 의한 세라믹 커패시터 제조방법을 보인 과정도이고, 도 11은 본 발명의 실시예에 의한 세라믹 커패시터 제조방법에서 도전성 수지층을 형성하는 방법을 보인 구성도이다.
도 10 및 도 11에 도시된 바에 의하면, 본 발명의 실시예에 의한 세라믹 커패시터 제조방법은 서로 마주보는 전 후면, 서로 마주보는 상 하면 및 서로 마주보는 양 단면을 구비하고, 양 단면으로 내부전극의 일단이 노출되는 세라믹 바디를 형성하는 단계(S10)와, 내부전극(120)과 연결되도록 세라믹 바디(110)의 양 단면 전체에 금속층(131)을 형성하는 단계(S20)와, 세라믹 바디(110)의 양 단면의 양측 모서리에 도전성 수지층(132)을 형성하는 단계(S30)와 도금층(133)을 형성하는 단계(S40)를 포함한다.
세라믹 바디를 형성하는 단계(S10)는 혼합한 슬러리를 얇게 코팅한 세라믹 그린시트의 상면에 내부전극을 인쇄하여 형성할 수 있고, 적층체는 이러한 내부전극이 인쇄된 그린시트를 다층으로 적층하여 형성할 수 있다.
금속층을 형성하는 단계(S20)는 세라믹 바디의 양 단면 및 양 단면에서 상하면 일부와 전후면 일부까지 전도성 금속을 포함하는 페이스트를 도포하거나 전도성 금속을 포함하는 디핑 용액에 디핑한 다음 소성하여 형성할 수 있다.
도전성 수지층을 형성하는 단계(S30)는 금속층(131)이 형성된 세라믹 바디(110)의 각 모서리를 Ag 에폭시 수지용액(L)에 디핑하여, 세라믹 바디(110)의 각 모서리 및 각 모서리와 연결되는 상면과 하면 일부 영역까지 덮는 도전성 수지층(132)을 형성한다.
일 예로, 세라믹 바디(110)의 일측 모서리 전체를 지지지그(G)의 삽입구(p)를 통해 Ag 에폭시 수지용액(L)에 디핑하고, 꺼내 일측 모서리의 금속층(131) 상에 도전성 수지층(132)을 형성한 다음, 다시 반대쪽인 타측 모서리 전체를 지지지그(G)의 삽입구(p)를 통해 Ag 에폭시 수지용액(L)에 디핑하고 꺼내는 방식으로 세라믹 바디(110)의 타측 모서리에도 Ag 에폭시 수지로 된 도전성 수지층(132)을 형성한다.
도전성 수지층을 형성하는 단계(S30)에서, 디핑 공정 변수를 조절하여 도전성 수지층(132)의 도포 두께를 제어할 수 있다. 일 예로, 2회에 걸쳐 Ag 에폭시 수지용액(L)에 세라믹 바디(110)의 일측 모서리 전체를 디핑하되, 1차 디핑 시간과 2차 디핑 시간을 조절하여 도전성 수지층의 도포 두께를 원하는 두께로 조절하고 균일 도포되게 할 수 있다. 도전성 수지층(132)의 두께는 대략 10㎛~20㎛일 수 있으며, 모서리 부분에서 가장자리로 갈수록 그 두께가 점차적으로 얇아질 수 있다. 도전성 수지층(132)의 두께는 대략 10㎛ 이하이면 도포 두께가 균일하지 못하고 전극을 형성하는 Ag층의 치밀도가 감소되어 전기전도도가 저하되고 크랙 방지 효과를 기대하기 어려우며, 20㎛이하에서 높은 충격 흡수 기능과 우수한 신뢰성 확보가 가능하다.
도전성 수지층을 형성하는 단계(S30)에서, 디핑 후 300도 이하에서 경화시킬 수 있다. 도전성 수지층(132)은 외부전극에 연성을 부여하여 외부 스트레스에 대한 충격 흡수층(buffer layer) 형성을 통해 크랙 방지에 효과를 갖는다.
도금층을 형성하는 단계(S40)는 도전성 수지층을 형성하는 단계(S30) 후 수행한다. 도금층을 형성하는 단계(S40)는 세라믹 바디(110)의 양 단면에서 상하 전체에 걸쳐 금속층(131)과 직접 접촉하고, 도전성 수지층(132)을 완전히 덮는 도금층(133)을 형성한다.
또는, 도금층을 형성하는 단계(S40)는 세라믹 바디(110)의 양 단면에서 상하 전체에 걸쳐 금속층(131)과 직접 접촉하고, 도전성 수지층(132) 및 금속층(131)을 완전히 덮는 도금층(133’)을 형성한다. 도금층(133,133')은 Ni 도금층의 1층 구조 또는 Ni 도금층과 Sn 도금층의 2층 구조로 될 수 있다. 도금층(133,133')은 전해도금 공정으로 형성될 수 있다.
상술한 방법에 의해 제조된 본 발명의 실시예들은 응력을 가장 많이 받는 각 모서리 영역 상하 전체에 도전성 수지층(132)을 형성하여 충격 흡수 기능을 가지므로 기판에 실장시 열팽창 계수 차이로 모서리 부분에 응력을 많이 받더라도 크랙 발생이 방지된다.
또한, 도금층(133,133')은 세라믹 바디(110)의 양 단면에서 상하 전체에 걸쳐 금속층(131)과 직접 접촉하므로, 전류 경로를 짧게 하고 전기적 저항을 줄여 ESR을 개선할 수 있다.
상술한 실시예들의 세라믹 커패시터는 스마트폰, PC, TV, 전기자동차 등 다양한 품목에 적용되는 MLCC로 사용할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 육면체 형상으로 형성되며 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 마주보도록 배치되는 적어도 한 쌍의 내부전극을 포함하고, 상기 내부전극이 노출되는 양 단면, 기판에 실장되는 실장면이 되는 하면, 상기 하면과 대향하는 상면, 상기 상면과 하면을 연결하고 서로 대향하는 전면과 후면을 포함하는 세라믹 바디; 및
    상기 내부전극과 전기적으로 연결되도록 상기 세라믹 바디의 양 단면에 각각 배치되는 외부전극; 을 포함하고,
    상기 외부전극은
    상기 내부전극과 연결되도록 상기 세라믹 바디의 단면 전체에 형성되는 금속층;
    상기 세라믹 바디의 단면의 양측 모서리에 각각 형성되는 도전성 수지층;
    을 포함하는 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 금속층은
    상기 세라믹 바디의 단면에서 상하면과 전후면까지 연장 형성된 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 금속층은
    상기 세라믹 바디의 단면에서 양측 모서리 사이의 중앙부분이 상기 도전성 수지층에 의해 덮히지 않고 노출되는 세라믹 커패시터.
  4. 제2항에 있어서,
    상기 도전성 수지층은
    상기 금속층 상에 형성되는 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 도전성 수지층은
    상기 세라믹 바디의 단면의 양측 모서리 상하 전체를 감싸는 형상인 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 도전성 수지층은
    각 모서리와 연결되는 상면과 하면 일부 영역까지 감싸는 형상인 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 외부전극은 도금층을 더 포함하는 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 도금층은 상기 세라믹 바디의 단면에서 상하 전체에 걸쳐 상기 금속층과 직접 접촉하는 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 도금층은 상기 도전성 수지층을 완전히 덮는 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 도금층은 상기 세라믹 바디의 상하면과 전후면에서 상기 도전성 수지층과 접촉하는 제1 영역과 상기 금속층과 접촉하는 제2 영역을 포함하는 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 도금층은 상기 세라믹 바디의 상하면과 전후면에서 상기 도전성 수지층과 상기 금속층 상에 형성되며, 상기 금속층의 일부는 외부로 노출시키는 세라믹 커패시터.
  12. 제7항에 있어서,
    상기 도금층은 상기 세라믹 바디의 상하면과 전후면에서 상기 도전성 수지층과 접촉하는 제1 영역과 상기 금속층과 접촉하는 제2 영역과 상기 세라믹 바디와 접촉하는 제3 영역을 포함하는 세라믹 커패시터.
  13. 제7항에 있어서,
    상기 도금층은 Ni 도금층의 1층 구조 또는 Ni 도금층과 Sn 도금층의 2층 구조로 되는 세라믹 커패시터.
  14. 제1항에 있어서,
    상기 금속층은 Cu를 포함하고,
    상기 도전성 수지층은 Ag 에폭시 수지로 이루어지는 세라믹 커패시터.
  15. 서로 마주보는 전 후면, 서로 마주보는 상 하면 및 서로 마주보는 양 단면을 구비하고, 상기 양 단면으로 내부전극이 노출되는 세라믹 바디를 형성하는 단계;
    상기 내부전극과 연결되도록 상기 세라믹 바디의 양 단면 전체에 금속층을 형성하는 단계; 및
    상기 세라믹 바디의 양 단면의 양측 모서리에 도전성 수지층을 형성하는 단계;
    를 포함하는 세라믹 커패시터 제조방법.
  16. 제15항에 있어서,
    상기 금속층을 형성하는 단계는,
    상기 세라믹 바디의 양 단면 및 양 단면에서 상하면 일부와 전후면 일부까지 전도성 금속을 포함하는 페이스트를 도포하거나 전도성 금속을 포함하는 디핑 용액에 디핑한 다음 소성하여 형성하는 커패시터 제조방법.
  17. 제15항에 있어서,
    상기 도전성 수지층을 형성하는 단계는,
    상기 금속층이 형성된 상기 세라믹 바디의 각 모서리를 Ag 에폭시 수지용액에 디핑하여, 상기 세라믹 바디의 각 모서리 및 각 모서리와 연결되는 상면과 하면 일부 영역까지 덮는 도전성 수지층을 형성하는 세라믹 커패시터 제조방법.
  18. 제15항에 있어서,
    상기 도전성 수지층을 형성하는 단계 후,
    상기 세라믹 바디의 양 단면에서 상하 전체에 걸쳐 상기 금속층과 직접 접촉하고, 상기 도전성 수지층을 완전히 덮는 도금층을 형성하는 단계를 더 포함하는 세라믹 커패시터 제조방법.
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