JPWO2006048932A1 - 電子装置 - Google Patents

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JPWO2006048932A1
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electrodes
wiring board
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pair
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能登　大樹
大樹 能登
智明 下石
智明 下石
友祐 佐藤
友祐 佐藤
小西　聡
聡 小西
雅志 岡野
雅志 岡野
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Renesas Technology Corp
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Abstract

ＲＦパワーモジュールの全体回路内のチップ部品の組み込み箇所の中には、０４０２型のチップ部品を用いると高周波特性の効率に悪影響を及ぼす等、０４０２型のチップ部品を使用することが不適格な箇所があるので、ＲＦパワーモジュールの全体回路のチップ部品の組み込み箇所に応じて寸法の異なるチップ部品を使用するようにした。ＲＦパワーモジュール回路において、寸法の小さな０４０２型のチップ部品は、寸法の大きな１００５型および０６０３型のチップ部品に印加される電圧よりも小さな電圧が印加される箇所に電気的に接続した。

Description

本発明は、電子装置技術に関し、特に、ＲＦ（Radio Frequency）パワーモジュールに適用して有効な技術に関するものである。
本発明者が検討したＲＦパワーモジュールは、例えば携帯電話機等のような携帯型通信機器の信号増幅用の電子部品であり、信号増幅用のトランジスタを有する複数の半導体チップと、その他に受動素子を有する複数のチップ部品とをモジュール基板上に実装し、これらを互いに電気的に接続することで形成されている。チップ部品はその電極がモジュール基板の実装面上の絶縁層に形成された開口部から露出された一対の電極と半田等を介して接続された状態でモジュール基板に実装されている。
なお、チップ部品については、例えば特開平５−３２６６３２号公報に記載があり、チップ部品の一対の電極は、基板の実装面上に形成された絶縁層に開口された開口部から露出される一対の電極と接続されており、その基板の一対の電極の隣接間の絶縁層も除去され、基板面が露出されている構成が開示されている（特許文献１参照）。
特開平５−３２６６３２号公報
ところで、近年は、携帯型通信機器の小型・高機能化要求に伴い、携帯型通信機器用のＲＦパワーモジュールの小型・高機能化も急速に進められている。特にＧＳＭ（Global System for Mobile Communication）方式を使用するＲＦパワーモジュールでは、現状、例えば１０×８ｍｍサイズのものが、次世代では、例えば６×５ｍｍサイズが主流となる。また、ＣＤＭＡ（Code Division Multiple Access）方式を使用するＲＦパワーモジュールでも、例えば６×６ｍｍから５×５ｍｍに、さらには４×４ｍｍへとサイズの縮小が要求されてきている。このようなＲＦパワーモジュールの小型化の要求に伴い、これを構成する上記チップ部品として現在主流の１００５型や０６０３型のチップ部品からそれらよりもさらにサイズの小さい０４０２型のチップ部品を使用することによって、更なる高密度実装を実現させることが検討されている。
しかし、本発明者の検討によれば、ＲＦパワーモジュールの全体回路内のチップ部品の組み込み箇所の中には、０４０２型のチップ部品を用いると高周波特性の効率に悪影響を及ぼす等、０４０２型のチップ部品を使用することが不適格な箇所があり、０４０２型のチップ部品をただ単純に用いると問題が生じることを見出した。また、０４０２型のチップ部品の場合はチップ部品の電極間が狭いので、チップ部品の電極が接続されるモジュール基板上の一対の電極間も狭い。このため、モジュール基板上の絶縁層に形成される開口部は、隣接する一対の電極の各々を露出させるように形成されずに、隣接する一対の電極とその間のモジュール基板表面とが露出されるように繋がって形成されるような構成とされる。しかし、モジュール基板上の一対の電極間が露出されていると、半田フラッシュ（チップ部品の電極に付けた半田がＲＦパワーモジュールの実装時に溶け膨張し封止樹脂を割って出てくる現象）によりチップ部品の電極間を短絡させる問題が生じ易い。この半田フラッシュの問題は、モジュール基板の裏面の半田バンプが鉛フリー半田で形成されており、その半田バンプの融点がチップ部品の電極に付けた半田の融点よりも高い場合に特に生じ易い。また、モジュール基板側の一対の電極に所望の金属をめっき法等により被着する際に一対の電極間のモジュール基板の露出面に上記所望の金属が残り易くなる結果、その金属残りによりチップ部品の一対の電極間を短絡させる問題がある。
本発明の目的は、電子装置を小型にすることのできる技術を提供することにある。
また、本発明の目的は、電子装置を構成する電子部品の一対の電極間の短絡不良を抑制または防止することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、高周波電力増幅回路における電子部品の組み込み箇所に応じて寸法の異なる電子部品を使用するものである。
また、本発明は、高周波電力増幅回路における電子部品の一対の電極間における配線基板上に絶縁層が残るようにするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、高周波電力増幅回路の組み込み箇所に応じて寸法の異なる電子部品を使用することにより、電子装置の小型化を実現することができる。
また、高周波電力増幅回路における電子部品の一対の電極間における配線基板上に絶縁層が残るようにすることにより、半田フラッシュや一対の電極間に金属残りが生じるのを抑制または防止できるので、電子装置の電子部品の一対の電極間の短絡不良を抑制または防止することができる。
本発明の一実施の形態である電子装置を有する携帯電話システムの一例の説明図である。 図１の携帯電話システム中の電子装置の一例の回路ブロック図である。 図１の携帯電話システムでの電子装置の実装例の説明図である。 電子装置の配線基板の主面の一例の平面図である。 図４の配線基板の裏面の一例の平面図である。 図４のＸ１−Ｘ１線の断面図である。 電子装置の増幅回路部を構成する半導体増幅素子をＬＤＭＯＳＦＥＴにより形成した場合の半導体チップの一例の要部断面図である。 電子装置の増幅回路部を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタにより形成した場合の半導体チップの一例の要部断面図である。 図４の配線基板の被部品実装面であってチップ部品の実装領域の拡大平面図である。 図９にチップ部品を実装した状態を示す配線基板の拡大平面図である。 図１０のＸ２−Ｘ２線の断面図である。 コンデンサを有するチップ部品の図１０のＸ２−Ｘ２線の一例の断面図である。 抵抗を有するチップ部品の図１０のＸ２−Ｘ２線の一例の断面図である。 インダクタを有するチップ部品の図１０のＸ２−Ｘ２線の一例の部分破断断面図である。 電子装置の高周波電力増幅回路の一例の回路図である。 図１５の回路図中のチップ部品を素子レベルの図記号で示した一例の回路図である。 本発明の他の実施の形態である電子装置の配線基板の被部品実装面であってチップ部品の実装領域の拡大平面図である。 図１７の配線基板にチップ部品を実装した状態を示す拡大平面図である。 図１８のＸ３−Ｘ３線の断面図である。 図１９の一対の電極間の配線基板の要部拡大断面図である。 本発明の他の実施の形態である電子装置の配線基板の被部品実装面であってチップ部品の実装領域の拡大平面図である。 図２１の配線基板にチップ部品を実装した状態を示す拡大平面図である。 図２２のＸ４−Ｘ４線の断面図である。 図２３の一対の電極間の配線基板の要部拡大断面図である。 本発明のさらに他の実施の形態である電子装置の配線基板の被部品実装面であってチップ部品の実装領域の拡大平面図である。 図２５の配線基板にチップ部品を実装した状態を示す拡大平面図である。 図２６のＸ５−Ｘ５線の断面図である。 図２６のＸ６−Ｘ６線の断面図である。 本発明の他の実施の形態である電子装置の配線基板の被部品実装面であってチップ部品の実装領域の拡大平面図である。 図２９の配線基板にチップ部品を実装した状態を示す拡大平面図である。 図３０のＸ７−Ｘ７線の断面図である。 図３０のＸ８−Ｘ８線の断面図である。 本発明の一実施の形態である電子装置の製造工程のフロー図である。 本発明の一実施の形態である電子装置の製造工程中の多層セラミック基板の要部拡大断面図である。 本発明の一実施の形態である電子装置の製造工程で使用する印刷マスクの要部断面図である。 図３４の多層セラミック基板と図３５の印刷マスクとを重ね合わせた状態の要部断面図である。 印刷工程時の多層セラミック基板と印刷マスクとの要部断面図である。 多層セラミック基板の要部断面図である。 多層セラミック基板の主面の一対の電極間の絶縁層部分の一例の拡大断面図である。 多層セラミック基板の主面の一対の電極間の絶縁層部分の他の例の拡大断面図である。 チップ部品の実装工程後の多層セラミック基板の要部断面図である。 電子装置の実装工程時のマザーボードの要部断面図である。 電子装置の実装工程後のマザーボードの要部断面図である。
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
１．ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
２．ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。
３．ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話システムＤＰＳの一例を示している。このデジタル携帯電話システムＤＰＳは、マザーボードＭＢ上に搭載されたモジュール、回路および素子等によって構築されている。符号ＰＭは本実施の形態１の電子装置であるＲＦ（Radio Frequency）パワーモジュール（以下、単にパワーモジュールという）、符号ＡＮＴは信号電波の送受信用のアンテナ、符号ＦＥＭはフロントエンド・モジュール、符号ＢＢＣは音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号ＦＭＣは受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路ＢＢＣは、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュールＦＥＭは、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路ＳＷ１，ＳＷ２、コンデンサＣ１，Ｃ２および分波器ＷＤＣを有している。ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路ＳＷ１，ＳＷ２は送受信信号切り換え用のスイッチ回路、コンデンサＣ１，Ｃ２は受信信号から直流成分をカットする素子、分波器ＷＤＣは、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路ＳＷ１，ＳＷ２の切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路ＢＢＣから供給される。
次に、図２は、上記パワーモジュールＰＭの回路ブロック図の一例を示している。パワーモジュールＰＭは、例えばＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００およびＤＣＳ１９００の４つの周波数帯を使用可能（フォーバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能な構成とされている。
このパワーモジュールＰＭは、ＧＳＭ８５０およびＧＳＭ９００用の増幅回路部２Ａと、ＤＣＳ１８００およびＤＣＳ１９００用の増幅回路部２Ｂと、それら増幅回路部２Ａ，２Ｂの増幅動作の制御や補正等を行う周辺回路３とを有している。各増幅回路部２Ａ，２Ｂは、それぞれ直列に接続された３つの増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３と、４つのインピーダンス整合回路２ＡＭ１〜２ＡＭ４，２ＢＭ１〜２ＢＭ４とを有している。すなわち、パワーモジュールＰＭの入力端子Ｔａ１，Ｔｂ１は、入力段のインピーダンス整合回路２ＡＭ１，２ＢＭ１を介して１段目の増幅回路部２Ａ１，２Ｂ１の入力に電気的に接続され、１段目の増幅回路部２Ａ１，２Ｂ１の出力は段間用のインピーダンス整合回路２ＡＭ２，２ＢＭ２を介して２段目の増幅回路部２Ａ２，２Ｂ２の入力に電気的に接続され、２段目の増幅回路部２Ａ２，２Ｂ２の出力は段間用のインピーダンス整合回路２ＡＭ３，２ＢＭ３を介して最終段の増幅回路部２Ａ３，２Ｂ３の入力に電気的に接続され、最終段の増幅回路部２Ａ３，２Ｂ３の出力は出力段のインピーダンス整合回路２ＡＭ４，２ＢＭ４を介して出力端子Ｔａ２，Ｔｂ２と電気的に接続されている。
上記周辺回路３は、制御回路３Ａと、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３にバイアス電圧を印加するバイアス回路３Ｂ等を有している。制御回路３Ａは、上記増幅回路部２Ａ，２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路３Ａ１およびバイアス電圧生成回路３Ａ２を有している。電源制御回路３Ａ１は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の各々の出力用のパワーＭＯＳ・ＦＥＴのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路３Ａ２は、上記バイアス回路３Ｂを制御するための第１制御電圧を生成する回路である。本実施の形態１では、電源制御回路３Ａ１が、パワーモジュールＰＭの外部の上記ベースバンド回路ＢＢＣから供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路３Ａ２が電源制御回路３Ａ１で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ベースバンド回路ＢＢＣは、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、増幅回路部２Ａ，２Ｂの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
次に、図３は、上記図１のデジタル携帯電話機システムＤＰＳの上記パワーモジュールＰＭの実装例を示している。マザーボードＭＢは、例えば多層配線構造を有するプリント配線基板等からなり、その主面上には、パワーモジュールＰＭと複数のチップ部品５とが実装されている。パワーモジュールＰＭは、モジュール基板（配線基板）ＭＣＢの裏面（モジュール実装面）の複数の電極（外部接続用電極）の各々に接続されたバンプ電極（外部端子、突起電極）６を介してマザーボードＭＢの主面上に実装されている。すなわち、パワーモジュールＰＭは、モジュール実装面に複数の突起状のバンプ電極６をアレイ状に配置した、いわゆるＢＧＡ（Ball Grid Array）パッケージ構成とされている。また、チップ部品５は、接合材７を介してマザーボードＭＢの主面上に実装されている。バンプ電極６および接合材７の材料には、例えば錫−銀（Ａｇ）−銅（Ｃｕ）合金や錫−銀−ビスマス（Ｂｉ）−銅合金等のような錫−銀系の鉛フリー（無鉛）半田（融点：約２２１度）、錫−銅−ニッケル（Ｎｉ）合金等のような錫−銅系の鉛フリー半田（融点：約２２７度）、錫−亜鉛（Ｚｎ）合金等のような錫−亜鉛系の鉛フリー半田（融点：約１９８度）、錫−ビスマス−銀合金等のような錫−ビスマス系の鉛フリー半田（融点：約１４８度）または錫−アンチモン（Ｓｂ）合金の鉛フリー半田等が使用されている。パワーモジュールＰＭとチップ部品５とはマザーボードＭＢの配線を通じて互いに電気的に接続されて上記デジタル携帯電話機システムＤＰＳが形成されている。モジュール基板ＭＣＢの主面（被部品実装面）は、例えばシリコーンゴム（シリコーン樹脂）やエポキシ樹脂等からなる封止部材８により覆われ、これによりモジュール基板ＭＣＢの主面に実装された後述の半導体チップやチップ部品等のような電子部品が封止されている。
上記パワーモジュールＰＭのバンプ電極６の材料は、鉛フリー半田の他に、金（Ａｕ）を用いても良い。また、上記パワーモジュールＰＭのパッケージ構成は、ＢＧＡパッケージ構成の他に、モジュール実装面に複数の平らな電極パッドをアレイ状に配置した、いわゆるＬＧＡ（Land Grid Array）パッケージ構成としても良い。
次に、図４は上記パワーモジュールＰＭのモジュール基板ＭＣＢの主面（被部品実装面）の一例の平面図、図５は図４のモジュール基板ＭＣＢの裏面（モジュール実装面）の一例の平面図、図６は図４のＸ１−Ｘ１線の断面図の一例をそれぞれ示している。なお、図４および図６では、モジュール基板ＭＣＢの主面（被部品実装面）が見えるように図３で示した封止部材９を取り除いている。また、図４および図５のＸは第１方向、Ｙは第１方向Ｘに直交する第２方向を示している。
モジュール基板ＭＣＢは、絶縁層１１と配線１２とを交互に積層して一体化した多層配線構造を有している。この絶縁層１１は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率＝９〜９．７）等のようなセラミックにより形成されている。ただし、絶縁層１１の材料は、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。モジュール基板ＭＣＢの内層には、配線１２およびビア１２Ｖが形成されている。モジュール基板ＭＣＢの各層の配線１２はビア１２Ｖを通じて電気的に接続されている。この内層の配線１２およびビア１２Ｖは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。また、最上の絶縁層１１の被部品実装面（主面、第１面）および最下の絶縁層１１のモジュール実装面（裏面、第２面）には、配線１２および電極（ランド、端子、導体パターン）１２Ｅが形成されている。この配線１２および電極１２Ｅは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなり、その表面には、ニッケル（Ｎｉ）メッキおよび金（Ａｕ）メッキが下層から順に施されている。さらに最上の絶縁層１１の被部品実装面および最下の絶縁層１１のモジュール実装面には、例えばオーバーコートガラス（珪素）のような半田（鉛（Ｐｂ）−錫（Ｓｎ））にぬれない性質を持つ絶縁層１３が配線１２の表面を覆うように形成されている。絶縁層１３の一部は、開口されており、そこから電極１２Ｅが露出されている。モジュール基板ＭＣＢの裏面の電極１２Ｅのうち、モジュール基板ＭＣＢの裏面中央の幅広の電極１２Ｅ１は、基準電位（接地電位ＧＮＤで、例えば０Ｖ）用の電極である。また、モジュール基板ＭＣＢの裏面外周角部の電極１２Ｅ２は、ＲＦ信号用の電極である。また、モジュール基板ＭＣＢの裏面外周の電極１２Ｅ３は、バイアス電圧供給用の電極である。また、モジュール基板ＭＣＢの裏面外周の電極１２Ｅ４は、制御信号用の電極である。
モジュール基板ＭＣＢの被部品実装面には、例えば１つの半導体チップ（電子部品）１５が実装されている他、例えば大きさの異なる３種類のチップ部品（電子部品、受動部品）１６（１６ａ〜１６ｃ）が実装されている。
半導体チップ１５は、その主面（デバイス形成面）を上に向けた状態で、モジュール基板ＭＣＢの主面中央のキャビティと称する平面略矩形状の窪み１７内に収まり良く実装されている。半導体チップ１５には、上記ＧＳＭ８５０およびＧＳＭ９００用の３段の増幅回路部２Ａ１〜２Ａ３と、ＤＣＳ１８００およびＤＣＳ１９００用の３段の増幅回路部２Ｂ１〜２Ｂ３とが形成されている。この半導体チップ１５の主面の外周近傍には、その外周に沿って複数のボンディングパッド（外部端子：以下、単にパッドという）Ｐが形成されている。パッドＰは、半導体チップ１５に形成された回路の引き出し電極である。また、この半導体チップ１５の外周のモジュール基板ＭＣＢの被部品実装面には、複数の電極１２Ｅが、半導体チップ１５の外周を取り囲むように配置されている。各電極１２Ｅは、モジュール基板ＭＣＢの主面の上記配線１２と一体的に形成されている。この各電極１２Ｅと、半導体チップ１５のパッドＰとは、その各々に接した状態で接続されたボンディングワイヤ（以下、単にワイヤという）ＢＷを通じて互いに電気的に接続されている。ワイヤＢＷは、例えば金（Ａｕ）により形成されている。また、半導体チップ１５の裏面は、モジュール基板ＭＣＢの窪み１７の底面の電極１２Ｅに接続され、さらにビア１２Ｖを通じてモジュール基板ＭＣＢの裏面の電極１２Ｅ1と電気的に接続されている。
図７は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)により形成した場合の半導体チップ１５の要部断面図の一例を示している。
ｐ＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０３が形成されている。ｐ型ウエル２０３の表面には、酸化シリコンなどからなるゲート絶縁膜２０４を介してＬＤＭＯＳＦＥＴのゲート電極２０５が形成されている。ゲート電極２０５は、例えばｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２０６が形成されている。
エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２０７と、ｎ−型オフセットドレイン領域２０７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２０８と、ｎ型オフセットドレイン領域２０８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２０９とからなる。これらｎ−型オフセットドレイン領域２０７、ｎ型オフセットドレイン領域２０８およびｎ＋型ドレイン領域２０９のうち、ゲート電極２０５に最も近いｎ−型オフセットドレイン領域２０７は不純物濃度が最も低く、ゲート電極２０５から最も離間したｎ＋型ドレイン領域２０９は不純物濃度が最も高い。
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域２１０と、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域２１０よりも不純物濃度が高いｎ＋型ソース領域２１１とからなる。ｎ−型ソース領域２１０の下部には、ｐ型ハロー領域２１２が形成されている。
ｎ＋型ソース領域２１１の端部（ｎ−型ソース領域２１０と接する側と反対側の端部）には、ｎ＋型ソース領域２１１と接するｐ型打抜き層２１４が形成されている。ｐ型打抜き層２１４の表面近傍には、ｐ＋型半導体領域２１５が形成されている。ｐ型打抜き層２１４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電層であり、例えばエピタキシャル層２０２に形成した溝２１３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
ＬＤＭＯＳＦＥＴのｐ型打抜き層２１４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１１）およびドレイン（ｎ＋型ドレイン領域２０９）のそれぞれの上部には、窒化シリコン膜２２１と酸化シリコン膜２２２とに形成されたコンタクトホール２２３内のプラグ２２４が接続されている。ｐ型打抜き層２１４（ｐ＋型半導体領域２１５）およびソース（ｎ＋型ソース領域２１１）には、プラグ２２４を介してソース電極２２５が接続され、ドレイン（ｎ＋型ドレイン領域２０９）には、プラグ２２４を介してドレイン電極２２６が接続されている。
ドレイン電極２２６およびソース電極２２５のそれぞれには、ドレイン電極２２６およびソース電極２２５を覆う酸化シリコン膜２２７に形成されたスルーホール２２８を介して配線２２９が接続されている。配線２２９の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２３０が形成されている。また、半導体基板２０１の裏面にはソース裏面電極２３１が形成されている。
図８は、上記増幅回路部２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）により形成した場合の半導体チップ１５ａ〜１５ｃの要部断面図の一例を示している。
半絶縁性のＧａＡｓ基板（半導体基板）２５１上にｎ＋型ＧａＡｓ層よりなるサブコレクタ層２５２が形成され、サブコレクタ層２５２上にＨＢＴ２５３が形成されている。
各ＨＢＴ２５３は、サブコレクタ層２５２上に形成された金などからなるコレクタ電極２５４と、このコレクタ電極２５４とは所定間隔だけ離間して形成されたコレクタメサ２５５を有している。コレクタメサ２５５は、例えばｎ型ＧａＡｓ層より形成され、コレクタメサ２５５とコレクタ電極２５４はサブコレクタ層２５２を介して電気的に接続されている。
コレクタメサ２５５上には、例えばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、例えばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、例えばタングステンシリサイドから形成されている。このように、ベースメサ(ｐ型ＧａＡｓ層)２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。
コレクタ電極２５４には、絶縁膜２６１に形成されたコンタクトホール２６２を介してコレクタ配線２６３が接続されている。エミッタ電極２５９には、絶縁膜２６４，２６１に形成されたスルーホール２６５を介してエミッタ配線２６６が接続されている。エミッタ配線２６６よりも上層の構造については、ここでは図示およびその説明を省略する。
一方、図４に示した上記チップ部品１６ａ〜１６ｃは、その電極がモジュール基板ＭＣＢの被部品実装面の電極１２Ｅに接続された状態でモジュール基板ＭＣＢの被部品実装面上に実装されている。チップ部品１６には、例えばコンデンサＣＧ１〜ＣＧ６，ＣＡ１〜ＣＡ３、フェライトビーズＦＢ１、インダクタＬＧ１および抵抗Ｒ１，Ｒ３，Ｒ５等のような受動素子が形成されている。
チップ部品１６の中でサイズが最も小さいチップ部品（第１受動部品）１６ａ（図面を見易くするためチップ部品１６ａに梨地のハッチングを付す）は、０４０２型のチップ部品である。このチップ部品１６ａの採用によりパワーモジュールＰＭの小型化がなされている。ここでは、抵抗Ｒ１，Ｒ３，Ｒ５およびコンデンサＣＧ１等が形成されたチップ部品１６ａが例示されている。このチップ部品１６ａよりも大きなチップ部品（第２受動部品）１６ｂは、０６０３型のチップ部品である。ここでは、コンデンサＣＧ２〜ＣＧ６，ＣＡ１〜ＣＡ３およびフェライトビーズＦＢ１等が形成されたチップ部品１６ｂが例示されている。さらに、このチップ部品１６ｂよりも大きなチップ部品（第２受動部品）１６ｃは、１００５型のチップ部品である。ここでは、インダクタＬＧ１が形成されたチップ部品１６ｃが例示されている。
ここで、図９はモジュール基板ＭＣＢの被部品実装面であってチップ部品１６（１６ａ〜１６ｃ）の実装領域の拡大平面図、図１０は図９にチップ部品１６（１６ａ〜１６ｃ）を実装した状態を示す拡大平面図、図１１は図１０のＸ２−Ｘ２線の断面図をそれぞれ示している。なお、チップ部品１６ａ〜１６ｃは、各々の寸法や電気的規定値は異なるものの、チップ部品１６の構成やモジュール基板ＭＣＢのチップ部品１６の実装領域の構成は同じである。
モジュール基板ＭＣＢの被部品実装面上の絶縁層１３には開口部２０，２０が形成されており、その開口部２０，２０の各々から一対の電極１２Ｅ，１２Ｅの各々が露出されている。一対の電極１２Ｅ，１２Ｅの各々の外周部は、絶縁層１３の端部（すなわち、開口部２０の端部）から離れている。チップ部品１６（１６ａ〜１６ｃ）の一対の電極１６Ｅ，１６Ｅの各々は、モジュール基板ＭＣＢの開口部２０，２０の各々から露出された一対の電極１２Ｅの各々と接着材２１により接続されている。接着材２１は、例えば鉛（Ｐｂ）−錫（Ｓｎ）の半田からなる。このＰｂ−Ｓｎの融点は、ＰｂとＳｎとの割合によって異なるが、一例としてＰｂ−Ｓｎの割合が３７／６３（共晶半田）の場合、例えば約１８３度である。チップ部品１６ａ〜１６ｃの実装領域においてモジュール基板ＭＣＢの一対の電極１２Ｅの隣接間の絶縁層１１上には絶縁層１３が残されている。
チップ部品１６のうち、最も小さい０４０２型のチップ部品１６ａの長さ（チップ部品１６の長手方向の全長）Ｄ１は、例えば０．４±０．０２ｍｍ、電極長さ（チップ部品１６の長手方向の電極１６Ｅの長さ）Ｄ２は、例えば０．０７〜０．１２ｍｍ、電極間長さ（チップ部品１６の長手方向の隣接する電極１６Ｅ間の長さ）Ｄ３は、例えば０．１５ｍｍ以上、幅（チップ部品１６の短方向の長さ）Ｄ４は、例えば０．２±０．０２ｍｍ、高さＤ５は、チップコンデンサの場合で、例えば０．２±０．０２ｍｍ、チップ抵抗の場合で、例えば０．１２±０．０２ｍｍである。また、チップ部品１６ａの実装領域の一対の電極１２Ｅの各々の長さ（一対の電極１２Ｅが並ぶ方向の長さ）Ｄ６は、例えば０．１５ｍｍ、一対の電極１２Ｅの各々の幅（一対の電極１２Ｅが並ぶ方向に直交する方向の長さ）Ｄ７は、例えば０．２５ｍｍ、電極１２Ｅの外周から開口部２０の端部までの間隔Ｄ８は、例えば０．０３７５ｍｍ、一対の電極１２Ｅの隣接間隔Ｄ９は、例えば０．１７５ｍｍ以上であり、例えば０．２０５ｍｍ、一対の電極１２Ｅの隣接間に残された絶縁層１３の幅（一対の電極１２Ｅが並ぶ方向の長さ）Ｄ１０は、例えば０．１３ｍｍである。
中間の大きさの０６０３型のチップ部品１６ｂの長さＤ１は、例えば０．６±０．０３ｍｍ、電極長さＤ２は、例えば０．１〜０．２ｍｍ、電極間長さＤ３は、例えば０．２ｍｍ以上、幅Ｄ４は、例えば０．３±０．０３ｍｍ、高さＤ５は、チップコンデンサの場合で、例えば０．３±０．０３ｍｍ、チップ抵抗の場合で、例えば０．２５±０．０３ｍｍである。また、チップ部品１６ｂの実装領域の一対の電極１２Ｅの各々の長さＤ６は、例えば０．３ｍｍ、一対の電極１２Ｅの各々の幅Ｄ７は、例えば０．３５ｍｍ、電極１２Ｅの外周から開口部２０の端部までの間隔Ｄ８は、例えば０．０５ｍｍ、一対の電極１２Ｅの隣接間隔Ｄ９は、例えば０．３ｍｍ、一対の電極１２Ｅの隣接間に残された絶縁層１３の幅Ｄ１０は、例えば０．２ｍｍである。
最も大きい１００５型のチップ部品１６ｃの長さＤ１は、例えば１．０±０．０５ｍｍ、電極長さＤ２は、例えば０．１５〜０．３ｍｍ、電極間長さＤ３は、例えば０．４ｍｍ以上、幅Ｄ４は、例えば０．５±０．０５ｍｍ、高さＤ５は、チップコンデンサの場合で、例えば０．５±０．０５ｍｍ、チップ抵抗の場合で、例えば０．３５±０．０５ｍｍである。また、チップ部品１６ｃの実装領域の一対の電極１２Ｅの各々の長さＤ６は、例えば０．４ｍｍ、一対の電極１２Ｅの各々の幅Ｄ７は、例えば０．５５ｍｍ、電極１２Ｅの外周から開口部２０の端部までの間隔Ｄ８は、例えば０．６ｍｍ、一対の電極１２Ｅの隣接間隔Ｄ９は、例えば０．０５ｍｍ、一対の電極１２Ｅの隣接間に残された絶縁層１３の幅Ｄ１０は、例えば０．０５ｍｍである。
ところで、パワーモジュールＰＭの小型化を推進させるために０４０２型のチップ部品１６を用いたという主旨からすると、０４０２型のチップ部品１６ａの実装領域では、一対の電極１２Ｅ毎に開口部２０を形成せずに一対の電極１２Ｅの両方を包括するような大きな開口部２０を形成する方が開口部２０と電極１２Ｅとの位置合わせ余裕を小さくでき、一対の電極１２Ｅの隣接間隔を狭めることができるので好ましい。また、０４０２型のチップ部品１６ａの場合、一対の電極１６Ｅの隣接間が０６０３型や１００５型に比べて大幅に狭いので一対の電極１２Ｅ毎に開口部２０を形成するよりも、開口部２０の形成のし易さの観点からも一対の電極１２Ｅ間に絶縁層１３を残さずに一対の電極１２Ｅの両方を包括するような大きな開口部２０を形成する方が好ましい。しかし、チップ部品１６ａの実装領域の一対の電極１２Ｅの隣接間に絶縁層１３が残されておらずモジュール基板ＭＣＢの絶縁層１１が露出されていると、半田フラッシュ（チップ部品１６ａ〜１６ｃの電極１６Ｅに付けた半田（接着材２１）がパワーモジュールＰＭをマザーボードＭＢ上に実装する時に溶け膨張し封止樹脂を割って出てくる現象）によりチップ部品１６ａの各々の一対の電極１６Ｅ間を短絡させる問題が生じ易い。この半田フラッシュの問題は、モジュール基板ＭＣＢの裏面のバンプ電極６がチップ部品１６ａ〜１６ｃの電極１６Ｅに付けた接着材２１よりも融点の高い鉛フリー半田で形成されている場合に特に生じ易い。これは、マザーボードへの実装の際の半田リフロー温度を高温（約２６０度）にしなければならず、マザーボードへの実装の際に、パワーモジュールＰＭ内のチップ部品実装用の半田（Ｐｂ−Ｓｎ）が再溶融する為である。また、一対の電極１２Ｅの隣接間の絶縁層１１が露出されているとモジュール基板ＭＣＢの一対の電極１２Ｅに所望の金属をめっき法等により被着する際に一対の電極１２Ｅ間の絶縁層１１の露出面に上記所望の金属が残り易くなる結果、その金属残りによりチップ部品１６ａの一対の電極１６Ｅ間を短絡させる問題が生じ易い。特に０４０２型のチップ部品１６ａの場合、一対の電極１６Ｅ間の距離が短いので、上記した半田フラッシュや金属残りに起因する一対の電極１６Ｅ間の短絡不良の問題が生じ易い。
そこで、本実施の形態１においては、０４０２型のチップ部品１６ａの実装領域においてモジュール基板ＭＣＢの一対の電極１２Ｅの隣接間に敢えて絶縁層１３を残している。この場合、チップ部品１６ａの実装領域におけるモジュール基板ＭＣＢの一対の電極１２Ｅの隣接間に絶縁層１３を残すには、一対の電極１２Ｅの隣接間隔Ｄ９として、例えば０．１７５ｍｍ以上、その一対の電極１２Ｅの隣接間に残される絶縁層１３の幅（一対の電極１２Ｅが並ぶ方向の寸法）Ｄ１０として、例えば０．１ｍｍ以上は加工上必要である。この程度の寸法が残されていないと、絶縁層１３のパターンを印刷する際に、絶縁層１３の印刷状態がかすれてしまう等の問題が生じるからである。寸法Ｄ１０の上限は、チップ部品１６ａの長手方向（一対の電極１２Ｅが並ぶ方向）の長さを上限とすると、特に限定されないが、例えば０．４ｍｍ程度である。
このように本実施の形態１においては、０４０２型のチップ部品１６ａの実装領域においてモジュール基板ＭＣＢの一対の電極１２Ｅの隣接間に、半田にぬれない性質を持つ絶縁層１３が残されていることにより、その残された絶縁層１３が溶融した半田の流れを止めるように作用するので、半田フラッシュに起因するチップ部品１６ａの一対の電極１６Ｅ間の短絡不良を抑制または防止できる。また、一対の電極１２Ｅの表面に所望の金属のめっきを施す際には、一対の電極１２Ｅ間に絶縁層１３が残されているので、所望の金属は絶縁層１１には直接接触せず、絶縁層１３上に残される。この絶縁層１３上に残された所望の金属の残りは洗浄処理等によりきれいに除去できるので、本実施の形態１の場合は、上記のような金属残りに起因するチップ部品１６ａの一対の電極１６Ｅ間の短絡不良の問題を抑制または防止できる。
また、０４０２型のチップ部品１６ａの配置領域において、絶縁層１３は一対の電極１２Ｅの外周一部に重なっても良い。この場合の絶縁層１３が電極１２Ｅに重なっても良い寸法（オーバーラップ量）は、例えば０．２ｍｍ程度までが好ましい。そして、この場合の一対の電極１２Ｅ（この場合の電極１２Ｅは、絶縁層１３から露出される領域を言う）の上記長さＤ６は、例えば０．１ｍｍ程度とされる。
また、本実施の形態１においては、上記と同様の理由から０６０３型および１００５型のチップ部品１６ｂ，１６ｃのモジュール基板ＭＣＢの実装領域においても、一対の電極１２Ｅ間に絶縁層１３が残されている。これにより、チップ部品１６ｂ，１６ｃにおいても、上記チップ部品１６ａと同様の作用により、半田フラッシュに起因するチップ部品１６ｂ，１６ｃの一対の電極１６Ｅ間の短絡不良や上記金属残りに起因するチップ部品１６ｂ，１６ｃの一対の電極１６Ｅ間の短絡不良を抑制または防止できる。また、０６０３型および１００５型のチップ部品１６ｂ，１６ｃについても一対の電極１２Ｅの外周一部に絶縁層１３の一部が重なっても良い。
次に、図１２はコンデンサを有するチップ部品（チップコンデンサ）１６（１６ａ〜１６ｃ）の図１０のＸ２−Ｘ２線の断面図の一例を示している。コンデンサを有するチップ部品１６は、一対の電極１６Ｅと、これに電気的に接続され互いに対向するように配置された複数の内部電極１６ＩＥと、複数の内部電極１６ＩＥの対向面間に形成された誘電体１６Ｄとを有している。一対の電極１６Ｅは、例えば銀からなる下地電極の表面に、例えばニッケルからなるめっき層と、例えば錫からなるめっき層とを順に施した構成を有している。内部電極１６ＩＥは、例えばパラジウム（Ｐｄ）、銅またはニッケルからなる。また、誘電体１６Ｄは、例えば酸化チタン、ジルコン酸カルシウムまたはチタン酸バリウムからなる。コンデンサを有するチップ部品１６のうち、０４０２型のチップ部品１６ａの定格電圧は、例えば１６Ｖ程度、容量値範囲は、例えば２〜６ｐＦ、０６０３型のチップ部品１６ｂの定格電圧は、例えば２５Ｖ、容量値範囲は、例えば０．５〜１００ｐＦ、１００５型のチップ部品１６ｃの定格電圧は、例えば５０Ｖ、容量値範囲は、例えば０．５〜１０００ｐＦである。
次に、図１３は抵抗を有するチップ部品（チップ抵抗）１６（１６ａ〜１６ｃ）の図１０のＸ２−Ｘ２線の断面図の一例を示している。抵抗を有するチップ部品１６は、基板１６Ｂと、その長手方向両端に形成された一対の電極１６Ｅと、その一対の電極１６Ｅの各々に電気的に接続された内部電極１６ＩＥと、各々の内部電極１６ＩＥの間に電気的に接続された抵抗体１６Ｒと、抵抗体１６Ｒおよび内部電極１６ＩＥを保護する保護膜１６Ｐとを有している。基板１６Ｂは、例えばアルミナ等からなる。電極１６Ｅの構成は、上記図１２で説明したのとほぼ同じである。内部電極１６ＩＥは、特殊なメタルフィルムで形成されている。抵抗体１６Ｒは、酸化ルテニウム（ＲｕＯ）系材料からなる。保護膜１６Ｐは、例えば樹脂からなる。抵抗を有するチップ部品１６のうち、０４０２型のチップ部品１６ａの定格電力は、例えば０．０３Ｗ程度、０６０３型のチップ部品１６ｂの定格電力は、例えば０．０５Ｗ、１００５型のチップ部品１６ｃの定格電力は、例えば０．０６３Ｗである。
次に、図１４はインダクタを有するチップ部品１６（１６ａ〜１６ｃ）の図１０のＸ２−Ｘ２線の部分破断断面図の一例を示している。インダクタを有するチップ部品１６は、素体１６Ａと、その長手方向両端に形成された一対の電極１６Ｅと、その一対の電極１６Ｅの各々に電気的に接続され素体１６Ａの外周に巻き付かれたコイル用導体１６Ｌと、コイル用導体１６Ｌを被覆する外装樹脂１６Ｄとを有している。
ところで、パワーモジュールＰＭの小型化だけを考慮すれば、全て０４０２型のチップ部品１６ａを使用することが好ましい。しかし、本発明者の検討によれば、パワーモジュールＰＭの全体回路内のチップ部品１６の組み込み箇所の中には、０４０２型のチップ部品１６ａを用いると高周波特性の効率に悪影響を及ぼす等、０４０２型のチップ部品１６ａを使用することが不適格な箇所があり、全て０４０２型にすることはできないし、また、ただ単純に０４０２型のチップ部品１６ａを用いると問題が生じることを見出した。そこで、本実施の形態１では、パワーモジュールＰＭの回路のチップ部品１６の組み込み箇所に応じて型（寸法）の異なるチップ部品１６を使用するようにした。これにより、パワーモジュールＰＭの高周波特性の効率に悪影響を及ぼすことなく、パワーモジュールＰＭの小型化を実現することができる。この具体例を図１５および図１６に示す。
図１５は上記パワーモジュールＰＭの高周波電力増幅回路の回路図の一例を示し、図１６は図１５の回路図中のチップ部品１６を素子レベルの図記号で示した回路図の一例を示している。実線はＲＦ信号配線、破線は電源配線、二点鎖線は制御信号配線を示している。電源配線には、高電位側の電源配線と、低電位側の電源配線（基準電位または接地電位供給用の配線）と、その他にバイアス配線も含む。制御信号配線には、バンド／モード切換スイッチ信号配線等の種々の制御信号配線がある。
符号Ｔａ３〜Ｔａ７，Ｔｂ３〜Ｔｂ７はパワーモジュールＰＭの端子を示している。端子Ｔａ１〜Ｔａ７は、ＧＳＭ８５０およびＧＳＭ９００用の増幅系の端子を示し、端子Ｔｂ１〜Ｔｂ７は、ＤＣＳ１８００およびＤＣＳ１９００用の増幅系の端子を示している。また、符号Ｐａ１〜Ｐａ７，Ｐｂ１〜Ｐｂ７，Ｐｃ１〜Ｐｃ３は半導体チップ１５の上記パッドＰを示している。
図１５では図面を見易くするために０４０２型のチップ部品１６ａに梨地のハッチングを付した。また、図１６では図面を見易くするために０４０２型のチップ部品１６ａの素子記号を四角で取り囲むように示した。０４０２型のチップ部品１６ａは、主に印加される電圧（あるいは流れる電流）が０６０３型や１００５型のチップ部品１６ｂ，１６ｃに印加される電圧（あるいは流れる電流）よりも小さい箇所に使用されている。ここでは、コンデンサＣＧ１，Ｒ１，Ｒ３，Ｒ５等が０４０２型のチップ部品１６ａに形成されている場合が例示されている。また、フェライトビーズＦＢ１，ＦＢ２、コンデンサＣＡ１〜ＣＡ３，ＣＢ２，ＣＢ３、コンデンサＣＧ２〜ＣＧ５，ＣＰ２〜ＣＰ５、コンデンサＣＧ６等は０６０３型のチップ部品１６ｂに形成され、インダクタＬＧ１，ＬＰ１等は１００５型のチップ部品１６ｃに形成されている場合が例示されている。
コンデンサＣＧ１は、微弱なＲＦ信号の入力部と１段目の増幅回路部２Ａ１のトランジスタとのインピーダンス整合を行うＲＦ入力部の整合回路用のコンデンサであり、パワーモジュールＰＭの入力端子Ｔａ１と、初段の増幅回路部２Ａ１の入力に電気的に接続されるパッドＰａ１とを電気的に接続するＲＦ信号配線と、接地電位との間に電気的に接続されている。この整合が合わないと入力信号に反射が起こり効率を低下させる。このコンデンサＣＧ１に流れる電流は、例えば２０〜３０ｍＡで、印加される電圧は、例えば０Ｖ（ほとんど印加されない）である。
抵抗Ｒ１は、ＲＦ出力の変動量を決めるバイアス抵抗であり、パッドＰｃ１と接地電位との間に電気的に接続されている。この抵抗Ｒ１に流れる電流は、例えば０．３ｍＡで、印加される電圧は、例えば１．５５Ｖである。抵抗Ｒ３は、ＲＦ出力を出力し始めるポイントを決めるバイアス抵抗であり、パッドＰｃ２と接地電位との間に電気的に接続されている。この抵抗Ｒ３に流れる電流は、例えば０．２７ｍＡで、印加される電圧は、例えば１．３９Ｖである。抵抗Ｒ５は、コンデンサＣＧ６とともに検波回路を構成するチップ部品１６であり、コンデンサＣＧ６でピックアップしたＲＦ信号の反射波を相殺し、必要な進行波のみをピックアップする機能を有しており、パッドＰｃ３とコンデンサＣＧ６とを電気的に接続する配線と接地電位との間に電気的に接続されている。この抵抗Ｒ５に流れる電流は、例えば２０〜３０ｍＡで、印加される電圧は、例えば０Ｖ（ほとんど印加されない）である。また、コンデンサＣＧ６に流れる電流は、例えば１．１Ａで、印加される電圧は、例えば３．５Ｖである。
フェライトビーズＦＢ１，ＦＢ２、コンデンサＣＡ１は、１段目の電源回路であり、ＲＦフィルタとして発振防止の役割を持つ他、ＲＦ回路からのＲＦ信号の漏れによって電源（直流（ＤＣ））が誤動作しないようにする役割を持っている。このフェライトビーズＦＢ１，ＦＢ２、コンデンサＣＡ１に流れる電流は、例えば０．１１Ａで、印加される電圧は、例えば３．５Ｖである。
コンデンサＣＡ２，ＣＢ２は、２段目の電源回路であり、役割は初段の電源回路と同じである。コンデンサＣＡ２，ＣＢ２とモジュール基板ＭＣＢ上のライン（配線１２）とによってＲＦフィルタを形成している。このコンデンサＣＡ２に流れる電流は、例えば０．３Ａで、印加される電圧は、例えば３．５Ｖである。
コンデンサＣＡ３，ＣＢ３、インダクタＬＧ１，ＬＰ１は、３段目の電源回路であり、ＲＦフィルタとして発振防止の役割を持っている。このコンデンサＣＡ３，ＣＢ３、インダクタＬＧ１，ＬＰ１に流れる電流は、例えば１．１Ａで、印加される電圧は、例えば３．５Ｖである。
コンデンサＣＧ２〜ＣＧ５，ＣＰ２〜ＣＰ５は、出力部と３段目の増幅回路部２Ａ３，２Ｂ３のトランジスタとのインピーダンス整合を行うＲＦ出力部の整合回路用のコンデンサである。ＲＦ信号出力が大きく、インピーダンスの差が大きいため部品を多用している。このコンデンサＣＧ２〜ＣＧ５，ＣＰ２〜ＣＰ５に流れる電流は、例えば１．１Ａで、印加される電圧は、例えば３．５Ｖである。
（実施の形態２）
図１７は本実施の形態２のパワーモジュールＰＭのモジュール基板ＭＣＢの被部品実装面であってチップ部品１６（１６ａ）の実装領域の拡大平面図、図１８は図１７のモジュール基板ＭＣＢにチップ部品１６（１６ａ）を実装した状態を示す拡大平面図、図１９は図１８のＸ３−Ｘ３線の断面図、図２０は図１９の一対の電極１２Ｅ間のモジュール基板ＭＣＢの要部拡大断面図をそれぞれ示している。
前記実施の形態１では、一対の電極１２Ｅ間に絶縁層１３を残さなければならない分、一対の電極１２Ｅの間隔の縮小を阻害することになる。特に０４０２型よりもさらに小さなチップ部品１６を実装する場合は問題になる。そこで、本実施の形態２では、０４０２型のチップ部品１６ａまたはそれよりも小さいチップ部品１６の実装領域の一対の電極１２Ｅの間に絶縁層１３を残さず、絶縁層１３に一対の電極１２Ｅと一対の電極１２Ｅの隣接間とを含むような大きな開口部２０を形成した。この場合、一対の電極１２Ｅの間に絶縁層１３を残さなくて済むので、一対の電極１２Ｅの隣接間を狭くすることができる。したがって、０４０２型よりもさらに小さいチップ部品１６の実装も可能となる。しかし、前記したように一対の電極１２Ｅ間に絶縁層１３を残さないと半田フラッシュや金属残りに起因して一対の電極１２Ｅ間で短絡不良が発生する。そこで、本実施の形態２では、０４０２型のチップ部品１６ａまたはそれよりも小さいチップ部品１６の実装領域の開口部２０から露出する一対の電極１２Ｅの間の絶縁層１１に、平面で見ると一対の電極１２Ｅが並ぶ方向に対して直交する方向に延び、断面で見るとモジュール基板ＭＣの厚さ方向に窪む複数列の溝２５を形成した。これにより、溝２５を設けない場合に比べて一対の電極１２Ｅ間の距離を長くすることができるので、上記半田フラッシュや金属残りに起因する一対の電極１２Ｅ，１６Ｅ間の短絡不良を抑制または防止できる。
（実施の形態３）
図２１は本実施の形態３のパワーモジュールＰＭのモジュール基板ＭＣＢの被部品実装面であってチップ部品１６（１６ａ）の実装領域の拡大平面図、図２２は図２１のモジュール基板ＭＣＢにチップ部品１６（１６ａ）を実装した状態を示す拡大平面図、図２３は図２２のＸ４−Ｘ４線の断面図、図２４は図２３の一対の電極１２Ｅ間のモジュール基板ＭＣＢの要部拡大断面図をそれぞれ示している。
本実施の形態３では、０４０２型のチップ部品１６ａまたはそれよりも小さいチップ部品１６の実装領域の開口部２０から露出する一対の電極１２Ｅの間の絶縁層１１に形成された溝２５に、上記絶縁層１３が埋め込まれている。これにより、一対の電極１２Ｅ間に、半田にぬれない性質を持つ絶縁層１３が残されるので半田フラッシュに起因する一対の電極１２Ｅ，１６Ｅ間の短絡不良を抑制または防止できる。また、上記のように一対の電極１２Ｅの表面に所望の金属をめっき法等により被着する際に、一対の電極１２Ｅの間の溝２５に絶縁層１３が埋め込まれているので、上記金属めっきが溝２５の形成箇所の絶縁層１１に直接接しないようにできる。この結果、前記実施の形態１で説明したのと同様に、金属残りに起因する一対の電極１２Ｅ間の短絡不良を抑制または防止できる。
（実施の形態４）
図２５は本実施の形態４のパワーモジュールＰＭのモジュール基板ＭＣＢの被部品実装面であってチップ部品１６（１６ａ）の実装領域の拡大平面図、図２６は図２５のモジュール基板ＭＣＢにチップ部品１６（１６ａ）を実装した状態を示す拡大平面図、図２７は図２６のＸ５−Ｘ５線の断面図、図２８は図２６のＸ６−Ｘ６線の断面図をそれぞれ示している。なお、図２６では図面を見易くするためにチップ部品１６を透かして示している。
本実施の形態４では、０４０２型のチップ部品１６ａまたはそれよりも小さいチップ部品１６の実装領域の一対の電極１２Ｅの露出形状が、一対の電極１２Ｅの各々が露出される開口部２０ａ，２０ｂの開口形状により規定されている。モジュール基板ＭＣＢの一対の電極１２Ｅは、開口部２０ａ，２０ｂから露出される部分を通じてチップ部品１６の一対の電極１６Ｅと電気的に接続されるようになっている。一方の電極１２Ｅを露出させる開口部２０ａは、例えば平面凹状とされており、その開口部２０ａから露出される電極１２Ｅの露出形状も平面凹状とされている。他方の電極１２Ｅを露出させる開口部２０ｂは、例えば平面凸状とされており、その開口部２０ｂから露出される電極１２Ｅの露出形状も平面凸状とされている。一対の電極１２Ｅのいずれにおいても一部に絶縁層１３の一部が被さっている。
本実施の形態４によれば、一対の電極１２Ｅの隣接間隔Ｄ９が、前記実施の形態１と同じかそれよりも小さい場合であっても、一対の電極１２Ｅの隣接間に残される絶縁層１３の幅Ｄ２０を隣接間隔Ｄ９よりも大きくとることができる。すなわち、一対の電極１２Ｅの隣接間隔Ｄ９が前記実施の形態１と同じかそれよりも小さい場合であっても、一対の電極１２Ｅ間に絶縁層１３を容易に形成することができる。したがって、０４０２型またはそれよりも小さいチップ部品１６を実装する場合でも、前記実施の形態１で説明したのと同様の理由から、上記半田フラッシュや金属残りに起因するチップ部品１６の一対の電極１６Ｅ間の短絡不良を抑制または防止できる。
（実施の形態５）
図２９は本実施の形態５のパワーモジュールＰＭのモジュール基板ＭＣＢの被部品実装面であってチップ部品１６（１６ａ）の実装領域の拡大平面図、図３０は図２９のモジュール基板ＭＣＢにチップ部品１６（１６ａ）を実装した状態を示す拡大平面図、図３１は図３０のＸ７−Ｘ７線の断面図、図３２は図３０のＸ８−Ｘ８線の断面図をそれぞれ示している。なお、図３０では図面を見易くするためにチップ部品１６を透かして示している。
本実施の形態５では、０４０２型のチップ部品１６ａよりも小さいチップ部品１６の実装領域の一対の電極１２Ｅの隣接間隔Ｄ２１がそのチップ部品１６の長手方向長さＤ２２と等しくなっている。ただし、一対の電極１２Ｅ間には、絶縁層１３が前記実施の携帯１で説明した幅Ｄ１０を確保した状態で残されている。一対の電極１２Ｅの各々の対向辺の中央には、一対の電極１２Ｅの隣接中央に向かって延びる凸状部１２Ｅ１が形成されている。この凸状部１２Ｅ１は、チップ部品１６を実装した場合に、チップ部品１６の電極１６Ｅへの半田の被着を促進させるための機能を有している。これにより、０４０２型よりも小さいチップ部品１６と一対の電極１２Ｅとの電気的な接続性を損なうことなく、一対の電極１２Ｅ間に絶縁層１３を残すことができる。したがって、０４０２型よりも小さいチップ部品１６を実装する場合でも、前記実施の形態１で説明したのと同様の理由から、上記半田フラッシュや金属残りに起因するチップ部品１６の一対の電極１６Ｅ間の短絡不良を抑制または防止できる。
（実施の形態６）
本実施の形態６では、前記実施の形態１〜５の電子装置の製造工程および実装工程の一例を図３３のフロー図に沿って説明する。
最初に、図３３のステップ１に示すように、多層セラミック基板を準備する。この多層セラミック基板には、複数のモジュール基板ＭＣＢの形成領域が配置されている。この多層セラミック基板の表層の電極１２Ｅおよび絶縁層１３は、次のように形成する。
まず、図３４に示すように、多層セラミック基板ＭＣＢｍの主面（第１面）に上記電極１２Ｅを印刷法により形成する。図３４は製造工程中の多層セラミック基板ＭＣＢｍの要部拡大断面図である。続いて、図３５に示すように、上記絶縁層１３の形成用の印刷マスク３０を用意する。図３５は印刷マスク３０の要部断面図である。印刷マスク３０は、例えば金属薄板からなり、その所望の箇所には主裏面を貫通する開口部３０ａが形成されている。続いて、図３６に示すように、印刷マスク３０を多層セラミック基板ＭＣＢｍの主面に位置合わせした状態で重ねる。図３６は多層セラミック基板ＭＣＢｍと印刷マスク３０とを重ね合わせた状態の要部断面図である。
その後、図３７に示すように、印刷マスク３０上の絶縁材１３Ａをスキージ３１により引き伸ばし、開口部３０ａを通じて多層セラミック基板ＭＣＢｍの主面に印刷する。これにより、絶縁層１３を形成する。図３７は印刷工程時の多層セラミック基板ＭＣＢｍと印刷マスク３０との要部断面図である。続いて、図３８に示すように、印刷マスク３０を取り外す。図３８は多層セラミック基板ＭＣＢｍの要部断面図である。また、図３９および図４０は上記一対の電極１２Ｅ間の絶縁層１３部分の拡大断面図の一例を示している。図３９では、絶縁層１３の側面は多層セラミック基板ＭＣＢｍの主面に対してほぼ垂直になっている。これに対して、図４０に示すように、絶縁層１３の側面が多層セラミック基板ＭＣＢの主面に対して傾斜する場合もある。すなわち、絶縁層１３の側面にテーパが形成される場合もある。この場合の幅Ｄ１０は、相対的に広い下底側の幅であり、それが前記実施の形態１で説明したように、０．１ｍｍ以上とされている。
次いで、図３３のステップＳ２に示すように、多層セラミック基板ＭＣＢｍの主面に、例えばＰｂ−Ｓｎ（Ｐｂ／Ｓｎの割合が３７／６３（共晶半田））からなる半田ペースト材を上記と同様の印刷マスクを用いた方法で印刷する。続いて、半導体チップ１５およびチップ部品１６（１６ａ〜１６ｃ）を搭載した後、図３３のステップＳ４に示すように、加熱（リフロー）処理を施すことにより、図４１に示すように、上記チップ部品１６の一対の電極１６Ｅと多層セラミック基板ＭＣＢｍの主面の一対の電極１２Ｅとを上記半田ペースト（接着材２１）を介して接続する。図４１はチップ部品実装工程後の多層セラミック基板ＭＣＢｍの要部断面図である。この際の加熱温度（リフロー温度）は、上記半田ペーストが溶融する程度の温度とする。Ｐｂ／Ｓｎの割合が３７／６３（共晶半田）の場合は、例えば１８３度程度である。その後、図３３のステップＳ５に示すように、洗浄処理を施した後、ステップＳ６に示すように、半導体チップ１５のパッドＰと多層セラミック基板ＭＣＢｍの所望の電極１２ＥとをワイヤＢＷによって電気的に接続する。
次いで、図３３のステップＳ７に示すように、多層セラミック基板ＭＣＢｍの主面の複数のモジュール基板ＭＣＢの形成領域を一括して覆うように、例えばシリコーン樹脂または低弾性エポキシ樹脂等からなる封止部材８を上記と同様の印刷方式により形成する。続いて、図３３のステップＳ８に示すように、ベーク（加熱）処理を行って封止部材８を硬化させる。その後、図３３のステップＳ９に示すように、多層セラミック基板ＭＣＢｍを個々のモジュールＰＭ毎に切断し、複数のモジュールＰＭを切り出す（個片化工程）。その後、図３３のステップＳ１０，Ｓ１１に示すように、各モジュールＰＭに対して電気的特性テストを行ってモジュールＰＭが完成する。ステップＳ８とステップＳ９との間またはステップＳ１０とステップＳ１１との間に、モジュール基板ＭＣＢの裏面の複数の電極（外部接続用電極）の各々に、上記鉛フリー半田からなるバンプ電極６を接続する。多層セラミックス基板ＭＣＢｍの切断前のステップＳ８とステップＳ９との間にバンプ電極６を接続する場合は、多層セラミック基板ＭＣＢｍの複数のモジュール基板に一括してバンプ電極６を接続できるので、工程の簡略化および製造時間の短縮が可能である。バンプ電極６は鉛フリー半田バンプに代えて金（Ａｕ）バンプとしても良い。さらに、ここでは、バンプ電極６を接続する場合について説明したが、バンプ電極６を接続しないまま出荷しても良い（ＬＧＡパッケージ構成の製品）。
次いで、図３３のステップＳ２１に示すように、上記マザーボードＭＢを準備した後、ステップＳ２２に示すように、そのマザーボードＭＢの主面の電極に、上記鉛フリー半田ペーストを上記と同様の印刷マスクを用いた方法で印刷する。続いて、図３３のステップＳ２３に示すように、パワーモジュールＰＭをマザーボードＭＢの主面上に搭載する。すなわち、図４２に示すように、パワーモジュールＰＭのバンプ電極６と、マザーボードＭＢの主面の電極３５とを位置合わせする。図４２はパワーモジュール実装工程時のマザーボードＭＢの要部断面図である。マザーボードＭＢの電極３５上には、上記鉛フリー半田からなる半田ペースト（半田層、迎え半田層）３６が形成されている。この状態で、図３３のステップＳ２４に示すように、加熱（リフロー）処理を施すことにより、図４３に示すように、パワーモジュールＰＭの裏面電極とマザーボードＭＢの電極３５とをバンプ電極６を介して接続する。図４３はパワーモジュールＰＭの実装工程後のマザーボードＭＢの要部断面図である。この際の加熱温度（リフロー温度）は、上記鉛フリーからなる半田ペーストが溶融する程度の温度とする。上記のようにバンプ電極６が鉛フリー半田とされている場合、その融点がＰｂ−Ｓｎ半田の融点よりも高いので、このマザーボードＭＢへの実装の際の半田リフロー温度は、上記ステップＳ４での温度よりも高温（例えば約２６０度）にしなければならない。このため、マザーボードへの実装の際に、パワーモジュールＰＭ内のチップ部品実装用の半田（Ｐｂ−Ｓｎ）が再溶融し、一対の電極１６Ｅ間（または一対の電極１２Ｅ間）を短絡させる場合がある（半田フラッシュ）。これに対して、本実施の形態６では、上記のように、一対の電極１２Ｅの間に絶縁層１３が残されていることにより、これが溶融半田に対する障壁として作用するので、半田フラッシュに起因するチップ部品１６の一対の電極１６Ｅ間の短絡不良を抑制または防止できる。なお、図４３の段階のバンプ電極６には、バンプ電極６を形成していた鉛フリー半田または金と、上記半田ペースト３６とが混合されている。上記のようにパワーモジュールＰＭの裏面の電極（外部接続用電極）にバンプ電極６を接続しない製品（ＬＧＡパッケージ）の場合は、パワーモジュールＰＭの裏面の電極とマザーボードＭＢの電極３５とを半田ペースト３６により接続する。その後、図３３のステップＳ２５，Ｓ２６に示すように、電気的特性テストを行って２次実装が完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、ＧＳＭ８５０、ＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００の４つの周波数帯の電波を取り扱うことが可能なフォーバンド方式の携帯電話に適用した場合について説明したが、これに限定されるものではなく、例えばＧＳＭ９００およびＧＳＭ１８００の２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式またはＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００の３つの周波数帯の電波を取り扱うことが可能なトリプルバンド方式の携帯電話に適用することもできる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話用のパワーモジュールに適用した場合について説明したが、それに限定されるものではなく、例えば通信機能を有するＰＤＡ（Personal Digital Assistants）等のような移動体情報処理装置や通信機能を有するパーソナルコンピュータ等のような情報処理装置にも適用できる。
本発明の電子装置は、例えば携帯電話のような携帯型電子装置の他、通信機能を有するＰＤＡ等のような移動体情報処理装置や通信機能を有するパーソナルコンピュータ等のような情報処理装置に利用できる。

Claims (24)

  1. 高周波電力増幅回路を有する電子装置であって、
    第１主面およびその反対側の第２主面を有する第1配線基板と、
    前記第1配線基板の第１主面上に実装された、前記高周波電力増幅回路の増幅回路部を構成する能動素子を含む半導体チップと、
    前記第1配線基板の第１主面上に半田を介し実装された、前記高周波電力増幅回路を構成する０４０２型の第１受動部品と、
    前記第1配線基板の第１主面上に半田を介し実装された、前記高周波電力増幅回路を構成する、前記０４０２型よりも寸法の大きな第２受動部品と、
    前記第１配線基板の第２主面に形成された複数の外部接続用電極とを備え、
    前記０４０２型の第１受動部品は、前記高周波電力増幅回路において、前記第２受動部品に印加される電圧よりも小さい電圧が印加される箇所に電気的に接続されていることを特徴とする電子装置。
  2. 請求項１記載の電子装置において、前記第２受動部品は、１００５型、０６０３型またはその両方であることを特徴とする電子装置。
  3. 請求項１記載の電子装置において、前記０４０２型の第１受動部品は、前記高周波電力増幅回路の入力のインピーダンス整合回路用のコンデンサであることを特徴とする電子装置。
  4. 請求項１記載の電子装置において、前記０４０２型の第１受動部品は、前記高周波電力増幅回路の検波回路用の抵抗であることを特徴とする電子装置。
  5. 請求項１記載の電子装置において、前記０４０２型の第１受動部品は、前記高周波電力増幅回路の高周波電力を出力し始めるポイントを決める抵抗であることを特徴とする電子装置。
  6. 請求項１記載の電子装置において、前記０４０２型の第１受動部品は、前記高周波電力増幅回路の高周波出力の変動量を決める抵抗であることを特徴とする電子装置。
  7. 請求項１記載の電子装置において、前記第1配線基板の最表層に絶縁層が形成され、
    前記第１受動部品および前記第２受動部品はそれぞれ一対の電極を有し、
    前記第１受動部品および前記第２受動部品の各々の一対の電極は、前記第1配線基板の最表層に形成された絶縁層に開口された開口部から露出される一対の電極と接続されており、前記第1配線基板の前記開口部から露出される一対の電極の隣接間には前記絶縁層が残されていることを特徴とする電子装置。
  8. 請求項７記載の電子装置において、前記第1配線基板の最表層に形成された前記絶縁層はガラスからなることを特徴とする電子装置。
  9. 請求項７記載の電子装置において、前記第1配線基板の前記開口部から露出される一対の電極の隣接間に残されている前記絶縁層の幅は０．１ｍｍ以上であることを特徴とする電子装置。
  10. 請求項９記載の電子装置において、前記第1配線基板の前記開口部から露出される一対の電極の隣接間に残されている前記絶縁層の幅は０．４ｍｍ以下であることを特徴とする電子装置。
  11. 請求項７記載の電子装置において、前記複数の外部接続用電極には、鉛を含まない半田バンプが接続されていることを特徴とする電子装置。
  12. 請求項１１記載の電子装置において，前記電子装置は主面に配線パターンを有する第２配線基板に搭載され、
    前記電子装置の外部接続用電極と前記第２配線基板の配線パターンは、前記半田バンプを介して電気的に接続されることを特徴とする電子装置。
  13. 請求項１記載の電子装置において，前記電子装置は主面に配線パターンを有する第２配線基板に搭載され、
    前記電子装置の外部接続用電極と前記第２配線基板の配線パターンは、前記配線パターン上に形成された鉛を含まない半田層を介して電気的に接続されることを特徴とする前記電子装置。
  14. 請求項１１記載の電子装置において、前記鉛を含まない半田バンプは、錫−銅系合金、錫−銀系合金、錫−亜鉛系合金、錫−ビスマス系合金または錫−アンチモン合金からなることを特徴とする電子装置。
  15. 請求項１記載の電子装置において、前記高周波電力増幅回路は、複数の周波数帯の高周波信号に対応可能なマルチバンド方式を採用していることを特徴とする電子装置。
  16. 請求項１記載の電子装置において、前記高周波電力増幅回路は、８５０ＭＨｚ帯、９００ＭＨｚ帯、１８００ＭＨｚ帯または１９００ＭＨｚ帯で動作することを特徴とする電子装置。
  17. 高周波電力増幅回路を有する電子装置であって、
    （ａ）第１主面およびその反対側の第２主面を有する配線基板と、
    （ｂ）前記高周波電力増幅回路の増幅回路部を構成する電子部品であって、前記配線基板の第１主面上に実装された半導体チップと、
    （ｃ）前記高周波電力増幅回路を構成する電子部品であって、前記配線基板の第１主面上に実装された０４０２型の第１受動部品とを備え、
    前記第１受動部品一対の電極は、前記配線基板の最表層に形成された絶縁層に開口された開口部から露出される一対の電極と接続されており、前記配線基板の前記開口部から露出される一対の電極の隣接間には前記絶縁層が残されており、前記配線基板の前記開口部から露出される一対の電極の隣接間に残されている前記絶縁層の幅は０．１ｍｍ以上であることを特徴とする電子装置。
  18. 請求項１７記載の電子装置において、前記配線基板の第２主面の電極には、鉛を含まない半田バンプが接続されていることを特徴とする電子装置。
  19. 請求項１８記載の電子装置において、前記鉛を含まない半田バンプは、錫−銅系合金、錫−銀系合金、錫−亜鉛系合金、錫−ビスマス系合金または錫−アンチモン合金からなることを特徴とする電子装置。
  20. 請求項１７記載の電子装置において、前記高周波電力増幅回路は、８５０ＭＨｚ帯、９００ＭＨｚ帯、１８００ＭＨｚ帯または１９００ＭＨｚ帯で動作することを特徴とする電子装置。
  21. 高周波電力増幅回路を有する電子装置の製造方法であって、
    （ａ）第１主面およびその反対側の第２主面を有する第１配線基板を準備する工程と
    （ｂ）前記第１配線基板の第１主面上に前記高周波電力増幅回路の増幅回路部を構成する能動素子を含む半導体チップを実装する工程と
    （ｃ）前記第１配線基板の第１主面上に、前記高周波電力増幅回路を構成する０４０２型の第１受動部品を半田を用いて実装する工程と
    （ｄ）前記第１配線基板の第１主面上に、前記高周波電力増幅回路を構成する、前記０４０２型よりも寸法の大きな第２受動部品を半田を用いて実装する工程とを含み、
    前記第１配線基板の前記第２主面には複数の外部接続用電極が形成され、
    前記複数の外部接続用電極には鉛を含まない半田バンプが接続され、
    前記高周波電力増幅回路において、前記第２受動部品に印加される電圧よりも小さい電圧が印加される箇所に電気的に接続されていることを特徴とする電子装置の製造方法。
  22. 請求項２１記載の電子装置の製造方法であって、前記電子装置は主面に配線パターンを有する第２配線基板に搭載され、
    前記電子装置の外部接続用電極と前記第２配線基板の配線パターンは、前記半田バンプによって接続されることを特徴とする電子装置の製造方法。
  23. 請求項２２記載の電子装置の製造方法であって、前記電子装置を前記第２配線基板に搭載する際に、前記半田バンプが溶融する温度まで加熱する工程を含むことを特徴とする電子装置の製造方法。
  24. 請求項２１記載の電子装置の製造方法であって、
    前記第1配線基板の最表層にガラスからなる絶縁層が印刷法によって形成され、
    前記第１受動部品および前記第２受動部品はそれぞれ一対の電極を有し、
    前記第１受動部品および前記第２受動部品の一対の電極は、前記ガラスからなる絶縁層に開口された開口部から露出される一対の電極と接続されており、
    前記第1配線基板の前記開口部から露出される一対の電極間には前記絶縁層が残され、
    前記第1配線基板の前記開口部から露出される一対の電極間に残されている前記絶縁層の幅は０．１ｍｍ以上であることを特徴とする電子装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442424B2 (ja) * 2009-12-25 2014-03-12 新光電気工業株式会社 半導体装置
JP2014239207A (ja) * 2013-05-10 2014-12-18 株式会社村田製作所 コンデンサ素子の実装構造体およびコンデンサ素子の実装方法
JP5958479B2 (ja) 2014-01-31 2016-08-02 株式会社村田製作所 電子部品の実装構造体
JP7040062B2 (ja) 2018-01-31 2022-03-23 Tdk株式会社 電子部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312776A (ja) * 1997-10-30 1999-11-09 Hewlett Packard Co <Hp> 集積回路パッケージ
JP2001352268A (ja) * 2000-06-09 2001-12-21 Hitachi Metals Ltd 高周波スイッチモジュール
JP2003124426A (ja) * 2001-10-09 2003-04-25 Hitachi Ltd 高周波パワーアンプモジュール

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215765U (ja) * 1988-07-13 1990-01-31
JP2002208668A (ja) * 2001-01-10 2002-07-26 Hitachi Ltd 半導体装置およびその製造方法
JP2004055834A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 混成集積回路装置
JP2004128288A (ja) * 2002-10-04 2004-04-22 Renesas Technology Corp 半導体装置および電子装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312776A (ja) * 1997-10-30 1999-11-09 Hewlett Packard Co <Hp> 集積回路パッケージ
JP2001352268A (ja) * 2000-06-09 2001-12-21 Hitachi Metals Ltd 高周波スイッチモジュール
JP2003124426A (ja) * 2001-10-09 2003-04-25 Hitachi Ltd 高周波パワーアンプモジュール

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