JPH11312776A - 集積回路パッケージ - Google Patents

集積回路パッケージ

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JPH11312776A
JPH11312776A JP10310928A JP31092898A JPH11312776A JP H11312776 A JPH11312776 A JP H11312776A JP 10310928 A JP10310928 A JP 10310928A JP 31092898 A JP31092898 A JP 31092898A JP H11312776 A JPH11312776 A JP H11312776A
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JP
Japan
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integrated circuit
circuit package
loop
coupled
platform
Prior art date
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Application number
JP10310928A
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English (en)
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Tamio J Humphrey
タミオ・ジェイ・ハンフリイ
James C Hudson
ジェームス・シー・ハドソン
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HP Inc
Original Assignee
Hewlett Packard Co
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Abstract

(57)【要約】 【課題】ＥＭＩとその関連する雑音を、その雑音の発生
源近くで低減することのできる集積回路パッケージを提
供する。 【解決手段】本発明の一実施例によれば、ボール・グリ
ッド・アレイのような低インダクタンス集積回路パッケ
ージが提供される。パッケージに実装された集積回路に
よって引き起こされる電磁妨害（EMI）を低減するた
め、集積回路に供給される電源線とアース線との少なく
とも一方にフィルタ装置が結合される。一実施例におい
ては、複数のフィルタ・キャパシタがパッケージのキャ
ビティの中または近くで電源線とアース線との間に結合
される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ボール・グリッド・ア
レイに関し、より具体的には、内部の望ましくない雑音
の低減に関する。
【０００２】
【従来の技術】ボール・グリッド・アレイ（ＢＧＡ）な
どは、既知のタイプの集積回路パッケージである。通常
のボール・グリッド・アレイは、ダイ取付領域が上に設
けられたプラットフォームを含む。ダイ取付領域のある
部分は、一般にキャビティと呼ばれ、キャビティの周辺
部分は、ボーダーと呼ばれることがある。通常、ダイ取
付領域の縁に沿って複数の接触パッドが配置され、この
接触パッドは、プラットフォームの内部導体によって、
プラットフォームの後側（実装したときに下側）の導電
性のボールに接続される。このような導電性ボールは、
通常、グリッド・パターンに配列され、そのためボール
・グリッド・アレイと呼ばれる。これらの導電性ボール
は、ボール・グリッド・アレイ・パッケージとプリント
回路基板の間に低インダクタンスの電気接続を形成す
る。
【０００３】電磁妨害（ＥＭＩ）は、一般に雑音と呼ば
れ、ボール・グリッド・アレイでパッケージングされた
回路など、小型の高速回路に関連する問題である。ボー
ル・グリッド・アレイ環境においてＥＭＩを低減させる
ための従来技術の試みでは、ボール・グリッド・アレイ
を取り付けるプリント回路基板上にキャパシタが配置さ
れるか、または、プラットフォームの背面にキャパシタ
が形成されていた。キャパシタをプリント回路基板に実
装する構成の場合、この構成の欠点は、キャパシタがＥ
ＭＩ発生源（パッケージングした集積回路）から遠くに
あり、そのため、キャパシタが雑音を抑制するよりも前
に「望ましくない雑音」がかなり広く分散されることで
ある。キャパシタを背面に配置する構成の場合、このよ
うな構成の欠点は、製造が複雑でかつ高価になりやす
く、またその寸法に適応するようにボール・グリッド・
アレイの高さを高くしなければならない点である。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は、ＥＭＩとその関連する雑音を、その雑音の発生
源近くの基板上で低減することができるボール・グリッ
ド・アレイを提供することである。
【０００５】本発明のもう１つの目的は、キャビティ内
に雑音低減手段を有するボール・グリッド・アレイを提
供することである。
【０００６】また、本発明の目的は、ＥＭＩを抑制しか
つ安価に作成することができるボール・グリッド・アレ
イを提供することである。
【０００７】本発明の以上およびその関連する目的は、
本明細書に記載したようなボール・グリッド・アレイを
使用することにより達成される。
【０００８】
【課題を解決するための手段】１つの実施形態におい
て、本発明は、第１の側に複数の低インダクタンス実装
導体が形成されたプラットフォームと、前記プラットフ
ォームの第２の側に形成され、ダイ取付領域を含むキャ
ビティと、前記キャビティ内の前記ダイ取付領域の近く
に形成され、少なくとも一部が前記プラットフォームの
導体によって前記実装導体の一部に結合され、前記ダイ
取付領域に実装される集積回路のパッドを受ける複数の
電気接点と、前記電気接点の少なくとも１つに結合され
た電源線と、前記電気接点の少なくとも別のものに結合
されたアース線と、前記プラットフォームの前記第２の
側に設けられ、前記電源線とアース線の少なくとも１つ
に結合され、前記ダイ取付領域に実装された集積回路に
よって生成されるＥＭＩを低減する手段とを含む。好ま
しい実施形態において、ＥＭＩ低減手段は、電源線とア
ース線の間に結合され、フィルタリング・キャパシタを
含む。また、ＥＭＩ低減手段は、ダイ取付領域近くに表
面実装されることが好ましい。
【０００９】もう１つの実施形態において、本発明は、
複数の低インダクタンス実装導体が下側に形成されたプ
ラットフォームと、前記プラットフォームの上側に形成
され、ダイ取付領域を含むキャビティと、前記キャビテ
ィ内に実装された集積回路に電力を提供するために前記
キャビティ内に形成された電源線と、前記キャビティ内
に形成され、前記キャビティ内に実装された集積回路に
アースを提供するアース線と、前記電源線とアース線の
少なくとも１つに結合され、前記ダイ取付領域に実装さ
れた集積回路によって生成される雑音をフィルタリング
するフィルタリング装置とを含む。
【００１０】本発明の以上およびその関連する利点およ
び特徴の達成は、図面と共に本発明の以下のさらに詳細
な説明を検討することにより、当業者には容易に明らか
になるはずである。
【００１１】
【実施例】図１を参照すると、本発明によるボール・グ
リッド・アレイ１０の斜視図が示される。ボール・グリ
ッド・アレイ１０は、プラットフォーム１２、ボーダー
１４およびキャビティ２０を備える。キャビティ２０
は、１つまたは複数の集積回路（図示せず）またはその
関連デバイスを配置するダイ取付領域２２を含む。
【００１２】キャビティ２０は、また、集積回路のパッ
ドを取り付ける複数の導電性トレース２４（図２に詳細
に示す）を含む。キャビティ内の集積回路の導電性トレ
ースへの取り付けは、当技術分野では周知である。導電
性トレース２４は、ボール・グリッド・アレイ１０内部
の導体によって、表面実装の低インダクタンス導電性バ
ンプまたはボール１８に接続される。導電性ボールは、
プラットフォーム１２の下側にグリッド・パターンで配
置されることが好ましく、はんだや導電性エポキシ樹脂
またはそれと同様の導電性材料からなることが好まし
い。信号トレース２４と導電性ボール１７〜１９の間の
導体の配置と構成は、当技術分野では周知である。
【００１３】図１は、さらに、ボール１７を介して供給
される電源線２６と、ボール１９を介して供給されるア
ース線２８を示す。電源線２６およびアース線２８は、
キャビティ内の電源ループ４０とアース・ループ４２と
にそれぞれ接続される。後で詳細に説明するように、キ
ャビティ内の集積回路によって生成されるＥＭＩを低減
するために、電源ループとアース・ループの間に複数の
フィルタ・キャパシタ３０を結合することが好ましい。
好ましい実施形態では、電源線とアース線の間にフィル
タ・キャパシタを結合するが、他の実施態様では、異な
る電源線間または電源線と電気的共通線の間にフィルタ
・キャパシタを結合しても有利である。さらに、代替実
施形態において、フィルタ・キャパシタを、フィルタ・
キャパシタ３１で表わしたようにボーダー領域内に設け
ることもできる。このような構成は、雑音を低減できる
が、表面実装したキャパシタと埋め込まれた電源導体と
アース導体との接続のためのバイア（via）を形成する
必要がある。
【００１４】図２を参照し、本発明による図１のボール
・グリッド・アレイ１０のキャビティ２０内の導体の平
面図を示す。ダイ取付領域２２の近くに複数の接触パッ
ド３２が設けられる。領域２２に実装される集積回路の
パッドは、低インダクタンスのフリップ実装やその他の
周知の技術によって接触パッドに接続することができ
る。導電性トレース２４の一部は、接触パッド３２と、
ボール・グリッド・アレイ１０の内部導体に接続された
接触パッド３６（前述）との間に接続される。他の導電
性トレース２４は、電源ループとアース・ループと接触
パッド３２の間に接続される。接触パッド３２、導電性
トレース２４および接触パッド３６は数が多いため、こ
れらの構成要素を代表する一部にだけ、対応する参照番
号を付けてある。
【００１５】入力電源線２６に結合された電源ループ４
０が、ダイ取付領域２２の周囲に設けられる。入力アー
ス線２８に結合されたアース・ループ４２が、ダイ取付
け領域２２の周囲に設けられる。
【００１６】図２の実施形態において、電源ループ４０
とアース・ループ４２の間には、４つのフィルタ・キャ
パシタ３０が接続される。これらのキャパシタは、集積
回路のすぐ近くにおいてフィルタリングを実現し、それ
により、ＥＭＩをその発生源のきわめて近くで低減させ
る。発生源のきわめて近くでＥＭＩを低減させること
は、雑音を含む信号が他の部品に伝わるのを低減し、ま
た雑音の寄生効果を低減するため望ましい。さらに、図
２の構成では、フィルタ・キャパシタを、露出した電源
ループとアース・ループに直接表面実装することができ
る。表面実装は、標準的な表面実装アセンブリ・プロセ
スで達成され、フィルタ・キャパシタを実装する伝統的
な安価な方法であるため好ましい。
【００１７】製造する際、キャパシタは、導電性トレー
ス２４のワイヤ・ボンディングを形成するよりも前に実
装することが好ましい。キャパシタは、容量が約０．１
〜０．００１マイクロファラッドの範囲で、サイズ名称
０４０２であることが好ましい。
【００１８】図２では、ダイ取付け領域の角部にキャパ
シタ３０が示されているが、フィルタは任意の場所に配
置できることを理解されたい。用途によっては角部への
配置が都合がよいこともあるが、主な目的は、雑音を低
減させるために集積回路の近くでフィルタリングを行う
ことである。したがって、隣り合った導電性トレース間
に、図よりも少ないかまたは多い数のキャパシタを他の
配置で設けて、ＥＭＩとその関連する雑音のフィルタリ
ングを達成することができる。
【００１９】本発明をその特定の実施形態に関して説明
したが、さらに他の修正が可能であり、本出願が、本発
明の一般的な原理に従い、本発明が関係する当技術分野
において周知または慣例的な実施の範囲内にあり、以上
説明した本質的な機能に適用することができ、本発明の
範囲および併記特許請求の範囲の制限の範囲内にあるよ
うな本開示からの逸脱を含む、本発明の任意の変形、使
用法または適応をカバーするように意図されていること
を理解されよう。
【００２０】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
【００２１】[実施態様１]第１の側に複数の低インダク
タンス実装導体（１８）が形成されたプラットフォーム
（１２）と、前記プラットフォームの第２の側に形成さ
れ、ダイ取付領域（２２）を含むキャビティ（２０）
と、前記キャビティ内の前記ダイ取付領域の近くに形成
され、少なくとも一部が前記プラットフォームの導体に
よって前記実装導体の一部に結合され、前記ダイ取付領
域に実装される集積回路のパッドを受けるための複数の
電気接点（３２）と、前記電気接点の少なくとも１つに
結合された電源線（４０）と、前記電気接点の少なくと
も別のものに結合されたアース線（４２）と、前記プラ
ットフォームの前記第２の側に設けられ、前記電源線
（４０）とアース線（４２）の少なくとも１つに結合さ
れ、前記ダイ取付領域（２２）に実装された集積回路に
よって生成されたＥＭＩを低減する手段（３０）と、を
備えて成る低インダクタンス集積回路パッケージ。
【００２２】[実施態様２]前記ＥＭＩ低減手段（３０）
が、前記電源線（４０）とアース線（４２）の他方に結
合されたことを特徴とする実施態様１に記載の集積回路
パッケージ。
【００２３】[実施態様３]前記ＥＭＩ低減手段（３０）
が、前記電源線（４０）とアース線（４２）との間に結
合されたことを特徴とする実施態様１に記載の集積回路
パッケージ。
【００２４】[実施態様４]前記ＥＭＩ低減手段（３０）
が、前記キャビティ（２０）内に設けられたことを特徴
とする実施態様３に記載の集積回路パッケージ。
【００２５】[実施態様５]前記キャビティのまわりの前
記プラットフォーム（１２）上に形成されたボーダー領
域（１４）をさらに備えて成り、前記ＥＭＩ低減手段
（３０）が、前記ボーダー領域に設けられたことを特徴
とする実施態様１に記載の集積回路パッケージ。
【００２６】[実施態様６]前記低インダクタンス実装導
体が、導電性ボール（１８）であることを特徴とする実
施態様１に記載の集積回路パッケージ。
【００２７】[実施態様７]前記ＥＭＩ低減手段が、フィ
ルタ・キャパシタ（３０）を有することを特徴とする実
施態様１に記載の集積回路パッケージ。
【００２８】[実施態様８]前記電源線（４０）とアース
線（４２）とがそれぞれ、前記ダイ取付領域を囲む電源
線ループとアース線ループとを含むことを特徴とする実
施態様１に記載の集積回路パッケージ。
【００２９】[実施態様９]前記ＥＭＩ低減手段が、電源
ループとアース・ループとの間にそれぞれ結合された複
数のフィルタ・キャパシタを有することを特徴とする実
施態様８に記載の集積回路パッケージ。
【００３０】[実施態様１０]前記複数のフィルタ・キャ
パシタ（３０）が、前記電源ループ（４０）とアース・
ループ（４２）とに表面実装されていることを特徴とす
る実施態様９に記載の集積回路パッケージ。
【００３１】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、ＥＭＩとその関連する雑音を、その雑音の発
生源近くの基板上で低減することができる。また、この
低減は安価に行うことができる。
【図面の簡単な説明】
【図１】本発明によるボール・グリッド・アレイの斜視
図である。
【図２】本発明による図１のボール・グリッド・アレイ
のキャビティ内の導体の平面図である。
【符号の説明】
１０：ボール・グリッド・アレイ １２：プラットフォーム １４：ボーダー １７：導電性ボール １８：ボール １９：ボール ２０：キャビティ ２２：ダイ取付領域 ２４：導電性トレース ２６：電源線 ２８：アース線 ３０：キャパシタ ３１：キャパシタ ３２：接触パッド ３６：接触パッド ４０：電源ループ ４２：アース線

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１の側に複数の低インダクタンス実装導
    体が形成されたプラットフォームと、 前記プラットフォームの第２の側に形成され、ダイ取付
    領域を含むキャビティと、 前記キャビティ内の前記ダイ取付領域の近くに形成さ
    れ、少なくとも一部が前記プラットフォームの導体によ
    って前記実装導体の一部に結合され、前記ダイ取付領域
    に実装される集積回路のパッドを受けるための複数の電
    気接点と、 前記電気接点の少なくとも１つに結合された電源線と、 前記電気接点の少なくとも別のものに結合されたアース
    線と、 前記プラットフォームの前記第２の側に設けられ、前記
    電源線とアース線の少なくとも１つに結合され、前記ダ
    イ取付領域に実装された集積回路によって生成されたＥ
    ＭＩを低減する手段と、 を備えて成る低インダクタンス集積回路パッケージ。
  2. 【請求項２】前記ＥＭＩ低減手段が、前記電源線とアー
    ス線の他方に結合されたことを特徴とする請求項１に記
    載の集積回路パッケージ。
  3. 【請求項３】前記ＥＭＩ低減手段が、前記電源線とアー
    ス線との間に結合されたことを特徴とする請求項１に記
    載の集積回路パッケージ。
  4. 【請求項４】前記ＥＭＩ低減手段が、前記キャビティ内
    に設けられたことを特徴とする請求項３に記載の集積回
    路パッケージ。
  5. 【請求項５】前記キャビティのまわりの前記プラットフ
    ォーム上に形成されたボーダー領域をさらに備えて成
    り、前記ＥＭＩ低減手段が、前記ボーダー領域に設けら
    れたことを特徴とする請求項１に記載の集積回路パッケ
    ージ。
  6. 【請求項６】前記低インダクタンス実装導体が、導電性
    ボールであることを特徴とする請求項１に記載の集積回
    路パッケージ。
  7. 【請求項７】前記ＥＭＩ低減手段が、フィルタ・キャパ
    シタを有することを特徴とする請求項１に記載の集積回
    路パッケージ。
  8. 【請求項８】前記電源線とアース線とがそれぞれ、前記
    ダイ取付領域を囲む電源線ループとアース線ループとを
    含むことを特徴とする請求項１に記載の集積回路パッケ
    ージ。
  9. 【請求項９】前記ＥＭＩ低減手段が、電源ループとアー
    ス・ループとの間にそれぞれ結合された複数のフィルタ
    ・キャパシタを有することを特徴とする請求項８に記載
    の集積回路パッケージ。
  10. 【請求項１０】前記複数のフィルタ・キャパシタが、前
    記電源ループとアース・ループとに表面実装されている
    ことを特徴とする請求項９に記載の集積回路パッケー
    ジ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006048932A1 (ja) * 2004-11-04 2006-05-11 Renesas Technology Corp. 電子装置及び電子装置の製造方法
US7608922B2 (en) 2004-05-31 2009-10-27 Renesas Technology Corp. Semiconductor device including amplifier and frequency converter

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563299B1 (en) * 2000-08-30 2003-05-13 Micron Technology, Inc. Apparatus for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer
JP4892781B2 (ja) * 2001-01-18 2012-03-07 富士電機株式会社 半導体物理量センサ
DE10102354C1 (de) * 2001-01-19 2002-08-08 Infineon Technologies Ag Halbleiter-Bauelement mit ESD-Schutz
US6888240B2 (en) * 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US6674646B1 (en) * 2001-10-05 2004-01-06 Skyworks Solutions, Inc. Voltage regulation for semiconductor dies and related structure
US20030122216A1 (en) * 2001-12-28 2003-07-03 Rabadam Eleanor P. Memory device packaging including stacked passive devices and method for making the same
US6642811B2 (en) * 2002-01-30 2003-11-04 International Business Machines Corporation Built-in power supply filter for an integrated circuit
US6683370B1 (en) * 2003-04-15 2004-01-27 Motorola, Inc. Semiconductor component and method of manufacturing same
US6744131B1 (en) * 2003-04-22 2004-06-01 Xilinx, Inc. Flip chip integrated circuit packages accommodating exposed chip capacitors while providing structural rigidity
TWM244576U (en) * 2003-07-16 2004-09-21 Via Tech Inc Chip package structure
US7030469B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
JP2005347369A (ja) * 2004-06-01 2005-12-15 Renesas Technology Corp 半導体装置およびその製造方法
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
JP5404454B2 (ja) * 2010-01-29 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101971282B1 (ko) 2012-12-24 2019-04-22 에스케이하이닉스 주식회사 대역 저지 필터를 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지
CN103413821A (zh) * 2013-05-07 2013-11-27 天津大学 半导体器件
KR102377472B1 (ko) 2015-03-10 2022-03-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10014189B2 (en) * 2015-06-02 2018-07-03 Ngk Spark Plug Co., Ltd. Ceramic package with brazing material near seal member

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59143355A (ja) * 1983-02-04 1984-08-16 Nec Corp 半導体集積回路装置
US5103283A (en) * 1989-01-17 1992-04-07 Hite Larry R Packaged integrated circuit with in-cavity decoupling capacitors
US5272590A (en) * 1990-02-12 1993-12-21 Hernandez Jorge M Integrated circuit package having an internal cavity for incorporating decoupling capacitor
KR950014110B1 (ko) * 1992-10-16 1995-11-21 금성일렉트론주식회사 반도체 조립장치
US5311057A (en) * 1992-11-27 1994-05-10 Motorola Inc. Lead-on-chip semiconductor device and method for making the same
US5431332A (en) 1994-02-07 1995-07-11 Motorola, Inc. Method and apparatus for solder sphere placement using an air knife
US5468999A (en) 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5741729A (en) 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
US5600175A (en) * 1994-07-27 1997-02-04 Texas Instruments Incorporated Apparatus and method for flat circuit assembly
TW368745B (en) * 1994-08-15 1999-09-01 Citizen Watch Co Ltd Semiconductor device with IC chip highly secured
JP2725637B2 (ja) * 1995-05-31 1998-03-11 日本電気株式会社 電子回路装置およびその製造方法
US5818699A (en) * 1995-07-05 1998-10-06 Kabushiki Kaisha Toshiba Multi-chip module and production method thereof
JP3123638B2 (ja) 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
JPH09199666A (ja) * 1996-01-23 1997-07-31 Nec Eng Ltd 半導体集積回路装置
US5811880A (en) * 1996-03-28 1998-09-22 Intel Corporation Design for mounting discrete components inside an integrated circuit package for frequency governing of microprocessors
KR0179910B1 (ko) * 1996-04-22 1999-03-20 문정환 반도체 패키지
US5831810A (en) * 1996-08-21 1998-11-03 International Business Machines Corporation Electronic component package with decoupling capacitors completely within die receiving cavity of substrate
US5787575A (en) * 1996-09-09 1998-08-04 Intel Corporation Method for plating a bond finger of an intergrated circuit package
US5798567A (en) * 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608922B2 (en) 2004-05-31 2009-10-27 Renesas Technology Corp. Semiconductor device including amplifier and frequency converter
US7982301B2 (en) 2004-05-31 2011-07-19 Renesas Electronics Corporation Semiconductor device
US8115295B2 (en) 2004-05-31 2012-02-14 Renesas Electronics Corporation Semiconductor device
US8471379B2 (en) 2004-05-31 2013-06-25 Renesas Electronics Corporation Semiconductor device
WO2006048932A1 (ja) * 2004-11-04 2006-05-11 Renesas Technology Corp. 電子装置及び電子装置の製造方法
JPWO2006048932A1 (ja) * 2004-11-04 2008-05-22 株式会社ルネサステクノロジ 電子装置

Also Published As

Publication number Publication date
CN1216402A (zh) 1999-05-12
US6476486B1 (en) 2002-11-05
KR100600202B1 (ko) 2006-09-22
EP0913865A2 (en) 1999-05-06
KR19990037427A (ko) 1999-05-25

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