KR20010028365A - 기판을 이용한 박형 패키지 - Google Patents

Abstract

본 발명은 기판(Substrate)을 이용한 패키지에 관한 것으로, 더욱 구체적으로는 평판 형태의 기판 칩 실장부 위에 반도체 칩(Semiconductro chip)이 실장됨에 따라 패키지의 높이가 적어도 기판의 두께와 반도체 칩의 두께를 더한 값 이상으로 크게 형성되어야 하는 제약을 완화하기 위한 것이며, 이를 위하여 반도체 칩이 실장되는 기판의 칩 실장부(Chip mount area)가 기판의 상면에서 소정의 깊이로 패인 것을 특징으로 하는 기판을 이용한 박형 패키지의 구조를 개시하고, 또한 이에 적용되는 기판으로 두 개의 기판이 적층되어 형성된 적층 기판의 구조를 개시하며, 이러한 구조적 특징에 따라 본 발명에 따른 박형 패키지의 전체적인 두께가 종래의 패키지에 비하여 소정의 깊이만큼 줄어들 수 있으며, 결국 이를 통하여 패키지의 높이가 최소화된 박형 패키지를 제조할 수 있다.

Description

기판을 이용한 박형 패키지 { Thin package using substrate }

본 발명은 기판(Substrate)을 이용한 패키지에 관한 것이며, 더욱 구체적으로는 기판 위에 반도체 칩(Semiconductor chip)이 실장됨에 따라 패키지의 높이가 적어도 기판의 두께와 반도체 칩의 두께를 더한 값보다 크게 형성되어야 하는 제약을 완화하기 위한 것이다.

기존의 전통적인 플라스틱 패키지(Conventional plastic package)는 리드 프레임(Lead frame)을 이용하여 반도체 칩의 본딩패드를 마더 보드(Mother board) 등에 전기적으로 연결한 것을 구조적 특징으로 하며, 이와 같은 플라스틱 패키지의 구조에서는 반도체 칩의 크기가 소형화되는 비율에 맞추어 패키지의 크기 또한 소형화될 수 있었다.

특히, 소위 리드 온 칩 기술(Lead on chip technology)을 이용한 리드 온 칩 패키지의 구조는 반도체 칩이 직접 리드에 부착되는 점을 이용하여 기존의 다이패드(Diepad)를 생략함으로써 패키지의 크기를 소형화시킬 수 있었다.

이와는 달리, 기판을 이용한 패키지의 경우에 있어서는 반도체 칩의 크기가 소형화되더라도, 기판의 두께가 일정한 값으로 형성됨에 따라 패키지의 크기가 소형화되기 어려운 점이 있었다.

도 1은 종래의 기판을 이용한 패키지(100)를 도시한 단면도이며, 도 1을 참고로 하여 종래의 패키지 구조를 설명하면 다음과 같다.

종래의 패키지(100)는 칩 실장부(Chip mount area)와 칩 실장부를 중심으로 배선(32)들이 형성되어 있는 기판(30)이 있으며, 기판(30)의 칩 실장부 위에 반도체 칩(10)이 접착제(20)가 개재되어 실장되어 있다. 반도체 칩의 활성면에는 본딩패드(12)들이 형성되어 있으며, 본딩패드들은 본딩 와이어(40 ; Bonding wire)들을 통하여 기판의 배선(32)에 전기적으로 연결되어 있다.

마지막으로 반도체 칩(10)과 본딩 와이어(40)들이 형성된 부위를 에폭시 몰딩 컴파운드(EMC ; Epoxy Molding Compound)와 같은 성형수지(50)로 봉지하여 외부환경으로부터 보호한다.

또한, 기판의 배선들은 클립 리드(Clip lead ; 도시되지 않음)와 같은 수단을 이용하거나 또는 솔더 볼(Solder ball ; 도시되지 않음)과 같은 외부접속단자를 이용하여 마더 보드 등에 연결될 수 있다.

위와 같은 구조의 패키지 구조에서는 반도체 칩이 실장되는 기판이 일정한 두께로 형성되기 때문에, 반도체 칩의 크기가 소형화되더라도 전체적인 패키지의 크기가 소형화되기에는 제한이 있다.

즉, 전체적인 패키지의 크기 - 이를테면 높이 - 는 반도체 칩의 두께와 기판의 두께를 합한 값보다 크게 형성되어야 하며, 기판의 두께가 일정한 값으로 고정되어 공급되기 때문에 반도체 칩이 소형화되더라도 전체적인 패키지의 크기에 반영되는 비율이 작아지게 된다.

이때, 기판은 클립 리드를 부가하거나 또는 하면에 솔더 볼을 형성하기 위하여 비아 홀(Via hole)을 형성하는 등 최소한의 두께로 형성되어야 하기 때문에 기판의 두께를 줄이기에는 어려움이 있다.

본 발명의 목적은 기판을 이용한 패키지의 두께를 최소화할 수 있는 박형 패키지를 제공하기 위한 것이다.

도 1은 종래의 기판을 이용한 패키지를 도시한 단면도,

도 2는 본 발명의 일 실시예에 따른 기판을 이용한 박형 패키지를 도시한 단면도,

도 3은 본 발명의 다른 실시예에 따른 적층형 기판을 도시한 사시도이다.

＜도면의 주요 부분에 대한 설명＞

10, 110 : 반도체 칩 12, 112 : 본딩패드

20, 120 : 접착제 30, 130, 130' : 기판

32, 132, 132' : 전도성 배선 40 : 본딩 와이어

50, 150 : 성형수지 100, 200 : 패키지

134, 134' : 칩 실장부 136 : 제 1 기판

138 : 제 2 기판

이러한 목적을 달성하기 위하여 본 발명은 본딩패드들이 형성된 반도체 칩과; 반도체 칩이 실장되는 칩 실장부와 칩 실장부를 중심으로 본딩패드에 대응되어 전도성 배선들이 구비된 기판과; 본딩패드와 전도성 배선을 전기적으로 연결하는 본딩 와이어; 및 반도체 칩, 본딩 와이어 및 전도성 배선을 포함하는 기판의 상면 위로 봉지되는 성형수지;를 포함하는 패키지에 있어서, 칩 실장부는 기판의 상면에서 소정의 깊이로 오목하게 패인 것을 특징으로 하는 기판을 이용한 박형 패키지를 제공한다.

또한 본 발명에 따른 기판을 이용한 박형 패키지에 있어서, 칩 실장부가 패인 소정의 깊이는 반도체 칩의 두께인 것을 특징으로 한다.

이하 첨부도면을 참고로 하여 본 발명의 바람직한 실시예를 설명한다.

도 2는 본 발명의 일 실시예에 따른 박형 패키지(200)를 도시한 단면도이며, 도 2를 참고로 하여 본 발명에 따른 박형 패키지(200)의 구조를 설명하면 다음과 같다.

본 발명에 따른 박형 패키지(200)는 칩 실장부(134)와 칩 실장부를 중심으로 전도성 배선(132)들이 형성되고, 칩 실장부(134)가 상면에서 소정의 깊이로 오목하게 패인 것을 특징으로 하는 기판(130)을 포함하며, 기판(130)의 칩 실장부(134) 위에 반도체 칩(110)이 접착제(120)가 개재되어 실장되어 있다. 반도체 칩의 활성면에는 본딩패드(112)들이 형성되어 있으며, 본딩패드들은 본딩 와이어(140)들을 통하여 기판의 전도성 배선(32)들에 각각 전기적으로 연결되어 있다.

마지막으로 반도체 칩(110)과 본딩 와이어(140)들이 형성된 부위를 에폭시 몰딩 컴파운드(EMC)와 같은 성형수지(150)로 봉지하여 외부환경으로부터 보호한다.

또한, 본 발명의 일 실시예에서는 기판(130)의 상면 위에서 칩 실장부(134)를 중심으로 형성된 전도성 배선(132)들은 각각 기판의 측면을 따라 연장된 부분이 외부에 노출되어 있으며, 전도성 배선(132)들의 노출된 부위를 이용하여 외부의 마더 보드(Mother board) 등에 전기적으로 연결할 수 있다.

종래에는 전도성 배선들이 노출된 부위가 기판의 상면 위로 한정되어 있기 때문에 클립 리드(Clip lead) 또는 비아 홀을 통한 솔더 볼(Solder ball)과 같은 수단을 이용하였으나, 본 발명에 따른 전도성 배선들은 노출된 부위가 기판의 측면을 따라 형성되기 때문에 마더 보드(Mother board) 등에 소켓(Socket)을 형성한 후 패키지를 소켓에 끼움으로써 연결할 수도 있다.

이와 함께, 성형수지로 봉지하는 부분을 칩 실장부 주위로 한정하여 기판의 상면에서 전도성 배선들의 일부를 노출시킴으로써 종래와 마찬가지로 클립 리드 또는 비아 홀을 통한 솔더 볼과 같은 수단을 이용하여 마더 보드 등에 전기적으로 연결할 수 있다.

위와 같은 구조는 패키지의 크기 - 이를테면 높이(Height) - 가 반도체 칩의 두께와 기판의 두께를 더한 값보다 작게 형성될 수 있기 때문에, 패키지의 크기를 소형화시키는 데 큰 효과를 갖는다.

즉, 반도체 칩이 소형화되고, 반도체 칩이 소정의 깊이로 패인 형태의 기판의 칩 실장부 위로 실장되기 때문에 전체적인 패키지의 크기를 소형화하기에 유리하다.

또한, 칩 실장부가 패인 소정의 깊이를 거의 반도체 칩의 두께와 같게 함으로써 반도체 칩과 기판의 상면을 동일한 높이로 유지할 수 있으며, 이를 통하여 본딩패드와 전도성 배선을 잇는 본딩 와이어를 루프(Loop) 없이 형성할 수 있다.

본딩 와이어가 루프 없이 직접 선연결됨에 따라 종래의 구조에서 본딩 와이어의 루프를 보호하기 위하여 반도체 칩의 상면 위로부터 형성되는 성형수지의 높이를 줄일 수 있게 되어, 결국 종래의 패키지에 비하여 본 발명에 따른 박형 패키지의 크기를 소형화시킬 수 있다.

도 3은 본 발명의 다른 실시예에 따른 적층 기판(130')을 도시한 사시도이다. 도 3을 참고로 하여 본 발명에 따른 적층 기판의 구조를 설명하면 다음과 같다.

본 발명에 따른 적층 기판(130')은 반도체 칩이 실장되는 칩 실장부(134')가 중앙에 형성된 제1 기판(136)과, 제1 기판의 칩 실장부를 제외한 부분 위로 소정의 높이로 형성된 제2 기판(138)이 적층되어 형성된다. 이때, 제2 기판(138)의 소정의 높이는 칩 실장부(134') 위로 실장되는 반도체 칩의 두께인 것이 바람직하다.

또한, 제2 기판(138)의 상면과 측면 및 제1 기판(136)의 측면을 따라 전도성 배선들이 형성된 것을 특징으로 한다.

이와 같은 형태의 적층 기판은 도 2의 기판을 제공하기 위한 한가지 방법으로 사용될 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 박형 패키지는 기판의 상면에서 소정의 깊이로 칩 실장부가 패인 것을 특징으로 하며, 이를 통하여 전체적인 패키지의 두께를 칩 실장부가 패인 소정의 깊이만큼 줄일 수 있다.

본 발명에 따른 박형 패키지는 반도체 칩이 실장되는 칩 실장부가 기판의 상면에서 소정의 깊이로 패인 것을 구조적 특징으로 하며, 이러한 특징에 따라 패키지의 전체적인 두께가 최대한 소정의 깊이만큼 줄어들 수 있으며, 결국 이를 통하여 박형 패키지를 제조할 수 있다.

Claims (3)

1. 본딩패드들이 형성된 반도체 칩;

   상기 반도체 칩이 실장되는 칩 실장부와 상기 칩 실장부를 중심으로 상기 본딩패드에 대응되어 전도성 배선들이 구비된 기판;

   상기 본딩패드와 상기 전도성 배선을 전기적으로 연결하는 본딩 와이어; 및

   상기 반도체 칩, 본딩 와이어 및 전도성 배선을 포함하는 기판의 상면 위로 봉지되는 성형수지;

   를 포함하는 패키지에 있어서,

   상기 칩 실장부는 상기 기판의 상면에서 소정의 깊이로 오목하게 패인 것을 특징으로 하는 기판을 이용한 박형 패키지.
2. 제 1 항에 있어서, 상기 소정의 깊이는 상기 반도체 칩의 두께인 것을 특징으로 하는 기판을 이용한 박형 패키지.
3. 제 1 항에 있어서, 상기 기판은 상기 칩 실장부가 중앙에 형성된 제1 기판과 상기 제1 기판의 칩 실장부를 제외한 부분 위로 소정의 높이로 형성된 제2 기판이 적층되어 형성된 것을 특징으로 하는 기판을 이용한 박형 패키지.