CN103413821A - 半导体器件 - Google Patents

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杨清瑞
郑云卓
张�浩
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Abstract

本发明公开了一种半导体器件，该器件包括：封装基板，包括用于连接键合线的键合区；至少一个管芯，设置于封装基板上，其中，每个管芯包括晶圆衬底以及设置于晶圆衬底上的管脚，管脚用于连接键合线，其中，每个晶圆衬底的厚度为50um-400um。本发明通过对晶圆减薄，降低芯片管芯的厚度，能够减小键合线距离地平面的平均高度，从而提高键合线相互之间以及键合线与其它敏感元器件之间的电学隔离度，降低互感，解决电磁干扰问题，提高芯片性能。

Description

半导体器件
技术领域
本发明涉及半导体器件领域，具体地，涉及一种半导体器件。
背景技术
在半导体工业中，一个芯片通常包括管芯和承载管芯的封装载板以及其它部分组成。封装载板包括但不限于层叠封装基板、LTCC基板、框架载板等各种形式。芯片管芯和封装载板之间的电学连接主要依靠键合线实现。键合线具有生产性、可靠性、低成本等各方面的优势，在半导体工业中被广泛使用。键合线通常由金属材料构成，包括但不限于金、铜、铝等材料。根据具体应用对键合线所能承受的最大功率的要求，金属键合线的直径从15um到几百um不等。当键合线的直径较大时，它所能承受的最大功率也会随之上升。
当有交变电流通过键合线时，由安培定律可知，在键合线的周围会感应出磁场，键合线呈现出电感特性。根据键合线长度以及直径的不同，它的电感值从0.3nH到1.5nH不等。在射频频段，键合线向外辐射电磁场的效应更加显著，因此芯片封装中键合线之间以及键合线与其它敏感元器件之间存在着电磁干扰。
射频芯片或高速数字芯片日益朝高速化，小型化，集成化方向发展，芯片封装中各键合线之间距离贴近，甚至近距离平行的情况越来越多，与此同时键合线与其它射频元件之间的空间距离也越来越小。因此芯片中的电磁干扰问题越发凸显，成为影响芯片电学性能的重要因素。芯片的隔离度指的是射频信号泄漏到其他端口的功率与输入功率之比。随着芯片的小型化，集成化，以及对芯片的性能指标要求越来越苛刻，在电路设计过程中，为满足电路的性能要求，不得不考虑这些键合线之间以及键合线与其它敏感元器件之间的耦合及隔离问题。如何在小尺寸环境下增强它们之间的电学隔离度，降低互感，成为射频芯片或高速数字芯片设计中亟待解决的问题。
图1A是现有技术中的一种芯片封装结构简图，图1B是图1A所示的芯片封装结构的侧视图。如图1A和图1B所示，芯片由封装基板120，管芯110，为管芯110和封装基板120提供电学连接的金属键合线101、102以及将管芯固定在封装基板上的粘合层材料125组成。粘合层材料包括但不限于导电胶、非导电胶、导电贴膜、非导电贴膜等。封装基板120由金属层121、124，位于金属层之间的介电层122，以及穿过介电层连接不同金属层的通孔123组成。图中示出了有两层金属层和一层介电层组成的封装基板，而实际上，根据不同的应用可以增加或减少金属层和介电层的数量，也可以引入新的层(如阻焊层)。管芯110由晶圆衬底113(可以是硅、玻璃、III-IV化合物等材料构成)、管脚111和112、以及位于晶圆衬底表面或内部的电路(图中未示出)组成。在半导体工业中，为了使晶圆在加工过程中有足够的机械强度、避免发生碎片，晶圆衬底的厚度t1通常为400um～750um。键合线101连接管芯110中的管脚111以及封装基板上的键合区131，键合线102连接管芯110中的管脚112以及封装基板上的键合区132，从而实现管芯与封装基板的电学连接。
在射频频段，键合线会向外辐射电磁场，使得键合线之间以及键合线与其它敏感元器件之间存在着电磁干扰。所述的敏感元器件包括但不限于具有射频特性的电感，平衡不平衡转换器等。这些键合线之间、以及键合线与其它敏感元器件之间的电磁干扰形成了芯片内部的信号泄漏路径，使得功率通过泄漏路径耦合至其他端口，从而恶化了芯片封装结构中的电学隔离度性能。
针对相关技术中如何在小尺寸环境下增强键合线之间以及键合线与其它敏感元器件之间的电学隔离度、降低互感的问题，目前尚未提出有效的解决方案。
发明内容
针对相关技术中如何在小尺寸环境下增强键合线之间以及键合线与其它敏感元器件之间的电学隔离度，降低互感的问题，本发明提出一种半导体器件，能够在小尺寸环境下增强键合线之间以及键合线与其他敏感元器件之间的电学隔离度，降低互感。
本发明的技术方案是这样实现的：
根据本发明的一个方面，提供了一种半导体器件，该器件包括：
封装基板，包括用于连接键合线的键合区；
至少一个管芯，设置于封装基板上，其中，每个管芯包括晶圆衬底以及设置于晶圆衬底上的管脚，管脚用于连接键合线，其中，每个晶圆衬底的厚度为50um-400um。
其中，管芯的数量为多个，且多个管芯中的至少部分管芯并排设置于封装基板上，并且多个管芯的晶圆衬底厚度彼此相等或不等。
并且，管芯的数量为多个，且多个管芯中的至少部分管芯以层叠的方式设置于封装基板上，并且以层叠方式设置的多个管芯的晶圆衬底厚度相等或不等。
此外，以层叠方式设置的多个管芯彼此之间通过粘合层材料进行固定。
并且，管芯通过粘合层材料固定于封装基板。
其中，粘合层材料包括以下至少之一：导电胶、非导电胶、导电贴膜、非导电贴膜。
并且，半导体器件为射频芯片或数字芯片。
可选地，每个晶圆衬底的厚度为50um-300um。
可选地，每个晶圆衬底的厚度为50um-250um。
本发明通过对晶圆减薄，降低芯片管芯的厚度，能够减小键合线距离地平面的平均高度，从而提高键合线相互之间以及键合线与其它敏感元器件之间的电学隔离度，降低互感，解决电磁干扰问题，提高芯片性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A是根据现有技术中的射频和高速数字芯片封装结构的基本结构简图；
图1B是图1A所示封装结构的侧视图；
图2是根据本发明实施例的一种射频芯片或高速数字芯片封装结构的基本结构简图；
图3是图2所示封装结构中两键合线之间电学隔离度随晶圆衬底厚度变化情况的三维电磁仿真结果图；
图4A是根据本发明实施例的另一种射频芯片或高速数字芯片封装结构的基本结构简图；
图4B是图4A所示封装结构的侧视图；
图5是图4A和4B所示封装结构中两键合线之间电学隔离度随晶圆衬底厚度变化情况的三维电磁仿真结果图；
图6是根据本发明实施例的又一种射频芯片或高速数字芯片封装结构的基本结构简图；
图7是根据本发明实施例的又一种射频芯片或高速数字芯片封装结构的基本结构简图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
在实现本发明的过程中，发明人发现，在射频频段芯片中的电磁干扰主要由键合线之间或键合线与其它敏感元器件之间的相互电磁场干扰产生，而键合线相互之间以及键合线与其它敏感元器件之间的电磁干扰与键合线距离金属地平面的高度有着十分密切的关系。通过对晶圆减薄，降低芯片管芯的厚度，就能够减小键合线距离地平面的平均高度，从而提高键合线相互之间以及键合线与其它敏感元器件之间的电学隔离度。
根据本发明的实施例，提供了一种半导体器件，并且，该半导体器件可以为射频芯片或高速数字芯片，也可以是其他类型的半导体器件，本文主要以射频芯片或高速数字芯片为例进行描述，实际上，在其他芯片或器件上实现本发明的时候，其方式类似，本文不再一一列举。
根据本发明实施例的半导体器件包括：
封装基板，包括用于连接键合线的键合区；
至少一个管芯，设置于封装基板上，其中，每个管芯包括晶圆衬底以及设置于晶圆衬底上的管脚，管脚用于连接键合线，其中，每个晶圆衬底的厚度为50um-400um。
在一个实施例中，管芯的数量为多个，且多个管芯中的至少部分管芯并排设置于封装基板上，并且多个管芯的晶圆衬底厚度彼此相等(后面将参照图4A和图4B进行描述)。
在另一实施例中，管芯的数量为多个，且多个管芯中的至少部分管芯以层叠的方式设置于封装基板上，并且以层叠方式设置的多个管芯的晶圆衬底厚度相等或不等。并且，可选地，以层叠方式设置的多个管芯彼此之间通过粘合层材料进行固定(后面将参照图6进行描述)。
在本一个实施例中，管芯可以通过粘合层材料固定于封装基板，而在其他实施例中，管芯可以通过其他方式固定于封装基板。
可选地，上述粘合层材料包括但不限于以下材料：导电胶(例如，可以是导电银胶)、非导电胶、导电贴膜、非导电贴膜等。
可选地，每个晶圆衬底的厚度为50um-300um。更具体地，每个晶圆衬底的厚度为50um-250um。实际上，晶圆衬底的厚度可以为250um-400um之间的任何厚度。实际上，本发明的每个晶圆衬底的厚度并不局限于上述的数值，该厚度还可以是255um、260um、280um、310um、320um等，本文不再一一列举。
下面将结合附图和具体实例，详细描述本发明的技术方案。
图2是根据本发明一个实施例的半导体器件的基本结构简图。在图2所示的实施例中，半导体器件为射频芯片或高速数字芯片。如图2所示，芯片由封装基板220、管芯210、为管芯210和封装基板220提供电学连接的金属键合线201和202、以及将管芯210固定在封装基板220上的粘合层材料225组成。粘合层材料包括但不限于导电胶(例如，导电银胶)、非导电胶、导电贴膜、非导电贴膜等。封装基板220由金属层221、224，位于金属层之间的介电层222，以及穿过介电层连接不同金属层的过孔223组成。图中给出了有两层金属层和一层介电层组成的封装基板，实际上根据不同的应用可以增加或减少金属层和介电层的数量，也可以引入新的层(如阻焊层)。管芯210由晶圆衬底213(可以是硅、玻璃、III-IV化合物材料构成)、管脚211、212以及位于晶圆衬底表面或内部的电路(图中未示出)组成。键合线201连接管芯210中的管脚211以及封装基板上的键合区231，键合线202连接管芯210中的管脚212以及封装基板上的键合区232，从而实现管芯与封装基板的电学连接。在本实施例中为了减小键合线之间相互的电磁干扰，对晶圆衬底213的厚度t2进行了减薄处理，t2的取值范围满足50um＜t2＜400um，进一步地，可以满足50um＜t2＜250um。
图3示出了图2中键合线201与键合线202之间的电学隔离度随晶圆衬底厚度t2变化情况的三维电磁仿真结果。从图中可以看出，随着晶圆衬底厚度t2的变小，键合线201与键合线202之间的电学隔离度得到了增强(隔离度的绝对值越大表明电学隔离度越大)。当晶圆衬底的厚度为500um时，两个键合线的隔离度只有-43dB左右，当晶圆减薄到100um时两键合线的隔离度提高到了-57dB，隔离度改善了将近14dB。从理论推导可知，晶圆衬底的厚度t2每减小一半，两键合线之间的隔离度改善约6dB，即键合线之间隔离度变化量与晶圆衬底厚度的关系可表示为：
ΔIsolation＝-6log2(t′2/t2)
其中t2表示晶圆的初始厚度，t2’表示晶圆减薄后的厚度，ΔIsolation表示两键合线电学隔离度的改善量。
图4A是根据本发明另一实施例的半导体器件的基本结构简图。在图4A所示的实施例中，半导体器件为射频芯片或高速数字芯片。图4B是图4A所示结构的侧视图。如图4A和图4B所示，芯片由封装基板420，管芯410和为管芯410与封装基板420提供电学连接的金属键合线401以及将管芯固定在封装基板上的粘合层材料451，管芯440和为管芯440与封装基板420提供电学连接的金属键合线402，以及将管芯固定在封装基板上的粘合层材料452组成。粘合层材料451和452包括但不限于导电胶(例如，导电银胶)、非导电胶、导电贴膜、非导电贴膜等，并且粘合层材料451和452可以使用相同或不同的材料。封装基板420由金属层421、424，位于金属层之间的介电层423，以及穿过介电层连接不同金属层的过孔422组成。图中给出了有两层金属层和一层介电层组成的封装基板，实际上根据不同的应用可以增加或减少金属层和介电层的数量，也可以引入新的层(如阻焊层)。管芯410由晶圆衬底413(可以是硅、玻璃、III-IV化合物等材料构成)、管脚411、以及位于晶圆衬底413表面或内部的电路(图中未示出)组成，管芯440由晶圆衬底443(可以是硅、玻璃、III-IV化合物等材料构成)、管脚441以及位于晶圆衬底443表面或内部的电路(图中未示出)组成。键合线401连接管芯410中的管脚411以及封装基板上的键合区431，键合线402连接管芯440中的管脚441以及封装基板上的键合区432，从而实现管芯与封装基板的电学连接。在本实施例中为了减小键合线之间相互的电磁干扰，对晶圆衬底413、443的厚度t41、t42进行了减薄处理，t41、t42的取值范围分别满足50um＜t41＜400um、50um＜t42＜400um。在可选实施例中，50um＜t41＜250um、50um＜t42＜250um。
图5示出了图4B所示封装结构中键合线401与键合线402之间的电学隔离度随晶圆衬底413和443的厚度t41、t42变化情况的三维电磁仿真结果(这里令t41＝t42＝t)。从图中可以看出，随着晶圆衬底厚度t的变小，键合线401与键合线402之间的电学隔离度得到了增强(隔离度的绝对值越大表明电学隔离度越大)。当晶圆衬底的厚度为500um时，两个键合线的隔离度只有-40.75dB左右，当晶圆减薄到100um时两键合线的隔离度提高到了-55dB，隔离度改善了将近13.25dB。从理论推导可知，晶圆衬底的厚度t每减小一半，两键合线之间的隔离度改善约6dB，即键合线之间隔离度变化量与晶圆衬底厚度的关系可表示为：
ΔIsolation＝-6log2(t′/t)
其中t表示晶圆的初始厚度，t’表示晶圆减薄后的厚度，ΔIsolation表示两键合线电学隔离度的改善量。
图6是根据本发明再一实施例的半导体器件的基本结构简图。在图6所示的实施例中，半导体器件为射频芯片或高速数字芯片。如图6所示，射频芯片由封装基板620，管芯610和为管芯610与封装基板620提供电学连接的金属键合线601、604，将管芯固定在封装基板上的粘合层材料625，管芯640，为管芯640与管芯610提供电学连接的金属键合线602，为管芯640与封装基板620提供电学连接的金属键合线603，以及将管芯640固定在管芯610上的粘合层材料626组成。粘合层材料625、626包括但不限于导电胶(例如，导电银胶)、非导电胶、导电贴膜、非导电贴膜等。封装基板620由金属层621、624，位于金属层之间的介电层622，以及穿过介电层连接不同金属层的过孔623组成。图中给出了有两层金属层和一层介电层组成的封装基板，实际上根据不同的应用可以增加或减少金属层和介电层的数量，也可以引入新的层(如阻焊层)。管芯610、640由晶圆衬底613、643(可以是硅、玻璃、III-IV化合物材料构成)、管脚611、612、614、641、642以及位于晶圆衬底表面或内部的电路(图中未示出)组成。键合线601连接管芯610中的管脚611以及封装基板上的键合区631，键合线604连接管芯610中的管脚614以及封装基板上的键合区632，键合线602连接管芯610中的管脚612以及管芯640中的管脚641，键合线603连接管芯640中的管脚642以及封装基板上的键合区627，从而实现管芯与封装基板、管芯与管芯之间的电学连接。在本实施例中为了减小键合线之间相互的电磁干扰，对晶圆衬底613的厚度t61、晶圆衬底643的厚度t62进行了减薄处理，t61、t62的取值范围分别满足50um＜t61＜400um、50um＜t62＜400um。可选地，可以分别满足50um＜t61＜250um、50um＜t62＜250um
图7是根据本发明另一实施例的半导体器件的基本结构简图。在图7所示的实施例中，半导体器件为射频芯片或高速数字芯片。如图7所示，射频芯片由封装基板720，管芯710，为管芯710和封装基板720提供电学连接的金属键合线701、702、703、704以及将管芯固定在封装基板上的粘合层材料(未示出)组成。粘合层材料包括但不限于导电胶(例如，导电银胶)、非导电胶、导电贴膜、非导电贴膜等等。封装基板720由金属层721和724、位于金属层之间的介电层722、以及穿过介电层连接不同金属层的过孔723组成。图中给出了有两层金属层和一层介电层组成的封装基板，实际上根据不同的应用可以增加或减少金属层和介电层的数量，也可以引入新的层(如阻焊层)。管芯710由晶圆衬底713(可以是硅、玻璃、III-IV化合物材料构成)，管脚711、712、713、714以及位于晶圆衬底表面或内部的电路(图中未示出)组成。键合线701连接管芯710中的管脚711以及封装基板上的键合区731，键合线704连接管芯710中的管脚714以及封装基板上的键合区732，键合线702连接管芯710中的管脚712以及封装基板上集成的平面螺旋电感741，键合线703连接管芯710中的管脚713以及封装基板上集成的平面螺旋电感742，从而实现管芯与封装基板的电学连接。在封装基板720上集成了平面螺旋电感741、742。在本实施例中为了减小键合线之间以及键合线与平面螺旋电感之间的电磁干扰，对晶圆衬底713的厚度t71(未示出)进行了减薄处理，t71的取值范围满足50um＜t71＜400um。可选地，t71的取值范围满足50um＜t71＜250um。
综上所述，借助于本发明的上述技术方案，通过对晶圆减薄，降低芯片管芯的厚度，能够减小键合线距离地平面的平均高度，从而提高键合线相互之间以及键合线与其它敏感元器件之间的电学隔离度，降低互感，解决电磁干扰问题，提高芯片性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种半导体器件，其特征在于，包括：
封装基板，包括用于连接键合线的键合区；
至少一个管芯，设置于所述封装基板上，其中，每个管芯包括晶圆衬底以及设置于所述晶圆衬底上的管脚，所述管脚用于连接键合线，其中，每个晶圆衬底的厚度为50um-400um。
2.根据权利要求1所述的半导体器件，其特征在于，所述管芯的数量为多个，且多个管芯中的至少部分管芯并排设置于所述封装基板上，并且多个管芯的晶圆衬底厚度彼此相等或不等。
3.根据权利要求1所述的半导体器件，其特征在于，所述管芯的数量为多个，且多个管芯中的至少部分管芯以层叠的方式设置于所述封装基板上，并且以层叠方式设置的多个管芯的晶圆衬底厚度相等或不等。
4.根据权利要求3所述的半导体器件，其特征在于，以层叠方式设置的多个管芯彼此之间通过粘合层材料进行固定。
5.根据权利要求1所述的半导体器件，其特征在于，管芯通过粘合层材料固定于所述封装基板。
6.根据权利要求4或5所述的半导体器件，其特征在于，所述粘合层材料包括但不限于以下材料：导电胶、非导电胶、导电贴膜、非导电贴膜。
7.根据权利要求1-5中任一项所述的半导体器件，其特征在于，所述半导体器件为射频芯片或数字芯片。
8.根据权利要求1-5中任一项所述的半导体器件，其特征在于，每个晶圆衬底的厚度为50um-300um。
9.根据权利要求1-5中任一项所述的半导体器件，其特征在于，每个晶圆衬底的厚度为50um-250um。
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