CN102881665A - 用于晶片级封装的系统和方法 - Google Patents
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Abstract
用于晶片级封装的系统和方法。在一个实施例中，半导体器件包括半导体基底。所述半导体基底具有贯穿它布置的第一腔，并且导电材料至少覆盖所述第一腔的底部部分。集成电路被布置在所述导电材料的顶表面上。所述器件进一步包括布置在所述基底的所述顶表面上的帽，使得布置在所述帽的表面上的腔位于所述基底中的所述第一腔上面。
Description
技术领域
本发明通常涉及半导体封装，并且更具体地涉及晶片级封装。
背景技术
集成电路(IC)芯片照惯例被包封（enclose）在提供环境条件保护并且能够实现半导体芯片与诸如印刷电路板或母板之类的其它电部件之间的电互连的封装中。在许多情况下，通过将IC粘附到引线框架、在IC垫与引线框架引脚之间附着结合引线、然后使用诸如环氧树脂之类的密封剂来包围引线框架和IC来产生封装的半导体。在其它情况下，省略了密封剂， IC和引线框架使用陶瓷盖覆盖，留下被空气包围的结合引线。
特别地，对LDMOS功率晶体管进行封装，常常使结合引线被空气包围以减小到结合引线的寄生耦合并且维持高Q水平。例如，通过将LDMOS功率晶体管管芯安装到金属基底和/或引线框架，安装无源部件以提供匹配、调谐以及其它功能而产生这样的封装。IC和无源部件然后使用陶瓷复合材料盖（其通常被紧紧地密封以保护半导体器件免受环境因素影响）覆盖。然而，以这种方式封装半导体器件是昂贵的，因为每个IC都被分别单独地封装。
例如，常规的功率晶体管封装1被图示在图1中。晶体管7和电容器5被安装在基底8上。封装1包含金属接地连接2、射频(RF)输出以及直流(DC)输入3。封装1还包含RF输入4。陶瓷盖6被设置在基底8上面并且被紧紧地密封以完成功率晶体管1的封装。
发明内容
在一个实施例中，半导体器件包括半导体基底。所述半导体基底具有贯穿它布置的第一腔，并且导电材料至少覆盖所述第一腔的底部部分。集成电路被布置在所述导电材料的顶表面上。所述器件进一步包括布置在所述基底的所述顶表面上的帽，使得布置在所述帽的表面上的腔位于所述基底中的所述第一腔上面。
在附图和下列的描述中陈述了本发明的一个或多个实施例的细节。本发明的其它特征、目的以及优点将从描述和图中并且从权利要求中是显而易见的。
附图说明
为了本发明及其优点的更完全的理解，对结合附图进行的以下描述进行参考，其中：
图1图示了LDMOS晶体管的现有技术封装；
图2图示了依照本发明的一个实施例的IC封装；
图3a-3k图示了依照本发明的一个实施例的封装IC的方法；
图4a-b图示了依照本发明的一个实施例的IC封装；
图5图示了依照本发明的另一实施例的IC封装；
图6图示了依照本发明的再一实施例的IC封装；
图7图示了依照本发明的一个实施例的封装IC的方法；
除非另外指示，否则不同的图中的对应的数字和符号通常指的是对应的部分。绘制图以清楚地图示实施例的有关方面，并且不必按比例进行绘制。
具体实施方式
在下文更详细地讨论了目前优选的实施例的制造和使用。然而，应该了解的是，本发明提供了能够在广泛的各种特定上下文中具体化的许多可应用的发明概念。所讨论的特定实施例仅说明了做出和使用发明的特定方式，而不限制发明的范围。
将参考特定的上下文中的优选实施例，即LDMOS晶体管的晶片级封装来描述本发明。然而，本发明的实施例还可以适用于其它IC的晶片级封装。
实施例涉及提供晶片，在该晶片上制造无源部件。凹槽被蚀刻在晶片中并且内衬导电材料。诸如功率晶体管管芯之类的集成电路设置在凹槽中在导电材料的顶部上。集成电路然后被通过结合引线结合到无源部件。接下来，附着结合引线以将无源部件连接到输入导电材料并且连接到输出导电材料。帽在集成电路上方并且在结合引线上方被附着到晶片使得它们被包封。接下来，晶片的底部被接地以暴露晶片的底部上的导电材料。导电垫被附着到导电材料的所暴露的底部。在测试之后，晶片被划片并且最后装配在卷带（tape and reel）中。
晶片级封装100的实施例被图示在图2a和2b中。图2a图示了图示元件的物理布置的截面，而图2b图示了电路的原理图。
在图2a中，半导体基底10包含布置在基底10内的腔14。在一些实施例中，无源和/或有源器件被布置在基底10上。基底10包含凹槽14，其内衬导电材料15。诸如功率晶体管管芯之类的集成电路16被设置在凹槽14内部导电材料15上。结合引线18将集成电路16连接到电容器12和52。结合引线18、49、50以及51还将电容器12和52连接到导电材料11和31。在一个实施例中，电容器12和52被布置在基底10上。可替换地，诸如电阻器和电感器之类的其它无源部件也可以被布置在基底10上。帽19被附着到基底10以包封集成电路16和结合引线18。集成电路16最终被耦合到外部热沉28。在一些实施例中，诸如电容器12之类的无源器件和结合引线18形成匹配网络。
基底10包含非导电材料13的层。布置在非导电材料13中的是电容器12和52。在一个实施例中，电容器12和52是金属绝缘体金属(MIM)电容器。
至少将腔14的底部内衬导电材料15。在一个实施例中，腔14的整个内表面内衬导电材料15。可替换地，仅仅腔14的底部部分内衬导电材料15。导电材料15的底部延伸到基底10的底部。集成电路16被布置在导电材料15上。在一个实施例中，集成电路16是LDMOS功率晶体管。在其它实施例中，集成电路16是另外类型的射频(RF)晶体管。
基底10包含用于与外部电路形成接口的贯穿硅通孔(TSV) 11和39。结合引线18耦合IC 16和电容器52。结合引线50耦合IC 16和电容器12。结合引线51将电容器12耦合到输出TSV 11。 结合引线49将电容器12耦合到输入TSV 39。
帽19包含腔43。帽19被布置在基底10的顶表面上使得腔43位于腔14上面。金属互连20将帽19连接到基底10。接地接触23被耦合到导电材料15。输入接触22被耦合到输入TSV 39。输出接触24被耦合到输出TSV 11。导电材料15被用焊料25耦合到输入接触22。导电材料44被耦合到接地接触23。导电材料45被耦合到输出接触24。
导电材料44、15、45以及46被分别地耦合到外部热沉28、导电材料46、导电材料26以及印刷电路板(PCB) 27。PCB 27包含允许接地接触23并且因此IC 16热和电耦合到外部热沉28的孔。导电材料26被布置在印刷电路板27上。印刷电路板27被布置在外部热沉28上。
图2b图示了用于图2a中图示的实施例的电路的示意表示。输入 (导电材料) 39被连接到电感器(结合引线) 18。电感器18被连接到接地的电容器15，并且连接到电感器(结合引线) 49。电感器49被连接到晶体管(IC) 16的栅极。晶体管16的源极被连接到地(导电材料) 15。晶体管16的漏极被连接到电感器(结合引线) 50。电感器50被连接到接地的电容器12，并且连接到电感器(结合引线) 51。电感器51被连接到输出 (导电材料) 11。
图3a-3k图示了表示晶片级封装的实施例的截面。图3a图示了所提供的基底10。在一些实施例中，基底10是硅高欧姆基底。在其它实施例中，基底10可以是诸如低欧姆基底、SiC或玻璃晶片之类的另外类型的半导体材料。在一些实施例中，基底10在基底10的顶表面包含非导电材料13。非导电材料可以是例如CVD氧化物、TEOS、热氧化物、硼磷硅酸盐玻璃、氮化硅、氮氧化硅和/或聚酰亚胺。在一些实施例中，无源元件被使用本领域内已知的技术制造在基底10上。无源元件能够包括电容器12与52和电阻器。在进一步的实施例中，有源器件也可以被制造在基底10上。在一些实施例中，电容器能够是金属氧化物金属(MIM)电容器、多晶硅-多晶硅电容器、夹心结构电容器、金属氧化物半导体(MOS)电容器或其它电容器类型。电阻器能够包括例如多晶硅电阻器或金属线电阻器。
如图3b中所示出的那样，凹槽29、30以及31被蚀刻在基底10中，在一些实施例中，凹槽29、30以及31使用诸如反应离子蚀刻(RIE)、等离子体蚀刻、气相蚀刻或湿法蚀刻之类的各向同性蚀刻来蚀刻。在其它实施例中，凹槽29、30以及31使用各向异性蚀刻来蚀刻。实施例各向异性蚀刻处理包括溅射蚀刻、RIE蚀刻、等离子体蚀刻或湿法蚀刻。凹槽29、30以及31具有高度40。在一些实施例中，高度40在约50微米至约100微米之间。
如图3c中所示出的那样，导电材料15、47以及48至少沉积在凹槽29、30以及31的底部部分中。在一些实施例中，沉积通过铜电镀处理、溅射或另外的处理来执行。导电材料15、47以及48具有约10微米与约40微米之间的厚度32。在一些实施例中，导电材料15、47以及48是铜、铝、金或另外的导电材料。
如图3d中所示出的那样，IC 16被附着到导电材料15。在一些实施例中，附着通过扩散焊接、共晶结合、电镀连接、金属导电膏、粘合或附着的其它方法来执行。
图3e示出了用灌封材料（embedding material）17至少部分地填充凹槽29、30以及31的可选步骤。在一些实施例中，灌封处理包括执行热塑处理、用非导电膏回填、或者使用用灌封进行填充的其它方法。在一些实施例中，灌封材料是底部填充剂、球形封装（globe top）、环氧树脂、硅树脂、酰亚胺或热塑塑料。
如图3f中所示出的那样，附着结合引线。结合引线49被附着到IC 16并且附着到电容器52，结合引线18被附着到电容器52并且附着到导电材料47，结合引线50被附着到IC 16并且附着到电容器12，以及结合引线51被附着到电容器12和导电材料48。结合引线18、49、50以及51具有高度35。在一些实施例中，高度35是在约100微米至约200微米之间。可替换地，能够使用其它高度。结合引线18、49、50以及51的电感被调谐为阻抗匹配输入和输出以优化性能。
如图3g中所示出的那样，包含凹槽33的帽19被使用连接材料20结合到基底10。凹槽33被蚀刻在帽19中。在一些实施例中，凹槽33通过各向同性蚀刻形成。在其它实施例中，凹槽33通过各向异性蚀刻形成。在一些实施例中，结合通过晶片结合、扩散结合或另外的结合方法来执行。结合在晶片级执行。在一些实施例中，帽19与基底10热匹配。在一些实施例中，帽19是和基底10相同的材料。在一些实施例中，帽19是低欧姆材料。在一些实施例中，帽19 是硅、玻璃、用导电材料涂覆的硅、金属或另外的材料。可替换地，可以使用单金属盖。凹槽33被设置在IC 16和结合引线18、49、50以及51上方。在一些实施例中，凹槽19的高度34约是结合引线18、49、50以及51的高度35的两倍。在一些实施例中，高度34是在约200微米至约400微米之间。在一些实施例中，连接材料20是浮置的。在其它实施例中，连接材料20被接地。在一些实施例中，连接材料20是诸如环氧树脂或硅树脂胶之类的非导电材料。在其它实施例中，连接材料20是诸如焊料或导电胶之类的导电材料。
如图3h中所示出的那样，基底10是被研磨或者减薄使得底部36导电材料15在基底10的底部21被暴露。在一些实施例中，研磨通过化学机械抛光(CMP)来执行。在研磨之后，基底10具有厚度41。在一些实施例中，厚度41是在约100微米至约400微米之间。然而，在可替换的实施例中能够使用其它厚度。
如图3i中所示出的那样，导电垫23被附着到导电材料15，导电垫22被附着到导电材料47，以及导电垫24被附着到导电材料48。在一些实施例中，附着通过印刷焊膏、通过溅射或通过另外的方法来执行。在一些实施例中，导电垫22、23以及24由金、锡、铜、锡或诸如NiP/Pd/Au、ENIG(无电沉积电镀Ni Au)之类的多金属堆叠制成。在进一步的实施例中或者可以使用另外的导电材料。
如图3j中所示出的那样，晶片在划片线37处被划片。在实施例中，划片使用本领域内已知的技术例如锯割来执行。执行最终测试。
如图3k中所示出的那样，划片后的晶片被设置在卷带38上以用于分配给最终的用户。
图4a和4b示出了用于匹配电路的可替换的实施例。图4a示出了图示元件的物理布置的截面，而图4b示出了匹配电路的电路图。输入(导电材料) 47被连接到电感器(结合引线) 53。电感器53被连接到被接地的电容器52。电感器53还被连接到电感器(结合引线) 49，电感器49被连接到晶体管(IC) 16的栅极。晶体管16的源极被连接到地(导电材料) 15。晶体管16的漏极被连接到电感器(结合引线)50并且连接到电感器(结合引线) 54。电感器50被连接到接地的电容器12。电感器54被连接到输出 (导电材料) 48。
晶片级封装100的可替换的实施例被图示在图5中。除了以下的区别之外，图5中图示的实施例与图3i中图示的实施例类似。图5中图示的实施例在凹槽14中没有灌封材料。图3i中图示的实施例中具有灌封材料17和导电材料47的凹槽30在图5中图示的实施例中用TSV 36代替。同样地，图3i中图示的实施例中具有灌封材料17和导电材料48的凹槽31在图5中用TSV 11代替。
晶片级封装100的进一步可替换的实施例被图示在图6中。除了以下的区别之外，图6中图示的实施例与图2a中图示的实施例类似。代替地，导电材料15和IC 16与外部热沉28的耦合通过接触导电材料44的接地接触23来执行，该导电材料44接触PCB 27。PCB 27包含接触导电材料44和外部热沉28二者的通孔42，提供热和电耦合。在这里，外部热沉经由导电材料16、接触导电材料44、导电材料55、接地接触23以及PCB 27内的通孔热耦合到IC 16。
图7示出了封装IC的方法的实施例。步骤200涉及提供包含无源元件的基底。接下来，步骤202在基底中蚀刻凹槽，紧跟着将导电材料至少沉积在凹槽的底部中的步骤204。步骤206将IC附着到凹槽中的导电材料。步骤208(可选的步骤) 涉及用灌封材料来至少部分地填充凹槽。在步骤208之后，执行测试步骤210。测试步骤210涉及测试预先发送的晶片以通过经过调整结合引线的长度来调整结合引线的电感来优化阻抗匹配。在测试步骤210之后，在步骤212中附着结合引线。接下来，在步骤214中帽被结合到基底，并且在步骤216中晶片的底部被研磨，使得导电材料的底部在晶片的底部被暴露。在步骤218中，导电垫在晶片的底部被附着到导电材料的底部。在步骤218之后，在测试步骤220中执行晶片上DC和RF模块测试。在步骤222中晶片被划片，并且在测试步骤224中执行最终的模块测试。最后，在步骤226中，划片的晶片小片被设置在卷带上以用于分配。
实施例的优点包括低成本的封装。因为封装在晶片级执行，所以能够以低成本同时地封装许多IC。结合引线长度能够被调节以同时针对多个IC创建匹配电路，进一步地对低成本做出贡献。实施例的优点还包括结合引线被空气包围，减小了耦合。更短的结合引线长度减小了封装寄生耦合。腔中的IC的结构提供了良好的到热沉的热耦合。
虽然已经参考说明性实施例对本发明进行了描述，但是本描述不旨在以限制意义来解释。说明性实施例的各种修改和组合、以及发明的其它实施例将对参考描述之后的本领域的技术人员而言是显而易见的。因此意图是，随附权利要求包括任何这样的修改或实施例。
Claims (31)
1.一种半导体器件，包括：
半导体基底；
贯穿所述半导体基底布置的第一腔；
至少覆盖所述第一腔的底部部分的导电材料；
布置在所述导电材料的顶表面上的集成电路；以及
帽，其包括布置在所述帽的第一表面上的第二腔，其中所述帽的所述第一表面被布置在所述基底的顶表面上使得所述第二腔位于所述第一腔上面。
2.根据权利要求1所述的半导体器件，进一步包括：
布置在所述半导体基底的底表面上的导电垫，所述导电垫电接触所述导电材料的底表面。
3.根据权利要求1所述的半导体器件，进一步包括：
热连接至所述导电垫的热沉；和
包含通孔的印刷电路板，所述通孔热连接至所述热沉，所述通孔热连接至所述导电垫。
4.根据权利要求1所述的半导体器件，其中所述半导体基底包括硅或碳化硅。
5.根据权利要求1所述的半导体器件，其中所述导电材料具有至少1微米的厚度。
6.根据权利要求1所述的半导体器件，进一步包括至少部分地填充所述第一腔的灌封材料。
7.根据权利要求6所述的半导体器件，其中所述灌封材料包括热塑性塑料。
8.根据权利要求1所述的半导体器件，其中所述半导体基底具有约50微米与约400微米之间的厚度。
9.根据权利要求1所述的半导体器件，其中所述帽与所述半导体基底热匹配。
10.根据权利要求9所述的半导体器件，其中所述帽和所述半导体基底包括相同的材料。
11.一种半导体器件，包括：
半导体基底；
贯穿所述半导体基底布置的第一腔；
至少覆盖所述第一腔的底部部分的第一导电材料；
布置在所述导电材料的顶表面上的晶体管管芯；
耦合到所述晶体管管芯的第一结合引线；
耦合到所述第一结合引线的第一电容器；
耦合到所述晶体管管芯的第二结合引线；
耦合到所述第二结合引线的第二电容器；以及
帽，所述帽包括布置在所述帽的第一表面上的第二腔，其中所述帽的所述第一表面被布置在所述基底的顶表面上使得所述第二腔位于所述第一腔上面。
12.根据权利要求11所述的半导体器件，进一步包括：
贯穿所述半导体基底布置的第三腔；
至少覆盖所述第三腔的底部部分的第二导电材料；
贯穿所述半导体基底布置的第四腔；以及
至少覆盖所述第四腔的底部部分的第三导电材料。
13.根据权利要求12所述的半导体器件，其中所述第一导电材料、所述第二导电材料以及所述第三导电材料包括相同的材料。
14.根据权利要求12所述的半导体器件，进一步包括：
至少部分地填充所述第一腔的第一灌封材料；
至少部分地填充所述第三腔的第二灌封材料；以及
至少部分地填充所述第四腔的第三灌封材料。
15.根据权利要求12所述的半导体器件，进一步包括：
耦合在所述第一电容器与所述第二导电材料之间的第三结合引线；和
耦合在所述第二电容器与所述第三导电材料之间的第四结合引线。
16.根据权利要求12所述的半导体器件，进一步包括：
布置在所述半导体基底的底表面上的第一导电垫，所述第一导电垫耦合到所述第一导电材料的底表面；
布置在所述半导体基底的底表面上的第二导电垫，所述第二导电垫耦合到所述第二导电材料的底表面；以及
布置在所述半导体基底的底表面上的第三导电垫，所述第三导电垫耦合到所述第三导电材料的底表面。
17.根据权利要求11所述的半导体器件，进一步包括：
布置在所述半导体基底中的第一贯穿硅通孔，所述第一贯穿硅通孔被耦合到所述第一电容器；和
布置在所述半导体基底中的第二贯穿硅通孔，所述第二贯穿硅通孔被耦合到所述第二电容器。
18.根据权利要求11所述的半导体器件，进一步包括至少部分地填充所述第一腔的第一灌封材料。
19.根据权利要求11所述的半导体器件，其中所述晶体管管芯包括LDMOS晶体管。
20.一种制造半导体器件的方法，所述方法包括：
提供基底；
在所述基底的顶表面中蚀刻第一凹槽；
使用第一导电材料来涂覆所述第一凹槽；
将集成电路附着到所述导电材料；
将帽附着到所述基底的所述顶表面；以及
研磨所述基底，其中所述导电材料的底表面被暴露。
21.根据权利要求20所述的方法，其中所述涂覆所述第一凹槽包括在所述第一凹槽中溅射导电材料。
22.根据权利要求20所述的方法，进一步包括：
使用灌封材料来填充所述凹槽。
23.根据权利要求20所述的方法，其中：
所述基底包括第一部件；并且
所述方法进一步包括
将第一结合引线附着到所述集成电路，并且
在所述集成电路与所述第一部件之间附着所述第一结合引线。
24.根据权利要求23所述的方法，其中所述第一部件包括电容器。
25.根据权利要求20所述的方法，其中所述集成电路包括LDMOS功率晶体管。
26.根据权利要求20所述的方法，其中所述附着所述帽包括扩散结合。
27.根据权利要求20所述的方法，进一步包括：
将导电垫附着到所述第一导电材料。
28.根据权利要求27所述的方法，其中所述附着所述导电垫包括溅射。
29.根据权利要求20所述的方法，其中所述基底包括半导体晶片，进一步包括：
划片所述半导体晶片。
30.根据权利要求20所述的方法，进一步包括：
蚀刻所述基底；并且
使用第二导电材料来涂覆所述蚀刻的基底，形成贯穿硅通孔。
31.根据权利要求20所述的方法，进一步包括：
在所述基底的顶表面中蚀刻第二凹槽；
使用第二导电材料来涂覆所述第二凹槽；
在所述基底的顶表面中蚀刻第三凹槽；以及
使用第三导电材料来涂覆所述第一第三凹槽。
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| TR01 | Transfer of patent right |