CN103035578A - 形成具有较大载体的重构晶片的半导体器件和方法 - Google Patents

形成具有较大载体的重构晶片的半导体器件和方法 Download PDF

Info

Publication number
CN103035578A
CN103035578A CN201210368222XA CN201210368222A CN103035578A CN 103035578 A CN103035578 A CN 103035578A CN 201210368222X A CN201210368222X A CN 201210368222XA CN 201210368222 A CN201210368222 A CN 201210368222A CN 103035578 A CN103035578 A CN 103035578A
Authority
CN
China
Prior art keywords
semiconductor
semiconductor element
wafer
carrier
shell type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210368222XA
Other languages
English (en)
Other versions
CN103035578B (zh
Inventor
潘弈豪
萧永宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changdian Integrated Circuit Shaoxing Co ltd
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/295,843 external-priority patent/US8513098B2/en
Priority claimed from US13/366,008 external-priority patent/US8524577B2/en
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of CN103035578A publication Critical patent/CN103035578A/zh
Application granted granted Critical
Publication of CN103035578B publication Critical patent/CN103035578B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及形成具有较大载体的重构晶片的半导体器件和方法。半导体晶片具有分布在表面面积上面的多个半导体管芯。半导体管芯是从半导体晶片分割的。半导体管芯被安装于载体以形成重构半导体晶片。载体具有比半导体晶片的表面面积大10-50%的表面面积。安装于载体的半导体管芯的数目大于从半导体晶片分割的半导体管芯的数目。重构晶片被安装在套式模具内。套式模具被闭合，其中半导体管芯设置在套式模具的腔体内。密封剂在温度和压力下分散在腔体内的半导体管芯周围。可以将密封剂注入到套式模具的腔体中。将重构晶片从套式模具去除。在重构晶片上面形成互连结构。

Description

形成具有较大载体的重构晶片的半导体器件和方法
要求国内优先权
本申请是2011年11月14日提交的美国申请号13/295843的部分继续申请，并根据35U.S.C.§ 120要求上述申请的优先权。
技术领域
本发明一般涉及半导体器件，且更具体地涉及形成具有较大载体的重构半导体晶片以实现每个晶片更多的具有在温度和压力下沉积的密封剂的eWLB封装的半导体器件和方法。
背景技术
常常在现代电子产品中发现半导体器件。半导体器件在电部件的数目和密度方面变化。分立的半导体器件一般包含一种类型的电部件，例如发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管（MOSFET）。集成半导体器件典型地包含几百个到数以百万的电部件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池以及数字微镜器件（DMD）。
半导体器件执行各种的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将太阳光转变为电力以及产生用于电视显示的视觉投影。在娱乐、通信、功率转换、网络、计算机以及消费产品的领域中发现半导体器件。还在军事应用、航空、汽车、工业控制器和办公设备中发现半导体器件。
半导体器件利用半导体材料的电属性。半导体材料的原子结构允许通过施加电场或基电流（base current）或通过掺杂工艺而操纵其导电性。掺杂向半导体材料引入杂质以操纵和控制半导体器件的导电性。
半导体器件包含有源和无源电结构。包括双极和场效应晶体管的有源结构控制电流的流动。通过改变掺杂水平和施加电场或基电流，晶体管要么促进要么限制电流的流动。包括电阻器、电容器和电感器的无源结构创建为执行各种电功能所必须的电压和电流之间的关系。无源和有源结构电连接以形成电路，这使得半导体器件能够执行高速计算和其他有用功能。
半导体器件一般使用两个复杂的制造工艺来制造，即，前端制造和和后端制造，每一个可能涉及成百个步骤。前端制造涉及在半导体晶片的表面上形成多个管芯。每个半导体管芯典型地是相同的且包含通过电连接有源和无源部件而形成的电路。后端制造涉及从完成的晶片分割（singulate）各个半导体管芯且封装管芯以提供结构支撑和环境隔离。本文所使用的术语“半导体管芯”指的是词语的单数和复数形式两者，并且因此可以指的是单个半导体器件和多个半导体器件两者。
半导体制造的一个目的是生产较小的半导体器件。较小的器件典型地消耗较少的功率、具有较高的性能且可以更高效地生产。另外，较小的半导体器件具有较小的覆盖区（footprint），这对于较小的终端产品而言是希望的。较小的半导体管芯尺寸可以通过前端工艺中的改进来获得，该前端工艺中的改进导致半导体管芯具有较小、较高密度的有源和无源部件。后端工艺可以通过电互联和封装材料中的改进而导致具有较小覆盖区的半导体器件封装。
一种常规半导体晶片典型地包含通过锯道分离的多个半导体管芯。有源和无源电路在每个半导体管芯的表面中形成。可以在半导体管芯的表面上面形成互连结构。半导体晶片分割成各个半导体管芯以供在各种电子产品中使用。半导体制造的重要方面是高产率和相应的低成本。
发明内容
需要高效地制造着重于高产率和低成本的半导体管芯。因此，在一个实施例中，本发明是一种制造半导体器件的方法，包括步骤：提供半导体晶片，其包括形成于半导体晶片的表面面积内的多个半导体管芯；从半导体晶片分割半导体管芯；提供具有比半导体晶片的表面面积大的表面面积的载体；以及将半导体管芯安装于载体以形成重构晶片。安装于载体的半导体管芯的数目大于从半导体晶片分割的半导体管芯的数目。该方法还包括步骤：提供套式模具；在套式模具内设置重构晶片；将套式模具闭合，其中半导体管芯设置于套式模具的腔体内；在温度和压力下将密封剂分散在腔体内的半导体管芯周围；从套式模具去除重构晶片；以及在重构晶片上面形成互连结构。
在另一实施例中，本发明是一种制造半导体器件的方法，包括步骤：提供多个半导体管芯；提供载体；将半导体管芯安装于载体以形成重构晶片；提供套式模具；将重构晶片设置于套式模具内；将套式模具闭合，其中半导体管芯和密封剂设置在套式模具的腔体内；在温度和压力下将密封剂分散在腔体内的半导体管芯周围；从套式模具去除重构晶片；以及在重构晶片上面形成互连结构。
在另一实施例中，本发明是一种制造半导体器件的方法，包括步骤：提供半导体晶片，其包括形成于半导体晶片的表面面积内的多个半导体管芯；从半导体晶片分割半导体管芯；提供具有比半导体晶片的表面面积大的表面面积的载体；以及将半导体管芯安装于载体以形成重构晶片。安装于载体的半导体管芯的数目大于从半导体晶片分割的半导体管芯的数目。
在另一实施例中，本发明是一种由包括以下步骤的工艺制造的半导体器件：提供半导体晶片，其包括形成于半导体晶片的表面面积内的多个半导体管芯；从半导体晶片分割半导体管芯；提供具有比半导体晶片的表面面积大的表面面积的载体；以及将半导体管芯安装于载体以形成重构晶片。安装于载体的半导体管芯的数目大于从半导体晶片分割的半导体管芯的数目。
在另一实施例中，本发明是一种制造半导体器件的方法，包括步骤：提供半导体晶片，其包括形成于半导体晶片的表面面积内的多个半导体管芯；从半导体晶片分割半导体管芯；提供具有比第二载体的表面面积大的表面面积的第一载体；以及使用一组制造工具将半导体管芯安装于第一载体以形成重构晶片。安装于第一载体的半导体晶片的第一数目大于能够使用该组制造工具安装于小于第一载体的第二载体的半导体管芯的第二数目。
附图说明
图1说明具有安装到其表面的不同类型的封装的PCB；
图2说明安装到PCB的代表性半导体封装的进一步细节；
图3a-3c说明具有由锯道分离的多个半导体管芯的半导体晶片；
图4a-4o说明用较大载体形成重构半导体晶片以实现每个晶片更多的eWLB封装的工艺；
图5说明具有在温度和压力下沉积的密封剂的eWLB封装；
图6说明具有设置在半导体管芯的背表面上的密封剂的eWLB封装；
图7说明用于建立KGD状态的半导体晶片的电和机械测试；以及
图8说明用以建立KGD状态的半导体晶片的可靠性测试。
具体实施方式
在下面的描述中，参考图以一个或更多实施例描述本发明，在这些图中相似的标号代表相同或类似的元件。尽管就用于实现本发明目的的最佳模式描述本发明，但是本领域技术人员应当理解，其旨在覆盖可以包括在如下面的公开和图支持的所附权利要求及其等价物限定的本发明的精神和范围内的替换、修改和等价物。
半导体器件一般使用两个复杂制造工艺来制造：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包含有源和无源电部件，它们电连接以形成功能电路。诸如晶体管和二极管的有源电部件具有控制电流流动的能力。诸如电容器、电感器、电阻器和变压器的无源电部件创建为执行电路功能所必须的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、蚀刻和平坦化的一系列工艺步骤在半导体晶片的表面上形成无源和有源部件。掺杂通过诸如离子注入或热扩散的技术将杂质引入到半导体材料中。掺杂工艺修改了有源器件中半导体材料的导电性，将半导体材料转变为绝缘体、导体，或者响应于电场或基电流而动态地改变半导体材料的导电性。晶体管包含不同类型和掺杂程度的区域，其按照需要被布置为使得当施加电场或基电流时晶体管能够促进或限制电流的流动。
由具有不同电属性的材料层形成有源和无源部件。层可以通过部分由被沉积的材料类型确定的各种沉积技术来形成。例如，薄膜沉积可能涉及化学汽相沉积（CVD）、物理汽相沉积（PVD）、电解镀覆和化学镀覆工艺。每一层一般被图案化以形成有源部件、无源部件或部件之间的电连接的部分。
可以使用光刻对层进行图案化，光刻涉及例如光致抗蚀剂的光敏材料在待被图案化的层上的沉积。使用光，图案从光掩模转印到光致抗蚀剂。在一个实施例中，使用溶剂来去除经历光的光致抗蚀剂图案的一部分，使要图案化的底层的部分暴露。在另一实施例中，使用溶剂来去除未经受光的那部分光致抗蚀剂图案，即负性光致抗蚀剂，使要图案化的底层的部分暴露。光致抗蚀剂的剩余部分被去除，留下图案化层。替换地，一些类型的材料通过使用诸如化学镀覆和电解镀覆这样的技术来直接向原先沉积/蚀刻工艺形成的区域或空位沉积材料而被图案化。
在现有图案上沉积材料的薄膜可以放大底层图案且形成不均匀的平坦表面。需要均匀的平坦表面来生产更小且更致密堆叠的有源和无源部件。平坦化可以用于从晶片的表面去除材料且产生均匀的平坦表面。平坦化涉及使用抛光垫对晶片的表面进行抛光。研磨材料和腐蚀化学物在抛光期间被添加到晶片的表面。组合的研磨物的机械行为和化学物的腐蚀行为去除任何不规则外貌，导致均匀的平坦表面。
后端制造指将完成的晶片切割或分割为各个管芯且然后封装管芯以用于结构支撑和环境隔离。为了分割半导体管芯，晶片沿着称为锯道或划线的晶片的非功能区域被划片且折断。使用激光切割工具或锯条来分割晶片。在分割之后，各个半导体管芯被安装到封装基板，该封装基板包括引脚或接触焊盘以用于与其他系统部件互连。在半导体管芯上形成的接触焊盘然后连接到封装内的接触焊盘。电连接可以使用焊料凸块、柱形凸块、导电胶或引线接合来制成。密封剂或其他模制材料沉积在封装上以提供物理支撑和电隔离。完成的封装然后被插入到电系统中且使得半导体器件的功能性对于其他系统部件可用。
图1说明具有芯片载体基板或印刷电路板（PCB）52的电子器件50，该芯片载体基板或印刷电路板（PCB）52具有安装在其表面上的多个半导体封装。取决于应用，电子器件50可以具有一种类型的半导体封装或多种类型的半导体封装。用于说明性目的，在图1中示出了不同类型的半导体封装。
电子器件50可以是使用半导体封装以执行一个或更多电功能的独立系统。替换地，电子器件50可以是较大系统的子部件。例如，电子器件50可以是蜂窝电话、个人数字助理（PDA）、数码摄像机（DVC）或其他电子通信器件的一部分。替换地，电子器件50可以是图形卡、网络接口卡或可以被插入到计算机中的其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、RF电路、分立器件或其他半导体管芯或电部件。微型化和重量减小对于这些产品被市场接受是至关重要的。半导体器件之间的距离必须减小以实现更高的密度。
在图1中，PCB 52提供用于安装到PCB上的半导体封装的结构支撑和电互连的一般性基板。使用蒸发、电解镀覆、化学镀覆、丝网印刷或者其他合适的金属沉积工艺，导电信号迹线54在PCB 52的表面上或其层内形成。信号迹线54提供半导体封装、安装的部件以及其他外部系统部件中的每一个之间的电通信。迹线54还向半导体封装中的每一个提供功率和接地连接。
在一些实施例中，半导体器件具有两个封装级别。第一级封装是用于机械和电附连半导体管芯到中间载体的技术。第二级封装涉及机械和电附连中间载体到PCB。在其他实施例中，半导体器件可以仅具有第一级封装，其中管芯被直接机械和电地安装到PCB。
用于说明目的，在PCB 52上示出包括接合引线封装56和倒装芯片58的若干类型的第一级封装。另外，示出在PCB 52上安装的若干类型的第二级封装，包括球栅阵列（BGA）60、凸块芯片载体（BCC）62、双列直插式封装（DIP）64、岸面栅格阵列（LGA）66、多芯片模块（MCM）68、四方扁平无引脚封装（QFN）70以及方形扁平封装72。取决于系统需求，使用第一和第二级封装类型的任何组合配置的半导体封装以及其他电子部件的任何组合可以连接到PCB 52。在一些实施例中，电子器件50包括单一附连的半导体封装，而其他实施例需要多个互连封装。通过在单个基板上组合一个或更多半导体封装，制造商可以将预制部件结合到电子器件和系统中。因为半导体封装包括复杂的功能性，可以使用较廉价的部件和流水线制造工艺来制造电子器件。所得到的器件较不倾向于发生故障且对于制造而言较不昂贵，导致针对消费者的较少的成本。
图2a-2c示出示例性半导体封装。图2a说明安装在PCB 52上的DIP 64的进一步细节。半导体管芯74包括有源区域，该有源区域包含实现为根据管芯的电设计而在管芯内形成且电互连的有源器件、无源器件、导电层以及电介质层的模拟或数字电路。例如，电路可以包括一个或更多晶体管、二极管、电感器、电容器、电阻器以及在半导体管芯74的有源区域内形成的其他电路元件。接触焊盘76是诸如铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）或银（Ag）的一层或多层导电材料，且电连接到半导体管芯74内形成的电路元件。在DIP 64的组装期间，半导体管芯74使用金-硅共熔层或者诸如热环氧物或环氧树脂的粘合剂材料而安装到中间载体78。封装体包括诸如聚合物或陶瓷的绝缘封装材料。导线80和接合引线82提供半导体管芯74和PCB 52之间的电互连。密封剂84沉积在封装上，以通过防止湿气和颗粒进入封装且污染半导体管芯74或接合引线82而进行环境保护。
图2b说明安装在PCB 52上的BCC 62的进一步细节。半导体管芯88使用底层填料或者环氧树脂粘合剂材料92而安装到载体90上。接合引线94提供接触焊盘96和98之间的第一级封装互连。模塑料或密封剂100沉积在半导体管芯88和接合引线94上，从而为器件提供物理支撑和电隔离。接触焊盘102使用诸如电解镀覆或化学镀覆之类的合适的金属沉积工艺而在PCB 52的表面上形成以防止氧化。接触焊盘102电连接到PCB 52中的一个或更多导电信号迹线54。凸块104在BCC 62的接触焊盘98和PCB 52的接触焊盘102之间形成。
在图2c中，使用倒装芯片类型第一级封装将半导体管芯58面朝下地安装到中间载体106。半导体管芯58的有源区域108包含实现为根据管芯的电设计而形成的有源器件、无源器件、导电层以及电介质层的模拟或数字电路。例如，电路可以包括一个或更多晶体管、二极管、电感器、电容器、电阻器以及有源区域108内的其他电路元件。半导体管芯58通过凸块110电和机械连接到载体106。
使用利用凸块112的BGA类型第二级封装，BGA 60电且机械连接到PCB 52。半导体管芯58通过凸块110、信号线114和凸块112电连接到PCB 52中的导电信号迹线54。模塑料或密封剂116被沉积在半导体管芯58和载体106上以为器件提供物理支撑和电隔离。倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB 52上的导电轨迹的短导电路径以便减小信号传播距离、降低电容且改善整体电路性能。在另一实施例中，半导体管芯58可以使用倒装芯片类型第一级封装来直接机械和电地连接到PCB 52而不使用中间载体106。
图3a示出具有用于结构支撑的基底基板材料122的半导体晶片120，该基底基板材料诸如是硅、锗、砷化镓、磷化铟或者碳化硅。如上所述，在晶片120上形成通过非有源、管芯间晶片区域或锯道126分离的多个半导体管芯或部件124。锯道126提供切割区域以将半导体晶片120分割成各个半导体管芯124。
图3b示出半导体晶片120的一部分的剖面图。每个半导体管芯124具有背表面128和有源表面130，该有源表面包含实现为在管芯内形成的且根据管芯的电设计和功能而电互连的有源器件、无源器件、导电层以及电介质层的模拟或数字电路。例如，电路可以包括一个或更多个晶体管、二极管以及在有源表面130内形成的其他电路元件以实现诸如数字信号处理器（DSP）、ASIC、存储器或其他信号处理电路之类的模拟电路或数字电路。半导体管芯124还可以包含诸如电感器、电容器和电阻器的集成无源器件（IPD）以用于RF信号处理。在一个实施例中，半导体管芯124是倒装芯片类型的器件。
向半导体晶片120的背表面128施加支撑载体或层压分片胶带134。层压分片胶带134在后续制造步骤和到各个半导体管芯124的分割期间为半导体晶片120提供支撑。
使用PVD、CVD、电解镀覆、化学镀覆工艺或其他合适的金属沉积工艺而在有源表面130上形成导电层132。导电层132可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一层或更多层。导电层132操作为电连接到有源表面130上的电路的接触焊盘。如图3b所示，接触焊盘132可以并排地设置在与半导体管芯124的边缘相距第一距离处。替换地，导电焊盘132可以在多行中偏移，使得第一行的接触焊盘被设置于与管芯的边缘相距第一距离处，并将与第一行交替的第二行的接触焊盘设置于与管芯的边缘相距第二距离处。
在图3c中，使用锯条或激光切割工具136，半导体晶片120通过锯道126分割成各个半导体管芯124。去除层压分片胶带134。
与图1和2a-2c相关联，图4a-4o说明形成具有较大载体的重构半导体晶片以实现每个晶片更多的具有在温度和压力下被沉积的密封剂的eWLB封装的工艺。图4a示出临时基板或载体140，其包含诸如硅、聚合物、氧化铍、玻璃的牺牲基底材料、或用于结构支撑的其他合适的低价刚性材料。替换地，载体140可以是诸如镍、铂、铜、铜合金（包括镍、铁、锌、锡、铬、银和磷中的一个或多个元素）的金属、或用于结构支撑的其它适当刚性材料。载体140可以是圆形、矩形或其他形状的或可以是具有在100～550毫米（mm）范围内的直径或宽度的形状因子。在一个实施例中，载体140是圆形的，具有550 mm的直径。在载体140上面形成作为临时粘合接合膜、蚀刻停止层或脱模层的界面层或双面胶带142。
与半导体晶片120的直径和表面面积相比，载体140具有较大的直径和表面面积。在一个实施例中，载体140具有比半导体晶片120的表面面积大10-50%的表面面积。如果半导体晶片120具有300mm的直径，则载体140被制造为具有310-350mm的直径。在其他情况下，如果半导体晶片120具有150mm的直径，则载体140被制造为具有180mm的直径，提供表面面积的44%的增加。如果半导体晶片120具有200mm的直径，则载体140被制造为具有240mm的直径，提供表面面积的44%的增加。如果半导体晶片120具有450mm的直径，则载体140被制造为具有550mm的直径，提供表面面积的49%的增加。
在图4b中，来自图3a-3c的半导体管芯124使用能够拾取和放置操作定位于载体140上且安装到载体140，其中有源表面130朝着载体定向。图4c示出作为重构半导体晶片146的被安装到载体140的半导体管芯124。
半导体管芯124可以是已知良好半导体管芯（KGD），即已被进行功能和可靠性测试、检验、通过且已知一旦施加电源电位能够实现所有设计属性和操作状态的半导体管芯。KGD测试包括功能操作、AC和DC参数、温度循环、老化合格、可靠性测试、环境测试、视觉和自动化检验、机械测试、互连规格、以及其它水平的质量保证的确认以服从设计规格。KGD测试识别有缺陷的半导体管芯以在例如半导体封装和PCB的更高级组装之前从制造工艺去除。KGD增加制造产率并降低成本。
重构半导体晶片146具有比半导体晶片120的直径和表面面积大的直径和表面面积。在一个实施例中，重构半导体晶片146具有比半导体晶片120的表面面积大10-50%的表面面积。载体140和重构半导体晶片146的较大表面面积容纳更多的半导体管芯124并降低制造成本，因为每个重构半导体晶片处理更多的半导体管芯124。安装于载体140的半导体管芯124的数目大于从半导体晶片120分割的半导体管芯124的数目。在一个实施例中，安装于载体140的半导体管芯124的数目超过从半导体晶片120分割的半导体管芯124的数目10-50%。例如，安装于载体140的半导体管芯124的数目超过从半导体晶片120分割的半导体管芯124的数目10-50%。
如图4d所示 ，替换地，安装于载体140的半导体管芯124的数目超过可以安装于较小载体148的半导体管芯124的数目10-50%。如果载体148具有300mm的直径，则载体140被制造为具有310-350mm的直径。在其他情况下，如果载体148具有150mm的直径，则载体140被制造为具有180mm的直径，提供表面面积的44%的增加。如果载体148具有200mm的直径，则载体140被制造为具有240mm的直径，提供表面面积的44%的增加。如果载体148具有450mm的直径，则载体140被制造为具有550mm的直径，提供表面面积的49%的增加。在其他情况下，安装于载体140的半导体管芯124的数目是100%或超过可以安装于较小载体的半导体管芯124的数目。较大数目的半导体管芯124用与用于较小载体148的相同的一组制造和处理工具安装于较大载体140。较大载体140增加制造吞吐量并在没有重新装备或其它工艺变化的情况下实现较低的单件成本。
图4e示出具有上模具支撑体152和下模具支撑体154的套式模具（chase mold）150。上模具支撑体152具有用于包含半导体管芯124和密封剂或模塑料的腔体156。下模具支撑体152包括多个弹簧加载升降销158。重构半导体晶片146位于下模具支撑体154上，其中载体140的表面，与半导体管芯124相对，接触弹簧加载升降销158。处于放松或未压缩状态的弹簧加载升降销158以距离D保持载体140与下模具支撑体154的表面160之间的分离。在一个实施例中，分离距离D是0.5mm以避免初始热量传递至重构半导体晶片146。
在图4f中，一定体积的密封剂或模塑料162沉积在半导体管芯124和载体140的界面层142上面。密封剂162可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或具有适当填料的聚合物。根据小于半导体管芯124占用面积的腔体156的空间需要来测量密封剂162的体积。在一个实施例中，对于300mm的载体直径而言该体积的密封剂162在20-250克范围之间。
上模具支撑体152和下模具支撑体154在具有力F的压力下聚在一起以将套式模具150闭合，其中半导体管芯124和密封剂162设置在腔体156内，如图4g所示 。随着界面层142接触上模具支撑体152的表面164，弹簧加载升降销158开始压缩。下模具支撑体154朝向上模具支撑体152的移动持续直到载体140和界面层142的相对表面接触下模具支撑体154的表面160和上模具支撑体152的表面164。弹簧加载升降销158在上模具支撑体152与下模具支撑体154之间的50-500千牛顿（kN）的夹持力F下完全压缩。
热量通过上模具支撑体152和下模具支撑体154传递而将密封剂162带入粘性状态。密封剂162在提升的温度下平坦地分散并均匀地分布在半导体管芯124周围的腔体156内。在一个实施例中，模制温度在80-150℃范围内，具有250-1000秒的模制时间。模制固化温度在100-180℃范围内，具有20-120分钟的模制固化时间。套式模具150内的温度和压力提供具有较小翘曲的平面密封剂覆盖。密封剂162的厚度跨重构半导体晶片146保持均匀，例如小于5%偏差。
在另一实施例中，从图4d继续，套式模具170具有上模具支撑体172和下模具支撑体174，如图4h所示。上模具支撑体172具有到用于包含半导体管芯124和密封剂或模塑料的腔体178中的多个进口176。下模具支撑体174包括多个弹簧加载升降销180。重构半导体晶片146位于下模具支撑体174上，载体140的下表面接触弹簧加载升降销180。处于放松或未压缩状态的弹簧加载升降销180以距离D保持载体140与下模具支撑体174的表面182之间的分离。在一个实施例中，分离距离D是0.5mm以避免初始热量传递至重构半导体晶片146。
上模具支撑体172和下模具支撑体174在具有力F的压力下聚在一起，如图4i所示，以将套式模具170闭合，其中半导体管芯124设置在腔体178内。随着界面层142接触上模具支撑体172的表面184，弹簧加载升降销180开始压缩。下模具支撑体174朝向上模具支撑体172的移动持续直到载体140和界面层142的相对表面接触下模具支撑体174的表面182和上模具支撑体172的表面184。弹簧加载升降销180在上模具支撑体172与下模具支撑体174之间的50-500 kN的夹持力F下完全压缩。
一定体积的密封剂或模塑料186在提升的温度和压力下通过进口176a从分配器188注入到腔体178中并在半导体管芯124和载体140的界面层142上面。进口176b可以是用于过量密封剂186的排出端口。密封剂186可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或具有适当填料的聚合物。根据小于半导体管芯124占用面积的腔体178的空间需要来测量密封剂186的体积。在一个实施例中，对于300mm的载体直径而言该体积的密封剂186在20-250克范围之间。密封剂186在提升的温度下平坦地分散并均匀地分布在半导体管芯124周围的腔体178内。在一个实施例中，模制温度在80-150℃范围内，具有250-1000秒的模制时间。模制固化温度在100-180℃范围内，具有20-120分钟的模制固化时间。密封剂186的厚度跨重构半导体晶片146保持均匀，例如小于5%偏差。
图4j示出了从套式模具去除的重构半导体晶片146。在图4k中，用研磨机190来可选地去除密封剂162的一部分以连同半导体管芯124的背表面128一起平坦化密封剂。还可以用蚀刻工艺或CMP来使密封剂162平坦化。
用化学蚀刻、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描或湿式剥模来去除载体140和界面层142以露出半导体管芯124的有源表面130和导电层132以及密封剂162。图4l示出了具有嵌入密封剂162内的半导体管芯124的重构半导体晶片146的平面图。
图4m示出了临时基板或载体192，其包含诸如硅、聚合物、氧化铍的牺牲基底材料、或用于结构支撑的其他合适的低价刚性材料。在载体192上形成中间层或双面胶带194作为临时粘合剂结合膜或蚀刻终止层。具有密封剂162的重构半导体晶片146安装于载体192上面的界面层194，其中有源表面130远离载体定向。
在图4n中，绝缘或钝化层200使用PVD、CVD、印刷、旋涂、喷涂、层压、烧结或热氧化形成于密封剂162、有源表面130和导电层132上面。绝缘层200包含一层或多层二氧化硅（SiO2）、氮化硅（Si3N4）、氮氧化硅（SiON）、五氧化二钽（Ta2O5）、氧化铝（Al2O3）、或具有类似绝缘和结构性质的其它材料。通过图案化光致抗蚀剂层用蚀刻工艺来去除绝缘层200的一部分以露出导电层132。
使用诸如印刷、PVD、CVD、溅射、电解镀覆和化学镀覆的图案化和金属沉积工艺在绝缘层200和导电层132上面形成导电层202。导电层202可以是一层或多层Al、Cu、Sn、Ti、Ni、Au、Ag或其它适当的导电材料。导电层202的一部分水平地沿着绝缘层200且与半导体管芯124的有源表面130平行地延伸以将电互连横向地重新分配到导电层132。导电层202操作为用于半导体管芯124的电信号的扇出重新分布层（RDL）。导电层202的一部分电连接至导电层132。导电层202的其它部分根据半导体管芯124的连接性而是电公共或电隔离的。
在图4o中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压在绝缘层200和导电层202上面形成绝缘或钝化层204。绝缘层204可以是一层或多层SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其他材料。用具有图案化光致抗蚀剂层的蚀刻过程来去除绝缘层204的一部分，以使导电层202暴露。
使用蒸发、电解镀覆、化学镀覆、球滴或丝网印刷工艺在暴露的导电层202上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选助熔剂溶液。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或无铅焊料。使用适当的附着或结合工艺将凸块材料结合到导电层202。在一个实施例中，通过将材料加热至其熔点以上对凸块材料进行回流以形成球或凸块206。在某些应用中，对凸块206进行二次回流以改善到导电层202的电接触。还可以将凸块206压缩接合到导电层202。凸块206表示能够在导电层202上形成的一种类型的互连结构。互连结构还可以使用柱形凸块、微型凸块或其它电互连。
绝缘层202和204、导电层202、和凸块206的组合组成在半导体管芯124和密封剂162上面形成的堆积互连结构208。可以在堆积互连结构208中形成附加绝缘层和RDL以用于到半导体管芯124的互连。
重构半导体晶片146通过密封剂162和堆积互连结构208用锯条或激光切割工具210分割成各个扇出嵌入式晶片级球栅阵列（eWLB）封装212。通过化学蚀刻、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描或湿式剥模来去除载体192和界面层194。
图5示出了分割和载体192和界面层194的去除之后的扇出eWLB 212。半导体管芯124的导电层132电连接至导电层202和凸块206。扇出eWLB 212由具有比半导体晶片120的直径和表面面积大的直径和表面面积的重构半导体晶片146形成。在一个实施例中，重构半导体晶片146具有比半导体晶片120的表面面积大10-50%的表面面积。载体140和重构半导体晶片146的较大表面面积容纳更多的半导体管芯124并降低制造成本，因为每个重构半导体晶片处理更多的半导体管芯124。密封剂162在温度和压力下在套式模具150内形成以用于具有较小翘曲的平面密封剂覆盖。密封剂162的厚度跨重构半导体晶片146保持均匀，例如小于5%偏差。
图6示出其中密封剂162设置在半导体管芯124的背表面128上的扇出eWLB 214的实施例，即没有图4k所示的密封剂的可选平坦化。半导体管芯124的导电层132电连接至导电层202和凸块206。扇出eWLB 214由具有比半导体晶片120的直径和表面面积大的直径和表面面积的重构半导体晶片146形成。在一个实施例中，重构半导体晶片146具有比半导体晶片120的表面面积大10-50%的表面面积。载体140和重构半导体晶片146的较大表面面积容纳更多的半导体管芯124并降低制造成本，因为每个重构半导体晶片处理更多的半导体管芯124。密封剂162在温度和压力下在套式模具150内形成以用于具有较小翘曲的平面密封剂覆盖。密封剂162的厚度跨重构半导体晶片146保持均匀，例如小于5%偏差。
图7和8说明安装于载体140之前、即在晶片级建立半导体管芯124的KGD状态的测试工艺。图7示出其中晶片测试探针224电连接至包含于半导体晶片120中的每个半导体管芯124上的导电层132的测试站220。测试站220在每个半导体124处于晶片形式的同时执行每个半导体124的完全电和机械测试。图8示出用于包含于半导体晶片120中的半导体管芯124的温度循环、老化合格、可靠性测试、和环境测试的测试站226。一旦建立了半导体管芯124的KGD状态，则将半导体管芯安装于载体140，如在图4b-4d中所述。
总而言之，半导体晶片120包括在半导体晶片的表面面积内形成的多个半导体管芯124。半导体管芯124是从半导体晶片120分割的。载体140具有大于半导体晶片120的表面面积的表面面积。载体140的表面面积比半导体晶片120的表面面积大10-50%。半导体管芯124安装于载体140以形成重构半导体晶片146。半导体管芯124可以是KGD。安装于载体140的半导体管芯124的数目大于从半导体晶片120分割的半导体管芯124的数目。替换地，安装于载体140的半导体管芯的数目大于能够使用相同的一组制造工具安装于载体148的半导体管芯的数目，载体148小于载体140。
重构半导体晶片146设置在套式模具150内。套式模具150被闭合，其中半导体管芯124设置在套式模具的腔体156内。在一个实施例中，上模具支撑体152具有腔体156。下模具支撑体154具有弹簧加载升降销158。重构半导体晶片146设置于弹簧加载升降销158上面。密封剂162沉积在重构半导体晶片146上面。套式模具150闭合，使得下模具支撑体154和上模具支撑体152在压力下接触载体140以在上模具支撑体的腔体156内包围半导体管芯124和密封剂162并压缩弹簧加载升降销158。密封剂162在提高的温度和压力下分散在腔体156内的半导体管芯124周围。替换地，上模具支撑体172包括进口176和腔体178。下模具支撑体174具有弹簧加载升降销180。重构半导体晶片146设置于弹簧加载升降销180上面。套式模具170闭合，使得下模具支撑体174和上模具支撑体172接触载体140（其中半导体管芯124设置在上模具支撑体的腔体178内），并压缩弹簧加载升降销180。密封剂186通过进口176被注入到腔体180中。密封剂186在提高的温度和压力下分散在半导体管芯124周围。重构半导体晶片146被从套式模具去除。密封剂162被平坦化以露出半导体管芯124的背表面128。互连结构208在重构半导体晶片146上面形成。互连结构208包括在重构半导体晶片146的表面上面形成的绝缘层200。导电层202在绝缘层200上面形成。绝缘层204在绝缘层200和导电层202上面形成。
尽管已经详细说明了本发明的一个或更多实施例，但是本领域技术人员应当意识到，可以在不偏离如随后的权利要求提及的本发明的范围的情况下对那些实施例做出修改和改写。

Claims (15)

1.一种制造半导体器件的方法，包括：
提供半导体晶片，其包括形成于半导体晶片的表面面积内的多个半导体管芯；
从半导体晶片分割半导体管芯；
提供具有比半导体晶片的表面面积大的表面面积的载体；以及
将半导体管芯安装于载体以形成重构晶片，其中，安装于载体的半导体管芯的数目大于从半导体晶片分割的半导体管芯的数目。
2.权利要求1的方法，其中，所述半导体管芯是已知良好半导体管芯。
3.权利要求1的方法，其中，载体的表面面积比半导体晶片的表面面积大10-50%。
4.权利要求1的方法，还包括：
提供套式模具；
将重构晶片设置在套式模具内；
将套式模具闭合，其中半导体管芯设置于套式模具的腔体内；
在温度和压力下将密封剂分散在腔体内的半导体管芯周围；
从套式模具去除重构晶片；以及
在重构晶片上面形成互连结构。
5.权利要求4的方法，其中，提供套式模具包括；
提供包括该腔体的上模具支撑体；
提供具有弹簧加载升降销的下模具支撑体；
将重构晶片安装在弹簧加载升降销上面；
在重构晶片上面沉积密封剂；
闭合套式模具，使得下模具支撑体和上模具支撑体在压力下接触载体以包围在上模具支撑体的腔体内的半导体管芯和密封剂并压缩弹簧加载升降销；以及
在提升的温度下在半导体管芯周围分散密封剂。
6.权利要求4的方法，还包括：
提供包括进口和该腔体的上模具支撑体；
提供具有弹簧加载升降销的下模具支撑体；
将重构晶片安装在弹簧加载升降销上面；
将套式模具闭合，使得下模具支撑体和上模具支撑体接触载体并压缩弹簧加载升降销，其中半导体管芯被设置在上模具支撑体的腔体内；以及
在提升的温度下通过进口向半导体管芯周围的腔体中注入密封剂。
7.权利要求4的方法，其中，形成互连结构包括：
在重构半导体晶片的表面上面形成第一绝缘层；
在第一绝缘层上面形成导电层；以及
在第一绝缘层和导电层上面形成第二绝缘层。
8.一种由以下工艺制造的半导体器件，包括；
提供半导体晶片，其包括形成于半导体晶片的表面面积内的多个半导体管芯；
从半导体晶片分割半导体管芯；
提供具有比半导体晶片的表面面积大的表面面积的载体；以及
将半导体管芯安装于载体以形成重构晶片，其中，安装于载体的半导体管芯的数目大于从半导体晶片分割的半导体管芯的数目。
9.权利要求8的半导体器件，其中，载体的表面面积比半导体晶片的表面面积大10-50%。
10.权利要求8的半导体器件，还包括：
提供套式模具；
将重构晶片设置在套式模具内；
将套式模具闭合，其中半导体管芯设置于套式模具的腔体内；
在温度和压力下将密封剂分散在腔体内的半导体管芯周围；
从套式模具去除重构晶片；以及
在重构晶片上面形成互连结构。
11.一种制造半导体器件的方法，包括：
提供半导体晶片，其包括形成于半导体晶片的表面面积内的多个半导体管芯；
从半导体晶片分割半导体管芯；
提供具有比第二载体的表面面积大的表面面积的第一载体；以及
使用一组制造工具将半导体管芯安装于第一载体以形成重构晶片，其中，安装于第一载体的半导体管芯的第一数目大于能够使用该组制造工具安装于小于第一载体的第二载体的半导体管芯的第二数目。
12.权利要求11的方法，其中，所述半导体管芯是已知良好半导体管芯。
13.权利要求11的方法，还包括：
提供套式模具；
将重构晶片设置在套式模具内；
将套式模具闭合，其中半导体管芯设置于套式模具的腔体内；
在温度和压力下将密封剂分散在腔体内的半导体管芯周围；
从套式模具去除重构晶片；以及
在重构晶片上面形成互连结构。
14.权利要求13的方法，其中，提供套式模具包括；
提供包括该腔体的上模具支撑体；
提供具有弹簧加载升降销的下模具支撑体；
将重构晶片安装在弹簧加载升降销上面；
在重构晶片上面沉积密封剂；
闭合套式模具，使得下模具支撑体和上模具支撑体在压力下接触载体以包围在上模具支撑体的腔体内的半导体管芯和密封剂并压缩弹簧加载升降销；以及
在提升的温度下在半导体管芯周围分散密封剂。
15.权利要求13的方法，还包括：
提供包括进口和该腔体的上模具支撑体；
提供具有弹簧加载升降销的下模具支撑体；
将重构晶片安装在弹簧加载升降销上面；
将套式模具闭合，使得下模具支撑体和上模具支撑体接触载体并压缩弹簧加载升降销，其中半导体管芯被设置在上模具支撑体的腔体内；以及
在提升的温度下通过进口向半导体管芯周围的腔体中注入密封剂。
CN201210368222.XA 2011-10-06 2012-09-28 形成具有较大载体的重构晶片的半导体器件和方法 Active CN103035578B (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US201161544248P 2011-10-06 2011-10-06
US61/544,248 2011-10-06
US61/544248 2011-10-06
US13/295,843 2011-11-14
US13/295,843 US8513098B2 (en) 2011-10-06 2011-11-14 Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
US13/295843 2011-11-14
US13/366008 2012-02-03
US13/366,008 US8524577B2 (en) 2011-10-06 2012-02-03 Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
US13/366,008 2012-02-03

Publications (2)

Publication Number Publication Date
CN103035578A true CN103035578A (zh) 2013-04-10
CN103035578B CN103035578B (zh) 2017-08-18

Family

ID=48022343

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210368222.XA Active CN103035578B (zh) 2011-10-06 2012-09-28 形成具有较大载体的重构晶片的半导体器件和方法

Country Status (1)

Country Link
CN (1) CN103035578B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915353A (zh) * 2013-01-03 2014-07-09 新科金朋有限公司 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
CN104701195A (zh) * 2013-11-02 2015-06-10 新科金朋有限公司 半导体器件及形成嵌入式晶片级芯片规模封装的方法
CN106935556A (zh) * 2015-12-31 2017-07-07 三星电子株式会社 半导体封装件及其制造方法
US11011423B2 (en) 2012-10-02 2021-05-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US11222793B2 (en) 2012-10-02 2022-01-11 STATS ChipPAC Pte. Ltd. Semiconductor device with encapsulant deposited along sides and surface edge of semiconductor die in embedded WLCSP
US11488933B2 (en) 2013-01-03 2022-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438686A (zh) * 2002-02-15 2003-08-27 恩益禧电子股份有限公司 半导体器件及其制造方法
US20080241998A1 (en) * 2007-03-30 2008-10-02 Motorola, Inc. Method for fabricating a low cost integrated circuit (ic) package
US20080254575A1 (en) * 2007-04-10 2008-10-16 Infineon Technologies Ag Encapsulation method and apparatus
US20110049694A1 (en) * 2009-08-26 2011-03-03 Qualcomm Incorporated Semiconductor Wafer-To-Wafer Bonding For Dissimilar Semiconductor Dies And/Or Wafers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438686A (zh) * 2002-02-15 2003-08-27 恩益禧电子股份有限公司 半导体器件及其制造方法
US20080241998A1 (en) * 2007-03-30 2008-10-02 Motorola, Inc. Method for fabricating a low cost integrated circuit (ic) package
US20080254575A1 (en) * 2007-04-10 2008-10-16 Infineon Technologies Ag Encapsulation method and apparatus
US20110049694A1 (en) * 2009-08-26 2011-03-03 Qualcomm Incorporated Semiconductor Wafer-To-Wafer Bonding For Dissimilar Semiconductor Dies And/Or Wafers

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011423B2 (en) 2012-10-02 2021-05-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US11222793B2 (en) 2012-10-02 2022-01-11 STATS ChipPAC Pte. Ltd. Semiconductor device with encapsulant deposited along sides and surface edge of semiconductor die in embedded WLCSP
US11961764B2 (en) 2012-10-02 2024-04-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of making a wafer-level chip-scale package
CN103915353A (zh) * 2013-01-03 2014-07-09 新科金朋有限公司 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
US11488933B2 (en) 2013-01-03 2022-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US11488932B2 (en) 2013-01-03 2022-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
CN104701195A (zh) * 2013-11-02 2015-06-10 新科金朋有限公司 半导体器件及形成嵌入式晶片级芯片规模封装的方法
CN104701195B (zh) * 2013-11-02 2019-11-29 新科金朋有限公司 半导体器件及形成嵌入式晶片级芯片规模封装的方法
CN106935556A (zh) * 2015-12-31 2017-07-07 三星电子株式会社 半导体封装件及其制造方法

Also Published As

Publication number Publication date
CN103035578B (zh) 2017-08-18

Similar Documents

Publication Publication Date Title
CN102194740B (zh) 半导体器件及其形成方法
CN102543772B (zh) 结合晶片级不同尺寸半导体管芯的方法和半导体器件
US9397050B2 (en) Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
US9153544B2 (en) Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
CN101989558B (zh) 半导体器件及其制造方法
CN102683279B (zh) 半导体器件和形成牺牲保护层以在单体化期间保护半导体管芯边缘的方法
CN203644756U (zh) 半导体装置
CN102194717B (zh) 半导体器件和在半导体管芯周围形成绝缘层的方法
CN102194718B (zh) 半导体器件及其制造方法
US8241964B2 (en) Semiconductor device and method of embedding bumps formed on semiconductor die into penetrable adhesive layer to reduce die shifting during encapsulation
US8110440B2 (en) Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US9136144B2 (en) Method of forming protective material between semiconductor die stacked on semiconductor wafer to reduce defects during singulation
CN102738067A (zh) 半导体器件以及用于形成半导体封装的方法
US10916482B2 (en) Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more EWLB packages per wafer with encapsulant deposited under temperature and pressure
CN103165477A (zh) 形成垂直互连结构的方法和半导体器件
CN103681607A (zh) 半导体器件及其制作方法
CN101996894A (zh) 半导体器件和围绕管芯周边形成坝材料以减小翘曲的方法
CN103035578B (zh) 形成具有较大载体的重构晶片的半导体器件和方法
US8513098B2 (en) Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
CN203351587U (zh) 半导体器件
US8802505B2 (en) Semiconductor device and method of forming a protective layer on a backside of the wafer
CN203386745U (zh) 在Fo-WLCSP中具有双面互连结构的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Singapore City

Patentee after: STATS ChipPAC Pte. Ltd.

Address before: Singapore City

Patentee before: STATS ChipPAC Pte. Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200103

Address after: No. 500, Linjiang Road, Yuecheng District, Shaoxing City, Zhejiang Province

Patentee after: Changdian integrated circuit (Shaoxing) Co.,Ltd.

Address before: Singapore City

Patentee before: STATS ChipPAC Pte. Ltd.