CN105895626B - 半导体装置封装及其制作方法 - Google Patents

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Abstract

本发明涉及一种半导体装置封装。所述半导体装置封装包含衬底、半导体装置、多个电子组件、第一封装主体、经图案化导电层及馈电元件。所述半导体装置及所述多个电子组件安置在所述衬底上。所述第一封装主体覆盖所述半导体装置，但暴露所述多个电子组件。所述经图案化导电层形成于所述第一封装主体上。所述馈电元件将所述经图案化导电层电连接到所述多个电子组件。

Description

半导体装置封装及其制作方法
技术领域
本发明大体上涉及半导体装置封装及其制作方法。更确切地说，本发明涉及具有天线的半导体装置封装。
背景技术
例如使用蓝牙、WiFi、WiMax或其它无线通信接口的无线通信技术在用户中风行。天线为用于无线通信技术之重要组件。另外，电子产品持续倾向于纤细、紧凑及轻质的外观尺寸。无线通信装置的大小减小已产生对于小尺寸天线的需求，所述天线集成到无线通信装置耦合到天线的相同封装外壳中。然而，将天线集成到封装外壳中，无线通信装置存在技术挑战。
将天线并入到半导体装置(例如无线通信装置)封装中可导致天线与半导体装置的不同部分之间的电磁交互及耦合。此可导致在效率及带宽以及其它方面的天线性能降低，且还可能导致天线失调及半导体装置的可能故障。
溅镀技术可用以在经图案化金属层中形成天线。然而，即使此类经图案化金属层的厚度也不能容易且精确地通过此技术实现，且不平坦性可不利地影响天线的性能。另外，例如衬垫、插脚、迹线及接地平面等半导体装置封装组件也可能干扰天线。
一些半导体装置封装进一步并入匹配电路以改善天线的性能，且匹配电路在封装或组装期间由囊封材料覆盖。然而，一旦组装过程完成，天线便不能再调整，因为匹配电路被囊封。不能满足天线的性能标准可导致经封装结构的损失，包括相对较高成本的半导体装置。
额外匹配电路可建置在系统衬底(例如半导体装置封装衬底安装到的印刷电路板(PCB))上以改善并入到半导体装置封装中的天线的性能，但此举在成本及复杂度减小方面并无效果。此外，半导体装置封装衬底与系统衬底之间的阻抗误配可能使天线性能劣化。
就是在此背景下，产生了开发本文所述的半导体装置封装及相关方法的需要。
发明内容
根据本发明的实施例，提供一种半导体装置封装。所述半导体装置封装包括衬底、半导体装置、多个电子组件、第一封装主体、经图案化导电层及馈电元件。所述半导体装置及所述多个电子组件安置在衬底上。所述第一封装主体覆盖所述半导体装置但暴露所述多个电子组件。所述经图案化导电层形成于所述第一封装主体上。所述馈电元件将所述经图案化导电层电连接到所述多个电子组件。
根据本发明的另一实施例，提供一种制作半导体装置封装的制造方法。制作半导体装置封装的所述方法包含：提供具有第一表面及与所述第一表面对置的第二表面的衬底；将多个第一电子组件及多个第二电子组件安裝在衬底的所述第一表面上；用第一囊封材料覆盖所述多个第一电子组件及衬底的所述第一表面以形成第一封装主体，其中所述第一封装主体暴露所述多个第二电子组件；以及在所述第一封装主体上形成经图案化导电层。
附图说明
图1A说明根据本发明的实施例的半导体装置封装的透视图；
图1B说明如图1A中所展示的半导体装置封装的俯视图；
图1C说明如图1B中所示的半导体装置封装的横截面图；
图2A说明根据本发明的另一实施例的半导体装置封装的透视图；
图2B说明如图2A中所示的半导体装置封装的俯视图；
图2C说明如图2B中所示的半导体装置封装的横截面图；
图3A说明根据本发明的实施例的半导体装置封装的匹配电路；
图3B说明根据本发明的另一实施例的半导体装置封装的匹配电路；
图3C说明根据本发明的另一实施例的半导体装置封装的匹配电路；
图3D说明根据本发明的另一实施例的半导体装置封装的匹配电路；
图4A说明根据本发明的实施例的半导体装置封装的天线的频率响应的实例；
图4B说明根据本发明的另一实施例的半导体装置封装的天线的频率响应的实例；
图5A、图5B、图5C、图5D及图5E说明根据本发明的实施例的制造方法；以及
图6A、图6B、图6C、图6D、图6E及图6F说明根据本发明的另一实施例的制造方法。
贯穿图式和具体实施方式使用共同参考数字以指示相同或类似元件。从以下结合附图作出的具体实施方式，本发明将会更显而易见。
具体实施方式
图1A说明根据本发明的实施例的半导体装置封装的透视图。图1B说明图1A的半导体装置封装的俯视图。参考图1A和1B，半导体封装1包含衬底10、半导体装置11、第一封装主体12、经图案化导电层13、匹配电路14、馈电元件15a及多个第一电子组件16。
衬底10具有顶表面101及与顶表面101对置的底表面102。衬底10可包含但不限于例如多层有机衬底、陶瓷衬底或例如硅衬底等半导体衬底，但其可包含其它半导体材料。尽管其未在图1A中展示或编号，但衬底10还包含用于电连接的迹线、衬垫、通孔及至少一个接地平面。
半导体装置11安置在衬底10的顶表面101上。半导体装置11可为但不限于形成于硅衬底上或其中的集成电路(IC)。
第一电子组件16安置在衬底10的顶表面101上。第一电子组件16可包含例如有源组件(例如，基带组件、存储器、收发器、功率放大器、低噪声放大器、开关等等)或无源组件(例如，电阻器、电容器、电感器等等)。第一电子组件16电连接到半导体装置11。
匹配电路14可包含多个第二电子组件141、142及143。第二电子组件141、142及143安置在衬底10的顶表面101上。第二电子组件141、142及143安置在衬底10的拐角附近。第二电子组件141、142及143可包含例如例如电容器或电感器等无源电子组件。第二电子组件141、142及143中的每一者可为但不限于包含至少一对导电端子(例如标记为141a、141b、142a、142b、143a及143b的相应导电端子)的表面安装装置(SMD)型组件。在图1A及IB中所说明的实施例中，导电端子141b电连接到导电端子142b及导电端子143a，导电端子142a电连接到半导体装置11，且导电端子143b接地。
第一封装主体12具有顶表面121。第一封装主体12覆盖或囊封衬底10的顶表面101、半导体装置11及第一电子组件16。然而，第一封装主体12暴露匹配电路14。第一封装主体12可包含但不限于例如环氧模塑化合物(EMC)、聚酰亚胺(PI)、酚或硅氧烷等囊封材料。
经图案化导电层13形成于第一封装主体12的顶表面121上。经图案化导电层13可包含但不限于铜(Cu)、铝(Al)或另一适合的金属或合金。经图案化导电层13可包含但不限于隙缝天线、环形天线或印刷天线。
馈送元件15a囊封在第一封装主体12中。馈送元件15a穿透第一封装主体12且将经图案化导电层13电连接到匹配电路14。在此实施例中，馈电元件15a将经图案化导电层13电连接到导电端子141a。馈电元件15a可为例如金属柱(metal pillar)、金属立柱(metalpost)或导电通孔，且可由铜或另一适合的金属或合金形成。
第二电子组件141、142及143中的每一者可拆卸且可替换，使得由第一封装主体12暴露的所暴露匹配电路14的组件中的每一者可由另一合适组件替换以执行不同功能或满足另一设计要求。举例来说，可使用具有不同电容或电感的组件来替换第二电子组件141、142或143中的一者。因此，尽管半导体装置封装1的大多数组件或装置(例如半导体装置11、第一电子组件16、馈电元件15a)由第一封装主体12覆盖或囊封，但可通过用其它合适组件替换匹配电路14的一部分或全部来调整经图案化导电层13的性能。
图1C说明跨图1B的线AA'的半导体装置封装的横截面图。参考图1C，多个接合元件17形成于衬底10的底表面102。接合元件17包含多个接合垫171及焊球172。
图2A说明根据本发明的另一实施例的半导体装置封装的透视图。图2B说明如图2A中所示的半导体装置封装的俯视图。
参考图2A，图2A的半导体装置封装2类似于参考图1A所说明及描述的半导体装置封装1，只是半导体装置封装2进一步包含电磁干扰屏蔽物18及第二封装主体19。
第二封装主体19囊封半导体装置11、第一电子组件16及衬底10的顶表面101的一部分。然而，第二封装主体19暴露匹配电路14。第二封装主体19可包含但不限于例如EMC、PI、酚或硅氧烷等囊封材料。
电磁干扰屏蔽物18覆盖第二封装主体19。电磁干扰屏蔽物18可保形地形成于第二封装主体19上。在一个实施例中，电磁干扰屏蔽物18沉积为导电薄膜，其可包含例如Al、Cu、铬(Cr)、锡(Sn)、金(Au)、银(Ag)、镍(Ni)、不锈钢或其混合物、合金或其它组合。电磁干扰屏蔽物18可包含单个导电层。或者，电磁干扰屏蔽物18可包含由相同材料或不同材料形成的若干导电层。第一封装主体12囊封电磁干扰屏蔽物18。第一封装主体12与第二封装主体19可由相同材料形成；然而，可对于第一封装主体12与第二封装主体19使用不同材料。根据本发明的另一实施例，第一封装主体12与第二封装主体19可由不同材料形成。电磁干扰屏蔽物18可接地(例如，电连接到衬底10的接地平面)以提供减小电磁干扰的电路径。
如关于图1A和1B的实施例所描述，所暴露匹配电路14的第二电子组件141、142及143中的每一者可拆卸且可由另一合适组件替换，以执行不同功能或满足另一设计要求。换句话说，对于图2A及2B的半导体装置封装2，匹配电路14由第二封装主体19、电磁干扰屏蔽物18及第一封装主体12暴露。因此，尽管半导体装置封装2的大多数组件或装置(例如半导体装置11、第一电子组件16、馈电元件15a)由第二封装主体19、电磁干扰屏蔽物18及第一封装主体12覆盖或囊封，但仍可通过用其它合适组件替换匹配电路14的第二电子组件141、142及143的一部分或全部来调整经图案化导电层13的性能。
图2C说明跨图2B中所示的线BB'的半导体装置封装的横截面图。
图3A说明根据本发明的实施例的半导体装置封装的匹配电路14。匹配电路14为T型匹配电路，且包含多个第二电子组件141、142及143。第二电子组件141具有一对导电端子141a及141b。第二电子组件142具有一对导电端子142a及142b。第二电子组件143具有一对导电端子143a及143b。导电端子141b电连接到导电端子142b及导电端子143a。导电端子142a电连接到信号源，例如如参考图1A或图2A所说明及描述的半导体装置11的输出。导电端子143b接地。导电端子141a电连接到天线13，如参考图1A或图2A所说明及描述。
可替代图3A的T型匹配电路14或与其组合地使用其它类型的匹配电路14。图3B、3C及3D中说明一些非限制性实例。
图3B说明根据本发明的另一实施例的半导体装置封装的π型匹配电路14a。
图3C说明根据本发明的另一实施例的半导体装置封装的Г型匹配电路14b。
图3D说明根据本发明的另一实施例的半导体装置封装的L型匹配电路14c。
预期如图3A、3B、3C及3D所示的匹配电路14、14a、14b及14c中的每一者可变化，例如包含较多组件或例如通过组合两个或两个以上匹配电路。
图4A说明其中匹配电路不暴露的半导体装置封装的天线的频率响应曲线图。确定天线所发射的信号的性能时的重要特性是回程损失，回程损失是指从天线反射的能量。在图4A中，回程损失标绘在y轴上，标记为S11。回程损失的值为以分贝(dB)表达的负对数。图4A展示匹配电路未暴露的半导体装置封装的天线的频率响应40a。标记41指示在2.400千兆赫(GHz)下为-12.105dB的回程损失，且标记42指示在2.500GHz的频率下为-14.413dB的回程损失。
图4B说明根据本发明的另一实施例的半导体装置封装的天线的频率响应曲线图。图4B展示如参考图2A所说明及描述且包含图3A的匹配电路14的半导体装置封装2的天线13的频率响应40b。标记43指示在2.400GHz的频率下为-21.159dB的回程损失，且标记44指示在2.500GHz的频率下为-23.413dB的回程损失。
返回参考图4A，匹配电路未暴露的半导体装置封装在零到6GHz的频率范围内具有-13分贝(dB)的平均损失特性。与图4B相比，使用如关于图2A所描述的具有图3A的匹配电路14的暴露匹配电路，在相同频率范围内的平均损失特性改善为-22dB。更一般地说，在一些实施例中，平均损失特性为约-15dB或更小、约-18dB或更小、约-20dB或更小，或约-22dB或更小。如参考图4A及图4B所描述及说明的频率响应可例如通过向量网络分析器(VNA)来获得。
图5A、图5B、图5C、图5D及图5E说明根据本发明的实施例的制造方法。
参考图5A，提供具有多个衬底10的衬底条带。衬底条带可包含分离个别衬底10的锯痕或划痕线(例如，以点线所示的划痕线S)。每一衬底10具有顶表面101及底表面102。多个接合垫171形成于底表面102上。接合垫171可例如通过光刻或通过镀敷技术而形成。多个半导体装置11、多个第一电子组件16及多个第二电子组件141、142、143附接或安装到顶表面101。半导体装置11与第二电子组件141、142及143通过每一衬底10的互连结构(图5A中未展示)电连接，所述互连结构可包含例如衬垫、迹线及通孔等组件。
参考图5B，顶表面101、半导体装置11及第一电子组件16由可由囊封材料形成的第一封装主体12覆盖或囊封。第二电子组件141、142及143由第一封装主体12暴露。多个贯通孔(via hole)15ah形成于第一封装主体12中。
用于形成第一封装主体12的技术可为但不限于模制技术，所述模制技术使用囊封材料借助于模套(未展示)或拦坝填充施配(dam and fill dispensing)来囊封顶表面101、多个半导体装置11及第一电子组件16，但暴露第二电子组件141、142及143。贯通孔15ah可例如通过激光钻孔或蚀刻技术来形成。
参考图5C，以导电材料填充贯通孔15ah以形成多个通孔15a。填充于贯通孔15ah中的导电材料可包含但不限于铜或另一适合的金属或合金。
参考图5D，经图案化导电层13形成于第一封装主体12的顶表面121上。经图案化导电层13经形成以接触通孔15a，其中通孔15a将经图案化导电层13电连接到第二电子组件141、142及143。经图案化导电层13可例如通过溅镀技术来形成。可通过调整第二电子组件141、142及143来补偿经图案化导电层13的厚度变化，如下文所描述。
参考图5E，对衬底条带执行单体化过程。切割工具51可用以沿着锯痕或划痕线(例如，划痕线S)切割衬底条带以执行单体化过程。在分离过程之后，多个焊球172(图5E中未展示)可形成于接合垫171上以形成如图1C中所示的多个半导体装置封装1。
由第一封装主体12暴露的第二电子组件141、142及143中的每一者可拆卸且可替换。举例来说，所暴露的第二电子组件141、142及143中的每一者可针对阻抗匹配或另一设计要求而由至少一个第三电子组件(图5E中未展示)替换。因此，尽管半导体装置封装的半导体装置11、第一电子组件16及馈电元件15a由第一封装主体12覆盖或囊封，但可通过用一或多个第三电子组件替换第二电子组件141、142及143的一部分或全部来调整经图案化导电层13的性能。第三电子组件可类似于第二电子组件141、142及143，其可包含但不限于例如电容器或电感器等无源电子组件。
图6A、图6B、图6C、图6D、图6E及图6F说明根据本发明的另一实施例的制造方法。
参考图6A，提供具有多个衬底10的衬底条带。衬底条带可包含分离个别衬底10的锯痕或划痕线(例如，以点线所示的划痕线S)。每一衬底10具有顶表面101及底表面102。多个接合垫171形成于底表面102上。接合垫171可例如通过光刻或通过镀敷技术而形成。多个半导体装置11、多个第一电子组件16及多个第二电子组件141、142、143附接或安装到顶表面101。半导体装置11与第二电子组件141、142及143通过每一衬底10的互连结构(图6A中未展示)电连接，所述互连结构可包含例如衬垫、迹线及通孔等组件。
参考图6B，顶表面101、半导体装置11及第一电子组件16由可由囊封材料形成的第二封装主体19覆盖或囊封。第二电子组件141、142及143由第二封装主体19暴露。
用于形成第二封装主体19的技术可为但不限于模制技术，所述模制技术使用囊封材料借助于模套(未展示)来囊封顶表面101、半导体装置11及第一电子组件16，但暴露第二电子组件141、142及143。
参考图6C，电磁干扰屏蔽物18保形地形成于第二封装主体19上。电磁干扰屏蔽物18可沉积为导电薄膜，且可包含例如Al、Cu、Cr、Sn、Au、Ag、Ni、不锈钢或其混合物、合金或其它组合。电磁干扰屏蔽物18可电连接到衬底10的接地平面(图6C中未展示)以提供减小电磁干扰的电路径。
参考图6D，顶表面101及电磁干扰屏蔽物18由可由囊封材料形成的第一封装主体12覆盖或囊封。第二电子组件141、142及143由第一封装主体12暴露。多个通孔15a形成于第一封装主体12中。
用于形成第一封装主体12的技术可为但不限于模制技术，所述模制技术使用囊封材料借助于模套来囊封顶表面101及电磁干扰屏蔽物18，但暴露第二电子组件141、142及143。第一封装主体12与第二封装主体19可由相同材料形成，或可由不同材料形成。通孔15a可包含但不限于铜或另一适合的金属或合金。
参考图6E，经图案化导电层13形成于第一封装主体12的顶表面121上。经图案化导电层13经形成以接触通孔15a，其中通孔15a将经图案化导电层13电连接到第二电子组件141、142及143。经图案化导电层13可例如通过溅镀技术来形成。
参考图6F，对衬底条带执行单体化。切割工具61可用以沿着划痕线(例如，以点线所示的划痕线S)切割衬底条带以执行单体化过程。在单体化之后，多个焊球172(图6F中未展示)可形成于接合垫171上以形成如图2C中所示的多个半导体装置封装2。
根据本发明的另一实施例，可替代模制化合物而使用由预浸复合纤维(预浸体)制得的薄片。所述薄片可堆叠或层压到顶表面101以形成第一封装主体12以暴露第二电子组件141、142及143。
由第一封装主体12暴露的第二电子组件141、142及143中的每一者可拆卸且可替换。举例来说，所暴露的第二电子组件141、142及143中的每一者可针对阻抗匹配或另一设计要求而由至少一个第三电子组件(图6F中未展示)替换。因此，尽管半导体装置封装的半导体装置11、第一电子组件16及馈电元件15a由第一封装主体12覆盖或囊封，但仍可通过用一或多个第三电子组件替换第二电子组件141、142及143的一部分或全部来调整经图案化导电层13的性能。第三电子组件可类似于第二电子组件141、142及143，其可包含但不限于例如电容器或电感器等无源电子组件。
如本文中所使用，术语“大致”、“实质上”、“实质”及“约”用以描述及考量小的变化。当与事件或情形结合使用时，所述术语可以是指其中事件或情形明确发生的情况以及其中事件或情形极近似于发生的情况。举例来说，所述术语可以是指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本发明的真实精神及范围的情况下，可做出各种改变且可取代等效物。
如各种实例实施例中所示的封装及方法的构造及布置仅为说明性的。因此，所有此类修改意欲包含在本发明的范围内。任何过程或方法步骤的次序或顺序可根据替代实施例而变化或再定序。可在不脱离本发明的范围的情况下在实例实施例的设计、操作条件及布置上进行其它替代、修改、改变及省略。

Claims (17)

1.一种半导体装置封装，其包括：
衬底；
安置在所述衬底上的半导体装置；
安置在所述衬底上的多个电子组件；
第一封装主体，其覆盖所述半导体装置且暴露所述多个电子组件；
经图案化导电层，其形成于所述第一封装主体上；以及
馈送元件，其将所述经图案化导电层电连接到所述多个电子组件，其中所述馈送元件穿透所述第一封装主体。
2.根据权利要求1所述的半导体装置封装，其进一步包括囊封所述半导体装置的第二封装主体。
3.根据权利要求2所述的半导体装置封装，其中所述第一封装主体覆盖所述第二封装主体。
4.根据权利要求2所述的半导体装置封装，其中所述第一封装主体与所述第二封装主体是由不同材料形成。
5.根据权利要求2所述的半导体装置封装，其进一步包括覆盖所述第二封装主体的电磁干扰屏蔽物。
6.根据权利要求5所述的半导体装置封装，其中所述第一封装主体囊封所述电磁干扰屏蔽物。
7.根据权利要求1所述的半导体装置封装，其中所述多个电子组件是可拆卸的。
8.根据权利要求1所述的半导体装置封装，其中所述多个电子组件安置在所述衬底的拐角附近。
9.根据权利要求1所述的半导体装置封装，其中所述多个电子组件形成匹配电路。
10.根据权利要求1所述的半导体装置封装，其中所述多个电子组件电连接到所述半导体装置。
11.一种制作半导体装置封装的方法，其包括：
(a)提供具有第一表面及与所述第一表面对置的第二表面的衬底及形成所述衬底的互连结构，所述互连结构将多个第一电子组件中的多者电连接到多个第二电子组件中的多者；
(b)将所述多个第一电子组件及所述多个第二电子组件安裝在所述衬底的所述第一表面上；
(c)用第一囊封材料覆盖所述多个第一电子组件及所述衬底的所述第一表面以形成第一封装主体，其中所述第一封装主体暴露所述多个第二电子组件；以及
(d)在所述第一封装主体上形成经图案化导电层。
12.根据权利要求11所述的方法，其进一步包括在(c)之前通过第二囊封材料囊封所述多个第一电子组件及所述衬底的所述第一表面以形成第二封装主体，其中所述第二封装主体暴露所述多个第二电子组件。
13.根据权利要求12所述的方法，其进一步包括在所述第二封装主体上保形地形成电磁干扰屏蔽物。
14.根据权利要求13所述的方法，其进一步包括通过所述第一囊封材料囊封所述电磁干扰屏蔽物。
15.根据权利要求11所述的方法，其进一步包括将所述经图案化导电层电连接到所述多个第二电子组件。
16.根据权利要求11所述的方法，其进一步包括将所述多个第一电子组件电连接到所述多个第二电子组件。
17.根据权利要求11所述的方法，其进一步包括用至少一个第三电子组件替换所述多个第二电子组件中的至少一者。
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