JPH04283955A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04283955A JPH04283955A JP3074089A JP7408991A JPH04283955A JP H04283955 A JPH04283955 A JP H04283955A JP 3074089 A JP3074089 A JP 3074089A JP 7408991 A JP7408991 A JP 7408991A JP H04283955 A JPH04283955 A JP H04283955A
- Authority
- JP
- Japan
- Prior art keywords
- package
- integrated circuit
- ground
- circuit chip
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 239000000919 ceramic Substances 0.000 claims abstract description 6
- 238000001465 metallisation Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 abstract description 7
- 235000013405 beer Nutrition 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はプリント基板上に取り
付けるバイパスコンデンサの数を減少できる半導体装置
に関する。
付けるバイパスコンデンサの数を減少できる半導体装置
に関する。
【０００２】
【従来の技術】バイパスコンデンサというのは集積回路
を含む素子の電源線とグランド線の間に接続され、電源
からのノイズや基板配線からのノイズを除去するための
ものである。低速で機能する素子であれば容量が比較的
大きいコンデンサ１つでよい。しかし消費電流量が大き
いとか高速で機能する素子の場合は容量の大きいコンデ
ンサと、容量が小さく高速応答できるコンデンサの２つ
を接続する必要がある。
を含む素子の電源線とグランド線の間に接続され、電源
からのノイズや基板配線からのノイズを除去するための
ものである。低速で機能する素子であれば容量が比較的
大きいコンデンサ１つでよい。しかし消費電流量が大き
いとか高速で機能する素子の場合は容量の大きいコンデ
ンサと、容量が小さく高速応答できるコンデンサの２つ
を接続する必要がある。
【０００３】バイパスコンデンサはノイズを遮断するも
のであるから集積回路チップのできるだけ近くにあるの
が望ましい。集積回路素子はプリント基板に装着される
のであるから、バイパスコンデンサも従来はプリント基
板に取り付けられていた。これは集積回路チップに近い
こと、コンデンサの存在によってプリント基板の面積が
大きくならないことなどが要求される。つまりバイパス
コンデンサのために集積回路素子の実装密度が低下して
はならないのである。
のであるから集積回路チップのできるだけ近くにあるの
が望ましい。集積回路素子はプリント基板に装着される
のであるから、バイパスコンデンサも従来はプリント基
板に取り付けられていた。これは集積回路チップに近い
こと、コンデンサの存在によってプリント基板の面積が
大きくならないことなどが要求される。つまりバイパス
コンデンサのために集積回路素子の実装密度が低下して
はならないのである。
【０００４】従来は図３に示すように下方にリードピン
を持つコンデンサ２２がプリント基板２１に取り付けら
れていた。プリント基板２１のリード差込穴２３にコン
デンサのリードを差込み裏面の配線パターンにハンダ付
けするようになっている。これではコンデンサのために
プリント基板上に余分な面積が必要になって集積回路素
子２４の実装密度を高める事ができない。
を持つコンデンサ２２がプリント基板２１に取り付けら
れていた。プリント基板２１のリード差込穴２３にコン
デンサのリードを差込み裏面の配線パターンにハンダ付
けするようになっている。これではコンデンサのために
プリント基板上に余分な面積が必要になって集積回路素
子２４の実装密度を高める事ができない。
【０００５】そこで図４に示すような面実装型のバイパ
スコンデンサが主流になっている。プリント基板２１の
裏面のパターンにチップコンデンサ２５が取り付けられ
る。集積回路素子（ＩＣ、ＬＳＩ）の存在しない裏面に
取り付けられるのでプリント基板の表の面積をコンデン
サのために占有されるということがない。
スコンデンサが主流になっている。プリント基板２１の
裏面のパターンにチップコンデンサ２５が取り付けられ
る。集積回路素子（ＩＣ、ＬＳＩ）の存在しない裏面に
取り付けられるのでプリント基板の表の面積をコンデン
サのために占有されるということがない。
【０００６】
【発明が解決しようとする課題】しかしながら、プリン
ト基板の裏面にもＩＣ、ＬＳＩを実装しさらに実装密度
を高めるようになってきた。するとプリント基板の裏面
であってもコンデンサのために面積が取られるというの
は望ましくないことである。このような問題を克服しさ
らに高密度実装できるようにした半導体装置を提供する
ことが本発明の目的である。
ト基板の裏面にもＩＣ、ＬＳＩを実装しさらに実装密度
を高めるようになってきた。するとプリント基板の裏面
であってもコンデンサのために面積が取られるというの
は望ましくないことである。このような問題を克服しさ
らに高密度実装できるようにした半導体装置を提供する
ことが本発明の目的である。
【０００７】
【課題を解決するための手段】本発明の半導体装置は集
積回路チップと、集積回路チップを内部に保持するパッ
ケージと、パッケージの内部から外部へ貫通するリード
ピンと、集積回路チップのパッドとリードピンとを接続
するグランド線と電源線とを含む配線と、パッケージの
上面に設けられバイパスコンデンサを取り付けることの
できるパッドと、前記パッドとパッケージ内部のグラン
ド線及び電源線を接続するビアホールとを有することを
特徴とする。
積回路チップと、集積回路チップを内部に保持するパッ
ケージと、パッケージの内部から外部へ貫通するリード
ピンと、集積回路チップのパッドとリードピンとを接続
するグランド線と電源線とを含む配線と、パッケージの
上面に設けられバイパスコンデンサを取り付けることの
できるパッドと、前記パッドとパッケージ内部のグラン
ド線及び電源線を接続するビアホールとを有することを
特徴とする。
【０００８】
【作用】本発明に於いては集積回路のパッケージそのも
のにバイパスコンデンサを取り付けるようにしているの
でバイパスコンデンサ取り付けのためにプリント基板の
表裏面に余分な面積を必要としない。このためプリント
基板上の集積回路素子の実装密度を向上させることがで
きる。特に裏面にも集積回路素子を取り付けるようにし
た高密度実装の場合本発明は極めて有用である。
のにバイパスコンデンサを取り付けるようにしているの
でバイパスコンデンサ取り付けのためにプリント基板の
表裏面に余分な面積を必要としない。このためプリント
基板上の集積回路素子の実装密度を向上させることがで
きる。特に裏面にも集積回路素子を取り付けるようにし
た高密度実装の場合本発明は極めて有用である。
【０００９】さらにバイパスコンデンサと集積回路チッ
プとの距離が短くこれらを結合する配線から入るノイズ
を極めて少なくできる。
プとの距離が短くこれらを結合する配線から入るノイズ
を極めて少なくできる。
【００１０】
【実施例】図１によって本発明の実施例に係る半導体装
置の構造を説明する。これはセラミック板を積層してな
るセラミックパッケージであるが、本発明はもちろんプ
ラスチックパッケージに対しても適用することができる
。セラミック板１・・・が適当な枚数だけ上下方向に積
層されている。底板の上にはグランド用メタライズ層２
が被覆してありこの上に集積回路チップ３が固定してあ
る。パッケージの内部から外部へリードピン４、５が貫
通している。リードピンは数多くあって集積回路チップ
３上面の適当なパッドとリードピンの内端とがワイヤ６
によって接続されている。ここでは電源用リードピン４
とグランド面リードピン５を例示している。
置の構造を説明する。これはセラミック板を積層してな
るセラミックパッケージであるが、本発明はもちろんプ
ラスチックパッケージに対しても適用することができる
。セラミック板１・・・が適当な枚数だけ上下方向に積
層されている。底板の上にはグランド用メタライズ層２
が被覆してありこの上に集積回路チップ３が固定してあ
る。パッケージの内部から外部へリードピン４、５が貫
通している。リードピンは数多くあって集積回路チップ
３上面の適当なパッドとリードピンの内端とがワイヤ６
によって接続されている。ここでは電源用リードピン４
とグランド面リードピン５を例示している。
【００１１】パッケージの上方の板には他のグランド用
メタライズ層７や電源用メタライズ層８が設けられてい
る。グランドメタライズ層２、７は電磁的に集積回路チ
ップ３を遮蔽し外部電磁波によるノイズを防いでいる。
メタライズ層７や電源用メタライズ層８が設けられてい
る。グランドメタライズ層２、７は電磁的に集積回路チ
ップ３を遮蔽し外部電磁波によるノイズを防いでいる。
【００１２】パッケージの上面にはバイパスコンデンサ
であるチップコンデンサ９を取り付けるためのパッド１
０、１１がある。パッド１１はグランド用のパッド、パ
ッド１０は電源用のパッドである。グランドパッド１１
は縦方向のビアホール１２によってグランド用メタライ
ズ層７、２及びグランド用のリードピン３に接続される
。電源用パッド１０は縦方向のビアホール１３により電
源用メタライズ層８及び電源用リードピン４に接続され
る。このようにしてパッケージの上面にチップコンデン
サ用の電源用パッド、グランド用パッドを持つ半導体装
置が作られる。
であるチップコンデンサ９を取り付けるためのパッド１
０、１１がある。パッド１１はグランド用のパッド、パ
ッド１０は電源用のパッドである。グランドパッド１１
は縦方向のビアホール１２によってグランド用メタライ
ズ層７、２及びグランド用のリードピン３に接続される
。電源用パッド１０は縦方向のビアホール１３により電
源用メタライズ層８及び電源用リードピン４に接続され
る。このようにしてパッケージの上面にチップコンデン
サ用の電源用パッド、グランド用パッドを持つ半導体装
置が作られる。
【００１３】このような構造の半導体装置に対して、チ
ップコンデンサ９がパッケージ上面のパッド１０、１１
に取り付けられる。このようなコンデンサを取り付けた
集積回路素子を表裏面に取り付けたプリント基板を図２
に例示する。これで見て分かるようにバイパスコンデン
サ９を取り付けるためのスペースがプリント基板上には
必要ないということである。
ップコンデンサ９がパッケージ上面のパッド１０、１１
に取り付けられる。このようなコンデンサを取り付けた
集積回路素子を表裏面に取り付けたプリント基板を図２
に例示する。これで見て分かるようにバイパスコンデン
サ９を取り付けるためのスペースがプリント基板上には
必要ないということである。
【００１４】ここでは２つのチップコンデンサをバイパ
スコンデンサとして取り付ける例を示しているが、コン
デンサの数は１つであってもよいし２以上であっても良
いのである。
スコンデンサとして取り付ける例を示しているが、コン
デンサの数は１つであってもよいし２以上であっても良
いのである。
【００１５】
【発明の効果】集積回路素子に電源からのノイズが入ら
ないようにするバイパスコンデンサが集積回路素子自体
のパッケージに取り付けられる。このためプリント基板
上にバイパスコンデンサのための余分な面積を必要とし
ない。バイパスコンデンサのためのプリントパターンを
考える必要もない。実装密度が極めて高くなる。特にプ
リント基板の表面にも裏面にも集積回路素子を取り付け
る高密度実装の場合本発明は有効である。
ないようにするバイパスコンデンサが集積回路素子自体
のパッケージに取り付けられる。このためプリント基板
上にバイパスコンデンサのための余分な面積を必要とし
ない。バイパスコンデンサのためのプリントパターンを
考える必要もない。実装密度が極めて高くなる。特にプ
リント基板の表面にも裏面にも集積回路素子を取り付け
る高密度実装の場合本発明は有効である。
【００１６】コンデンサと集積回路チップの距離が短く
なるのでノイズをカットする作用は、プリント基板上の
コンデンサよりさらに優れている。またコンデンサを取
り付けるのは半導体素子の使用者とは限らず製造者が集
積回路素子に予め取り付けておくということも可能にな
る。
なるのでノイズをカットする作用は、プリント基板上の
コンデンサよりさらに優れている。またコンデンサを取
り付けるのは半導体素子の使用者とは限らず製造者が集
積回路素子に予め取り付けておくということも可能にな
る。
【図１】本発明の実施例に係る半導体装置の概略縦断面
図。
図。
【図２】本発明の半導体装置をプリント基板に取り付け
た状態を示す図。
た状態を示す図。
【図３】従来例に係るバイパスコンデンサ取り付け構造
を示す概略の断面図。
を示す概略の断面図。
【図４】チップコンデンサをプリント基板の裏面に取り
付けるようにした従来例に係るバイパスコンデンサ取り
付け構造を示す概略の断面図。
付けるようにした従来例に係るバイパスコンデンサ取り
付け構造を示す概略の断面図。
【符号の説明】
１ セラミック板
２ グランドメタライズ層
３ 集積回路チップ
４ リードピン
５ リードピン
６ ワイヤ
７ グランドメタライズ層
８ 電源メタライズ層
９ チップコンデンサ
１０ グランド用パッド
１１ 電源用パッド
１２ ビアホール
１３ ビアホール
Claims (2)
- 【請求項１】 集積回路チップと、集積回路チップを
内部に保持するパッケージと、パッケージの内部から外
部へ貫通するリードピンと、集積回路チップのパッドと
リードピンとを接続するグランド線と電源線とを含む配
線と、パッケージの上面に設けられバイパスコンデンサ
を取り付けることのできるパッドと、前記パッドとパッ
ケージ内部のグランド線及び電源線を接続するビアホー
ルとを有することを特徴とする半導体装置。 - 【請求項２】 集積回路チップと、集積回路チップを
内部に保持するセラミックを積層してなるパッケージと
パッケージの底面の板に被覆したグランド用メタライズ
層と、パッケージ上方の面に被覆した電源用メタライズ
層と、パッケージの内部から外部へ貫通するリードピン
と、集積回路チップのパッドとリードピンとを接続する
グランド線と電源線とを含む配線と、パッケージの上面
に設けられバイパスコンデンサを取り付けることのでき
るパッドと、前記パッドとパッケージ内部のグランド用
メタライズ層及び電源用メタライズ層を接続するビアホ
ールとを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074089A JPH04283955A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074089A JPH04283955A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283955A true JPH04283955A (ja) | 1992-10-08 |
Family
ID=13537107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074089A Pending JPH04283955A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04283955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192812A (ja) * | 2009-02-20 | 2010-09-02 | Sharp Corp | 電子機器モジュール |
-
1991
- 1991-03-12 JP JP3074089A patent/JPH04283955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192812A (ja) * | 2009-02-20 | 2010-09-02 | Sharp Corp | 電子機器モジュール |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5903050A (en) | Semiconductor package having capacitive extension spokes and method for making the same | |
| US5786630A (en) | Multi-layer C4 flip-chip substrate | |
| KR0134648B1 (ko) | 노이즈가 적은 적층 멀티칩 패키지 | |
| US6418029B1 (en) | Interconnect system having vertically mounted passive components on an underside of a substrate | |
| US5708296A (en) | Power-ground plane for a C4 flip-chip substrate | |
| US5440171A (en) | Semiconductor device with reinforcement | |
| US6369443B1 (en) | Semiconductor device with stacked vias | |
| KR100600202B1 (ko) | 저인덕턴스집적회로패키지 | |
| JPH0477469B2 (ja) | ||
| US20060097370A1 (en) | Stepped integrated circuit packaging and mounting | |
| EP0587294B1 (en) | Semiconductor package | |
| JPS616846A (ja) | コンデンサ付プラグインパツケ−ジ | |
| JPH11243175A (ja) | 複合半導体装置 | |
| JP3514221B2 (ja) | プリント配線基板 | |
| US6565008B2 (en) | Module card and a method for manufacturing the same | |
| JPH04283955A (ja) | 半導体装置 | |
| KR20000028873A (ko) | 집적 회로 어셈블리 및 집적 회로 어셈블리 형성 방법 | |
| US11778731B2 (en) | Systems and methods for break out of interconnections for high-density integrated circuit packages on a multi-layer printed circuit board | |
| JPH0129802Y2 (ja) | ||
| KR940008643Y1 (ko) | 고집적 패키지 | |
| KR200426929Y1 (ko) | 내부 접지층을 갖는 집적회로 패키지 | |
| JPH05218218A (ja) | 電子部品パッケージおよびその実装方法 | |
| JPH05211276A (ja) | マルチチップパッケージ | |
| JPH05226518A (ja) | 混成集積回路装置 | |
| KR19980038429A (ko) | 엠.엘.씨.씨가 실장된 피.씨.비 카드 |