JP2006324576A

JP2006324576A - 積層電子部品

Info

Publication number: JP2006324576A
Application number: JP2005147942A
Authority: JP
Inventors: Hiroshi Okuyama; 博奥山
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2005-05-20
Filing date: 2005-05-20
Publication date: 2006-11-30

Abstract

【課題】内層と外層との縮率の相違によるクラックを防止し得る積層電子部品を提供する。
【解決手段】電子部品素体１の内層部分１２は、セラミック層を挟んで積層された電極層１２１〜１２８を備えている。電極層１２１〜１２８は、それぞれ、端子電極に接続される内部電極パターンを備えている。電子部品素体１の外層部分１１は、セラミック層を挟んで積層された導体層１１１〜１１４を備えている。導体層１１１〜１１４は、それぞれ、端子電極に接続されない縮率調整用の導体パターンを備えており、導体層一層あたりの導体パターン面積が、内層部分１２からみて外側にいくほど小さい。
【選択図】図２

Description

本発明は、積層セラミックコンデンサなどの積層電子部品に関する。

積層セラミックコンデンサなどの積層電子部品（例えば特許文献１を参照）は、次のような工程によって製造されている。まず、内部電極を有するセラミックグリーンシートを内層とし、内部電極を有しないセラミックグリーンシートを外層としてシート積層体を構成する。次に、かかるシート積層体に対して加圧、裁断等の工程を行い、積層チップ体を得る。更に、その積層チップ体に対して脱バインダ、焼成及び端子電極形成等の工程を行い、積層電子部品を得る。

この種の積層電子部品では、焼成時の縮率が内層部分と外層部分とで異なる傾向がある。すなわち、内部電極を有しない外層部分の縮率が、内部電極を有する内層部分の縮率よりも小さくなる。このような縮率の違いは、内層部分と外層部分との境界付近でのクラックの発生を招く。特に、多層構造または薄層構造を採用した積層電子部品の場合、内層部分と外層部分との縮率の違いが顕著となり、クラック発生の恐れが大きくなる。
特開２００４−４００８４号公報

本発明の課題は、内層と外層との縮率の相違によるクラックを防止し得る積層電子部品を提供することである。

上述した課題を解決するため、本発明に係る一つの態様の積層電子部品は、電子部品素体と、電子部品素体の側面に設けられた端子電極とを含む。

前記電子部品素体は、内層部分と、外層部分とを含んでいる。前記内層部分は、セラミック層を挟んで積層された複数の電極層を備えている。前記電極層は、それぞれ、前記端子電極に接続される内部電極パターンを備えている。

前記外層部分は、セラミック層を挟んで積層された複数の導体層を備えている。前記導体層は、それぞれ、前記端子電極に接続されない縮率調整用の導体パターンを少なくとも一つ備えており、導体層一層あたりの導体パターン面積が、前記内層部分からみて外側にいくほど小さい。

上述した態様の積層電子部品において、電子部品素体の内層部分は、セラミック層を挟んで積層された複数の電極層を備えている。これらの電極層は、それぞれ、端子電極に接続される内部電極パターンを備えている。従って、積層電子部品の基本的構造が得られる。

更に、電子部品素体の外層部分は、セラミック層を挟んで積層された複数の導体層を備えている。これらの導体層は、それぞれ、端子電極に接続されない縮率調整用の導体パターンを少なくとも一つ備えており、導体層一層あたりの導体パターン面積が、内層部分からみて外側にいくほど小さい。かかる構造によれば、縮率の急激な変化を防止しながら、内層部分と外層部分との縮率の違いを緩和することができる。従って、縮率の違いによる応力も緩和され、内層と外層との縮率の相違によるクラックを防止することができる。

導体層一層あたりの導体パターン面積とは、当該導体層に含まれる全ての縮率調整用導体パターンの総面積を意味する。

また、導体層一層あたりの導体パターン面積が内層部分からみて外側にいくほど小さいとは、外層部分に含まれる全ての導体層がこのような導体パターン面積の関係を満たしている構成に限定するものではない。この点については、例えば、積層方向に隣り合う２層の導体層しか上記導体パターン面積の関係を満たしていない構成でも、選択された当該導体層については、基本的な作用効果が得られることから明らかであろう。

本発明に係るもう一つの態様の積層電子部品は、電子部品素体と、電子部品素体の側面に設けられた端子電極とを含む。

前記外層部分は、セラミック層を挟んで積層された複数の導体層を備えている。前記導体層は、それぞれ、前記端子電極に接続されない縮率調整用の導体パターンを少なくとも一つ備えており、積層方向に隣り合う導体パターンの積層方向の配置間隔が、前記内層部分からみて外側にいくほど広い。

更に、電子部品素体の外層部分は、セラミック層を挟んで積層された複数の導体層を備えている。これらの導体層は、それぞれ、端子電極に接続されない縮率調整用の導体パターンを少なくとも一つ備えており、積層方向に隣り合う導体パターンの積層方向の配置間隔が、内層部分からみて外側にいくほど広い。かかる構造によれば、縮率の急激な変化を防止しながら、内層部分と外層部分との縮率の違いを緩和することができる。従って、縮率の違いによる応力も緩和され、内層と外層との縮率の相違によるクラックを防止することができる。

導体パターンの積層方向の配置間隔が、内層部分からみて外側にいくほど広いとは、外層部分に含まれる全ての導体層がこのような配置間隔の関係を満たしている構成に限定するものではない。この点については、例えば、積層方向に順次に隣り合う３層の導体層しか上記配置間隔の関係を満たしていない構成でも、選択された当該導体層については、基本的な作用効果が得られることから明らかであろう。

上述した何れの態様の積層電子部品においても、導体層の少なくとも一層が、端子電極に接続されない縮率調整用の導体パターンを複数備えていることが好ましい。かかる構成は、電子部品素体の積層構造におけるデラミネーションの防止に役立つ。

以上述べたように、本発明によれば、内層と外層との縮率の相違によるクラックを防止し得る積層電子部品を提供することができる。

図１は、本発明に係る積層電子部品の一実施形態を示す外観斜視図である。図示のように、本発明に係る積層電子部品は、電子部品素体１と、端子電極２１〜２８とを含む。図示実施形態において、本発明は、多端子型の積層コンデンサに適用されているが、他の積層電子部品、例えば二端子型の積層コンデンサなどに適用することもできる。

端子電極２１〜２８は、電子部品素体１の側面に設けられている。詳しく説明すると、電子部品素体１は、略直方体形状であり、一組の端子電極２１〜２４が電子部品素体１の一方の側面１０１に設けられ、もう一組の端子電極２５〜２８が電子部品素体１の他方の側面１０２に設けられている。端子電極２１〜２８の電気的極性については、端子電極２１、２３、２５、２７が負極となっており、端子電極２２、２４、２６、２８が正極となっている。

図２は、図１の２−２線に沿った断面の拡大図である。図示のように、電子部品素体１は、内層部分１２と、内層部分１２の上層に位置する外層部分１１と、内層部分１２の下層に位置する外層部分１３とを含んでいる。内層部分１２は、セラミック層を挟んで積層された電極層１２１〜１２８を備えている。電極層１２１〜１２８は、例えばＮｉなどで構成され、電極層の層厚は、例えば３μｍである。また、セラミック層は、例えばチタン酸バリウムを主成分とする誘電体材料で構成される。電極層の積層方向の配置間隔（隣り合う電極層の間に挟まれるセラミック層の層厚）は、例えば３μｍである。

図３は、図１及び図２に示した積層電子部品において電極層の構成を示す図である。以下、電極層１２１〜１２８について順次に説明する。

まず、電極層１２１の内部電極パターンＡ１は、セラミック層を挟んで電極層１２２の内部電極パターンＡ２に対向するように設けられ、引き出し電極パターンＢ１を介して端子電極２１に接続されている。従って、内部電極パターンＡ１は、静電容量電極として機能し、その極性は負極となる。

次に、電極層１２２の内部電極パターンＡ２は、セラミック層を挟んで電極層１２１の内部電極パターンＡ１及び電極層１２３の内部電極パターンＡ３に対向するように設けられ、引き出し電極パターンＢ２を介して端子電極２２に接続されている。従って、内部電極パターンＡ２は、静電容量電極として機能し、その極性は正極となる。

以下、電極層１２３〜１２８についても同様である。電極層１２３〜１２８の内部電極パターンＡ３〜Ａ８は、それぞれ、引き出し電極パターンＢ３〜Ｂ８を介して端子電極２３〜２８に接続される。

再び図２を参照すると、電子部品素体１の外層部分１１は、セラミック層を挟んで積層された導体層１１１〜１１４を備えている。導体層１１１〜１１４は、例えばＮｉなどで構成され、導体層の層厚は、例えば５μｍである。セラミック層の構成材料については先述した通りである。図示実施形態において、導体層１１１〜１１４は、積層方向の配置間隔（隣り合う導体層の間に挟まれるセラミック層の層厚）が、実質上同一の値となっており、その値は、例えば５μｍである。

同様に、電子部品素体１のもう一つの外層部分１３も、セラミック層を挟んで積層された導体層１３１〜１３４を備えている。以下、外層部分１１の導体層１１１〜１１４について代表的に説明する。

図４は、図１及び図２に示した積層電子部品において導体層の構成を示す図である。まず、導体層１１１は、複数の導体パターンＤ１１、Ｄ１２を含む。これらの導体パターンＤ１１、Ｄ１２は、端子電極２１〜２８の何れにも接続されておらず、互いに間隔を隔てて設けられている。導体層１１１の導体パターン面積Ｓ１は、導体パターンＤ１１、Ｄ１２の面積を合わせた値で与えられる。

以下、導体層１１２〜１１４についても同様である。導体層１１２の導体パターン面積Ｓ２は、導体パターンＤ２１、Ｄ２２の面積を合わせた値で与えられる。導体層１１３の導体パターン面積Ｓ３は、導体パターンＤ３１、Ｄ３２の面積を合わせた値で与えられる。導体層１１４の導体パターン面積Ｓ４は、導体パターンＤ４１、Ｄ４２の面積を合わせた値で与えられる。

次に、導体パターン面積Ｓ１〜Ｓ４の相互関係について述べると、導体層１１３の導体パターン面積Ｓ３は、導体層１１４の導体パターン面積Ｓ４よりも小さい。更に、導体層１１２の導体パターン面積Ｓ２は、導体層１１３の導体パターン面積Ｓ３よりも小さい。更に、導体層１１１の導体パターン面積Ｓ１は、導体層１１２の導体パターン面積Ｓ２よりも小さい。

図２及び図３を参照して説明したように、電子部品素体１の内層部分１２は、セラミック層を挟んで積層された電極層１２１〜１２８を備えている。これらの電極層１２１〜１２８は、それぞれ、端子電極に接続される内部電極パターンを備えている。例えば、電極層１２１は、端子電極２１に接続される内部電極パターンＡ１を備えている。従って、積層電子部品の基本的構造が得られる。

更に図４を参照して説明したように、電子部品素体１の外層部分１１は、セラミック層を挟んで積層された導体層１１１〜１１４を備えている。これらの導体層１１１〜１１４は、それぞれ、端子電極２１〜２８の何れにも接続されない導体パターンを備えている。例えば、導体層１１１は、端子電極２１〜２８の何れにも接続されない導体パターンＤ１１、Ｄ１２を備えている。

更に、導体層１１１〜１１４は、導体層一層あたりの導体パターン面積が、内層部分１２からみて外側にいくほど小さい。例えば、積層方向に隣り合う導体層１１１、１１２について説明すると、導体層１１１の導体パターン面積Ｓ１は、導体層１１２の導体パターン面積Ｓ２よりも小さい。かかる構造によれば、縮率の急激な変化を防止しながら、内層部分１２と外層部分１１との縮率の違いを緩和することができる。従って、縮率の違いによる応力も緩和され、内層と外層との縮率の相違によるクラックを防止することができる。

図示実施形態では、外層部分１１に４層の導体層１１１〜１１４が備えられた構成となっているが、本発明は、そのような構成に限定されることはなく、外層部分における導体層の層数は、２以上の任意の数をとり得る。

また、図示実施形態では、外層部分１１に含まれる全ての導体層１１１〜１１４について、導体パターン面積Ｓ１〜Ｓ４が内層部分１２からみて外側にいくほど小さい構成となっているが、本発明は、そのような構成に限定されることはない。この点については、例えば、導体層１１１〜１１４のうち２層の導体層１１１、１１２しか上記導体パターン面積の関係を満たしていない構成でも、選択された導体層１１１、１１２については、基本的な作用効果が得られることから明らかであろう。

導体層相互間で導体パターン面積を調整する観点からみると、導体層１１１〜１１４の層厚は、実質上同一の値に設定することが好ましいが、互いに異なる値に設定することも可能である。

また、縮率の違いを緩和する観点からみると、導体層１１１〜１１４は、内層部分１２の電極層１２１〜１２８と同じ材料、例えばＮｉで構成することが好ましいが、他の材料で構成することも可能である。更に、導体層１１１〜１１４の層厚は、電極層１２１〜１２８の層厚と実質上同じ値に設定することが好ましいが、異なる値に設定することも可能である。

また、もう一つの外層部分１３の導体層１３１〜１３４についても、外層部分１１の導体層１１４〜１１１と同様な構成とすることができる。例えば、導体層１３１〜１３４を、それぞれ、導体層１１４〜１１１と同じ導体パターン面積に設定し、内層部分１２を挟んで対称な縮率調整効果を与えることができる。

図５は、本発明に係る積層電子部品のもう一つの実施形態を示す断面拡大図である。図示において、先の図面に現れた構成部分と同一性のある構成部分については、同一の参照符号を付し、重複説明を省略することがある。

この実施形態においても、電子部品素体１の外層部分１１は、セラミック層を挟んで積層された導体層１１１〜１１４を備えている。同様に、もう一つの外層部分１３も、セラミック層を挟んで積層された導体層１３１〜１３４を備えている。以下、外層部分１１の導体層１１１〜１１４について代表的に説明する。

図６は、図５に示した積層電子部品において導体層の構成を示す図である。まず、導体層１１１は、複数の導体パターンＤ０１、Ｄ０２を含む。これらの導体パターンＤ０１、Ｄ０２は、端子電極２１〜２８の何れにも接続されておらず、互いに間隔を隔てて設けられている。導体層１１１の導体パターン面積は、導体パターンＤ０１、Ｄ０２の面積を合わせた値で与えられる。

以下、導体層１１２〜１１４についても、導体層１１１と同様な構成とすることができる。図示実施形態において、導体層１１１〜１１４の導体パターン面積は、実質上同一の値となっている。

再び図５を参照し、積層方向でみた導体層１１１〜１１４の配置間隔について述べる。導体層１１２と導体層１１３との配置間隔ｄ２は、導体層１１３と導体層１１４との配置間隔ｄ３よりも広い。更に、導体層１１１と導体層１１２との配置間隔ｄ１は、導体層１１２と導体層１１３との配置間隔ｄ２よりも広い。導体層の配置間隔を調製するための手法としては、例えば、積層電子部品の製造工程において隣り合う導体層の間に配置されるセラミックグリーンシートの層数を調整する手法や、セラミックグリーンシート一層あたりの層厚を調整する手法などが挙げられる。

図５及び図６を参照して説明したように、電子部品素体１の外層部分１１は、セラミック層を挟んで積層された導体層１１１〜１１４を備えている。これらの導体層１１１〜１１４は、それぞれ、端子電極２１〜２８の何れにも接続されない導体パターンを備えている。例えば、導体層１１１は、端子電極２１〜２８の何れにも接続されない導体パターンＤ０１、Ｄ０２を備えている。

更に、導体層１１１〜１１４は、導体パターンの積層方向の配置間隔が、内層部分１２からみて外側にいくほど広い。例えば、導体層１１１と導体層１１２との配置間隔ｄ１は、導体層１１２と導体層１１３との配置間隔ｄ２よりも広い。かかる構造によれば、縮率の急激な変化を防止しながら、内層部分１２と外層部分１１との縮率の違いを緩和することができる。従って、縮率の違いによる応力も緩和され、内層と外層との縮率の相違によるクラックを防止することができる。

図示実施形態では、外層部分１１に４層の導体層１１１〜１１４が備えられた構成となっているが、本発明は、そのような構成に限定されることはなく、外層部分における導体層の層数は、３以上の任意の数をとり得る。

また、図示実施形態では、外層部分１１に含まれる全ての導体層１１１〜１１４について、積層方向の配置間隔ｄ１〜ｄ３が内層部分１２からみて外側にいくほど広い構成となっているが、本発明は、そのような構成に限定されることはない。この点については、例えば、導体層１１１〜１１４のうち３層の導体層１１１〜１１３しか上記配置間隔の関係を満たしていない構成でも、選択された導体層１１１〜１１３については、基本的な作用効果が得られることから明らかであろう。

導体層相互間で配置間隔を調整する観点からみると、導体層１１１〜１１４の層厚は、実質上同一の値に設定することが好ましい。更に、導体層１１１〜１１４の導体パターン面積は、実質上同一の値に設定することが好ましいが、互いに異なる値に設定することも可能である。

また、縮率の違いを緩和する観点からみると、外層部分１１の導体層１１１〜１１４は、内層部分１２の電極層１２１〜１２８と同じ材料、例えばＮｉで構成することが好ましいが、他の材料で構成することも可能である。

また、もう一つの外層部分１３の導体層１３１〜１３４についても、外層部分１１の導体層１１４〜１１１と同様な構成とすることができる。例えば、導体層１３１〜１３４を、それぞれ、導体層１１４〜１１１と同じ配置間隔に設定し、内層部分１２を挟んで対称な縮率調整効果を与えることができる。

また、導体パターン面積を利用した縮率調整構造（図２参照）、配置間隔を利用した縮率調整構造（図５参照）のほかに、導体パターン面積及び配置間隔の両者を利用した縮率調整構造も在り得る。

以上、好ましい実施形態を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。

本発明に係る積層電子部品の一実施形態を示す外観斜視図である。図１の２−２線に沿った断面の拡大図である。図１及び図２に示した積層電子部品において電極層の構成を示す図である。図１及び図２に示した積層電子部品において導体層の構成を示す図である。本発明に係る積層電子部品のもう一つの実施形態を示す断面拡大図である。図５に示した積層電子部品において導体層の構成を示す図である。

符号の説明

１電子部品素体
１２内層部分
１２１〜１２８電極層
１１、１３外層部分
１１１〜１１４、１３１〜１３４導体層

Claims

電子部品素体と、電子部品素体の側面に設けられた端子電極とを含む積層電子部品であって、
前記電子部品素体は、内層部分と、外層部分とを含んでおり、
前記内層部分は、セラミック層を挟んで積層された複数の電極層を備えており、
前記電極層は、それぞれ、前記端子電極に接続される内部電極パターンを備えており、
前記外層部分は、セラミック層を挟んで積層された複数の導体層を備えており、
前記導体層は、それぞれ、前記端子電極に接続されない縮率調整用の導体パターンを少なくとも一つ備えており、導体層一層あたりの導体パターン面積が、前記内層部分からみて外側にいくほど小さい、
積層電子部品。
請求項１に記載された積層電子部品であって、
前記導体層の少なくとも一層は、前記端子電極に接続されない縮率調整用の前記導体パターンを複数備えている、
積層電子部品。
電子部品素体と、電子部品素体の側面に設けられた端子電極とを含む積層電子部品であって、
前記電子部品素体は、内層部分と、外層部分とを含んでおり、
前記内層部分は、セラミック層を挟んで積層された複数の電極層を備えており、
前記電極層は、それぞれ、前記端子電極に接続される内部電極パターンを備えており、
前記外層部分は、セラミック層を挟んで積層された複数の導体層を備えており、
前記導体層は、それぞれ、前記端子電極に接続されない縮率調整用の導体パターンを少なくとも一つ備えており、積層方向に隣り合う導体パターンの積層方向の配置間隔が、前記内層部分からみて外側にいくほど広い、
積層電子部品。
請求項３に記載された積層電子部品であって、
前記導体層の少なくとも一層は、前記端子電極に接続されない縮率調整用の前記導体パターンを複数備えている、
積層電子部品。