KR20230087953A - 적층 세라믹 커패시터 - Google Patents
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Abstract
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제1 방향으로 적층되도록 배치되며, 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디 및 상기 바디의 제3 면 및 제4 면에 각각 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함하며, 상기 제1 및 제2 외부 전극은 상기 바디의 제3 및 제4 면의 중앙에 배치된 중앙부 및 상기 중앙부의 외곽에 배치된 외곽부를 포함하고, 상기 중앙부 두께의 최댓값을 T1, 상기 외곽부 두께의 최댓값을 T2, 상기 중앙부 두께의 최솟값을 T3라 할 때, T1>T2>T3를 만족하는 적층 세라믹 커패시터를 제공한다.
Description
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층 세라믹 커패시터(MLCC;, Multilayer Ceramic Capacitor)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
적층 세라믹 커패시터의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 커패시터의 외부 전극 역시 박층화되고 있다.
종래에는 도전성 금속에 유리, 분산제 및 유기 용제 등을 혼합하여 외부 전극용 페이스트를 제조하고 세라믹 바디의 양 단면을 상기 외부 전극용 페이스트에 디핑(dipping)한 후 이를 소성하는 방식으로 상기 외부 전극을 형성하였다.
다만, 디핑 방식에 의해 외부 전극을 형성하는 경우, 외부 전극 페이스트의 점도 및 표면 에너지 등으로 인하여 균일한 두께의 외부 전극을 형성하기 어려우며, 외부 전극의 중앙부에 비해 상기 바디 외곽에 형성된 외부 전극이 얇게 형성되어 코너 커버리지(corner coverage) 성능이 떨어지는 문제점이 있다.
또한, 상기 바디 외곽에 형성된 외부 전극이 얇게 형성됨으로써 수분 등 외부 물질의 침투가 용이하며 이는 내습 신뢰성 저하에 따른 제품 품질 저하의 주요한 원인이 된다.
본 발명의 여러 목적 중 하나는 적층 세라믹 커패시터의 바디 외곽에 형성된 외부 전극이 얇게 형성되어 코너 커버리지(corner coverage) 성능이 저하되는 것을 방지하기 위함이다.
본 발명의 여러 목적 중 하나는 수분 등 외부 물질의 침투에 따라 적층 세라믹 커패시터의 내습 신뢰성이 저하되는 것을 방지하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제1 방향으로 적층되도록 배치되며, 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디 및 상기 바디의 제3 면 및 제4 면에 각각 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함하며, 상기 제1 및 제2 외부 전극은 상기 바디의 제3 및 제4 면의 중앙에 배치된 중앙부 및 상기 중앙부의 외곽에 배치된 외곽부를 포함하고, 상기 중앙부 두께의 최댓값을 T1, 상기 외곽부 두께의 최댓값을 T2, 상기 중앙부 두께의 최솟값을 T3라 할 때, T1>T2>T3를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제1 방향으로 적층되도록 배치되며, 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디 및 상기 바디의 제3 면 및 제4 면에 각각 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함하며, 상기 제1 및 제2 외부 전극은 상기 바디의 제3 및 제4 면의 중앙에 배치된 중앙부 및 상기 중앙부의 외곽에 배치된 외곽부를 포함하고, 상기 중앙부 및 외곽부는 제2 방향으로 볼록한 형상을 가지고, 상기 중앙부와 상기 외곽부의 경계 영역은 제2 방향으로 오목한 형상을 가지는 적층 세라믹 커패시터를 제공한다.
본 발명의 여러 효과 중 하나는 적층 세라믹 커패시터 바디의 외곽에 형성된 외부 전극의 두께를 일정 수준 이상으로 형성하여 코너 커버리지(corner coverage) 성능을 향상시키는 것이다.
본 발명의 여러 효과 중 하나는 수분 등 외부 물질의 침투를 억제할 수 있는 외부 전극을 형성함으로써 적층 세라믹 커패시터의 내습 신뢰성을 향상시키는 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 도 2의 B 영역을 확대하여 나타낸 확대도이다.
도 5는 본 발명의 일 실시예를 나타내는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부 전극을 광학현미경(Optical Microscope)으로 촬영한 이미지이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 도 2의 B 영역을 확대하여 나타낸 확대도이다.
도 5는 본 발명의 일 실시예를 나타내는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부 전극을 광학현미경(Optical Microscope)으로 촬영한 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태는 유전체층(111) 및 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 제1 방향으로 적층되도록 배치되며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110) 및 상기 바디의 제3 면 및 제4 면(3, 4)에 각각 배치되며, 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 외부 전극(131, 132);을 포함하며, 제1 및 제2 외부 전극(131, 132)은 상기 바디의 제3 및 제4 면(3, 4)의 중앙에 배치된 중앙부(131a, 132a) 및 중앙부(131a, 132a)의 외곽에 배치된 외곽부(131b, 132b)를 포함하고, 중앙부(131a, 132a) 두께의 최댓값을 T1, 외곽부(131b, 132b) 두께의 최댓값을 T2, 중앙부(131a, 132a) 두께의 최솟값을 T3라 할 때, T1>T2>T3를 만족하는 적층 세라믹 커패시터(100)를 제공한다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 재료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
이때, 유전체층(111)의 평균 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다. 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 μm 가 되도록 구성할 수 있으며, 적층 세라믹 커패시터(100)의 소형화 및 고용량화를 위해 0.4μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
바디(110)는 복수의 제1 및 제2 내부 전극(121, 122)이 적층된 용량 형성부(A)와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다. 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 제1 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 상부 및 하부 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 용량 형성부(A)의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다. 즉, 마진부(114, 115)는 바디(110)의 제 3방향 양 측면인 제5 면 및 제6 면(5, 6)에 배치될 수 있다. 마진부(114, 115)는 도 3에 도시된 바와 같이, 바디(110)를 제1 및 제3 방향으로 자른 단면에서 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다. 마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린 시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다. 또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극(121, 122)이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2개 이상의 유전체층을 용량 형성부(A)의 양 측면에 제3 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 서로 대향하는 제3 및 제4 면(3, 4)에 각각 배치되며, 제1 및 제2 외부 전극(131, 132)은 제3 및 제4 면(3, 4)에서 제1 및 제2 내부 전극(121, 122)과 각각 접속될 수 있다.
이때, 외부 전극(131, 132)은 도전성 금속 및 유리를 포함하는 소성 전극일 수 있다. 상기 도전성 금속은 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 유리는 외부 전극(131, 132)을 형성하는 외부 전극용 페이스트에 포함된 금속 성분이 소성 과정에서 수축될 때 빈공간을 채워줌과 동시에 외부 전극(131, 132)과 바디(110) 사이의 결합력을 부여하는 역할을 수행할 수 있다.
또한, 상기 유리가 외부 전극(131, 132)의 치밀도를 높임으로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제하여 적층 세라믹 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.
상기 유리는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)의 중앙에 배치된 중앙부(131a, 132a) 및 중앙부(131a, 132a)의 외곽에 배치된 외곽부(131b, 132b)를 포함하고, 중앙부(131a, 132a) 두께의 최댓값을 T1, 외곽부(131b, 132b) 두께의 최댓값을 T2, 중앙부(131a, 132a) 두께의 최솟값을 T3라 할 때, T1>T2>T3를 만족할 수 있다. 여기서 두께란, 내부 전극(121, 122)이 노출되는 바디(110)의 제3 면 및 제4 면3, 4)에서 외부 전극(131, 132)의 외표면까지의 제2 방향 길이를 의미한다. 또한, 중앙부(131a, 132a) 두께가 최소인 영역은 중앙부(131a, 132a) 및 외곽부(131b, 132b)의 경계일 수 있다.
상기 T1 내지 T3는 적층 세라믹 커패시터(100)의 제1 및 제2 방향 단면, 및 제2 및 제3 방향 단면 중 적어도 하나에서 측정될 수 있으며, 제1 및 제2 방향 단면, 및 제2 및 제3 방향 단면을 광학현미경(OM; Optical Microscope) 또는 주사전자현미경(SEM; Scanning Electron Microscope)로 촬영한 이미지를 분석함으로써 측정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 제1 및 제2 방향 단면, 및 제2 및 제3 방향 단면 중 적어도 하나에서, T1>T2>T3를 만족할 수 있다.
종래의 경우, 외부 전극용 페이스트를 바디(110) 외부에 도포한 후 소성하여 형성함으로써 외부 전극(131, 132)의 형태는 액체 방울과 유사한 형상을 가졌다. 이에 따라, 외부 전극(131, 132)의 중앙부(131a, 132a) 두께가 가장 두껍고, 외곽부(131b, 132b)로 갈수록 두께가 감소하는 형상을 가졌다.
따라서, 외부 전극(131, 132)의 코너 커버리지(corner coverage) 성능이 저하되고, 두께가 얇은 외곽부(131b, 132b)로 수분 등의 외부 물질이 침투하여 적층 세라믹 커패시터(100)의 내습 신뢰성이 저하되는 문제점이 존재하였다.
반면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 T1>T2>T3를 만족함으로써 외부 전극(131, 132)의 코너 커버리지(corner coverage) 성능이 향상되고, 외곽부(131b, 132b)로 수분 등의 외부 물질이 침투하여 적층 세라믹 커패시터(100)의 내습 신뢰성이 저하되는 것을 방지할 수 있다.
이때, 중앙부(131a, 132a)의 제1 방향으로의 길이는 제1 및 제2 외부 전극(131, 132)의 제1 방향으로의 길이의 1/4 이상 1/2 이하일 수 있으며, 중앙부(131a, 132a)의 제3 방향으로의 길이는 제1 및 제2 외부 전극(131, 132)의 제3 방향으로의 길이의 1/4 이상 1/2 이하일 수 있다.
또한, 외곽부(131b, 132b)의 두께는 중앙부(131a, 132a) 및 외곽부(131b, 132b)의 경계에서 외곽부(131b, 132b)의 두께가 최대인 영역을 향해 증가하고, 외곽부(131b, 132b) 두께가 최대인 영역에서부터 외측을 향해 다시 감소할 수 있다.
본 발명의 일 실시예에서, 상기 T1에 대한 상기 T2의 비율(T2/T1)은 0.65 내지 0.9일 수 있다. 즉, 중앙부(131a, 132a) 대비 외곽부(131b, 132b)의 두께가 일정 수준 이상으로 형성되어, 코너 커버리지(corner coverage)가 향상되고 수분 등의 외부 물질 침투를 방지하는 등 내습 신뢰성을 더욱 향상시킬 수 있다.
상기 T2/T1 이 0.65 미만인 경우, 코너 커버리지(corner coverage) 및 내습 신뢰성이 저하될 수 있으며, 별도의 공정 없이 실제 제품에서 상기 T2/T1 이 0.9 초과하도록 구현하기에는 어려움이 있을 수 있다.
상기 T2는 T1 대비 일정 수준 이상으로 형성되어 코너 커버리지(corner coverage) 및 내습 신뢰성을 확보할 수 있으면 족하나, 예를 들어 5 내지 30 μm 일 수 있다.
본 발명의 일 실시예에서, 외곽부(131b, 132b)는 바디(110)의 최외곽에 배치된 제1 및 제2 내부 전극(121, 122)을 커버할 수 있다. 최외곽에 배치된 제1 및 제2 내부 전극(121, 122)이란, 내부 전극(121, 122) 중 상부 및 하부 커버부(112, 113)에 가장 가까운 내부 전극(121, 122)을 의미한다.
수분, 도금액 등의 외부 물질은 특히 최외곽에 배치된 내부 전극(121,122)을 통해 침투할 수 있다. 종래에는 최외곽에 배치된 내부 전극(121, 122)을 커버하는 외부 전극(131, 132)의 두께가 얇아 수분 등 외부 물질이 용이하게 침투하여 적층 세라믹 커패시터(100)의 내습 신뢰성 저하를 초래하였다.
반면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는, 최외곽에 배치된 내부 전극(121, 122)을 커버하는 외곽부(131b, 132b)의 두께가 두꺼워 수분 등 외부 물질의 침투를 효과적으로 방지하고, 이에 따라 적층 세라믹 커패시터(100)의 내습 신뢰성이 더욱 향상될 수 있다.
본 발명의 일 실시예에 따르면, 외곽부(131b, 132b)는 바디(110)의 제 1면, 제2 면, 제5 면 및 제6 면(1, 2, 5, 6)의 일부까지 연장되어 배치될 수 있다. 이에 따라 외부 전극(131, 132)의 끝단과 바디(110) 사이의 계면에서 들뜸이 발생하는 것을 억제할 수 있으며, 적층 세라믹 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는, 외부 전극(131, 132) 상에 형성된 도금층(141, 142)을 더 포함할 수 있다. 구체적으로, 제1 외부 전극(131) 상에 배치된 제1 도금층(141) 및 제2 외부 전극(132) 상에 배치된 제2 도금층(142)을 포함할 수 있다. 도금층(141, 142)은 적층 세라믹 커패시터(100)의 실장 특성을 향상시키는 역할을 수행할 수 있다.
상기 도금층(141, 142)은 Ni, Sn, Cu, Pd 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 복수의 층으로 이루어질 수도 있다. 특히, 도금층(141, 142)은 외부 전극(131, 132) 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층 및 주석(Sn) 도금층을 포함할 수 있다. 상기 니켈 도금층은 적층 세라믹 커패시터(100)를 실장할 때, 솔더(solder)의 용해를 방지하는 역할을 수행할 수 있다. 상기 니켈 도금층 상에 형성된 주석 도금층은, 적층 세라믹 커패시터(100)를 실장할 때 솔더의 젖음성을 양호하게 하는 역할을 수행할 수 있다.
이하에서는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터에 대하여 구체적으로 설명한다.
본 발명의 다른 실시형태는 유전체층(111) 및 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 제1 방향으로 적층되도록 배치되며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110) 및 상기 바디의 제3 면 및 제4 면(3, 4)에 각각 배치되며, 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 외부 전극(131, 132)을 포함하며, 제1 및 제2 외부 전극(131, 132)은 상기 바디의 제3 및 제4 면(3, 4)의 중앙에 배치된 중앙부(131a, 132a) 및 중앙부(131a, 132a)의 외곽에 배치된 외곽부(131b, 132b)를 포함하고, 중앙부(131a, 132a) 및 외곽부(131b, 132b)는 제2 방향으로 볼록한 형상을 가지고, 상기 중앙부(131a, 132a)와 상기 외곽부(131b, 132b)의 경계 영역은 제2 방향으로 오목한 형상을 가지는 적층 세라믹 커패시터(100)를 제공한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 중앙부(131a, 132a) 및 외곽부(131b, 132b)가 제2 방향으로 볼록한 형상을 가질 수 있으며, 중앙부(131a, 132a)와 외곽부(131b, 132b)의 경계 영역은 제2 방향으로 오목한 형상을 가질 수 있다. 즉, 적층 세라믹 커패시터(100)는 바디(110) 제3 면 및 제4 면(3, 4)에 3개 이상의 볼록한 형상을 가지는 외부 전극(131, 132)을 포함할 수 있다.
이에 따라 외곽부(131b, 132b)의 두께가 종래의 외부 전극(131, 132)에 비해 두꺼워 코너 커버리지(corner coverage) 성능이 향상되고, 수분 등의 외부 물질 침투를 방지하여 적층 세라믹 커패시터(100)의 내습 신뢰성이 더욱 향상될 수 있다.
이때, 상기 중앙부(131a, 132a) 두께의 최댓값을 T1, 상기 외곽부(131b, 132b) 두께의 최댓값을 T2라 할 때, 상기 T1에 대한 상기 T2의 비율(T2/T1)은 0,65 내지 0.9일 수 있다.
상기 T1에 대한 상기 T2의 비율(T2/T1)이 0.65 내지 0.9를 만족하는 경우, 중앙부(131a, 132a) 대비 외곽부(131b, 132b)의 두께가 일정 수준 이상으로 형성되어, 코너 커버리지(corner coverage)가 향상되고 수분 등의 외부 물질 침투를 방지하는 등 내습 신뢰성을 더욱 향상시킬 수 있다.
상기 T2/T1 이 0.65 미만인 경우, 코너 커버리지(corner coverage) 및 내습 신뢰성이 저하될 수 있으며, 별도의 공정 없이 상기 T2/T1 이 0.9 초과하도록 구현하기에는 어려움이 있을 수 있다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)의 일 실시예들과 마찬가지의 구성을 가질 수 있다. 따라서, 상술한 본 발명의 일 실시형태와 중복되는 설명을 생략하도록 한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 방법에 대하여 구체적으로 설명하나, 본 발명이 이에 제한되는 것은 아니며, 본 실시형태의 적층 세라믹 커패시터의 제조 방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 제조하는 방법은, 우선 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린시트를 마련하며, 이로써 유전체층(111) 및 커버부(112, 113)를 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다.
다음으로, 상기 세라믹 그린시트 상에 니켈(Ni) 등의 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 스크린 인쇄법 또는 그라비아 인쇄법 등으로 도포하여 내부 전극(121, 122)을 형성한다.
이후, 내부 전극(121, 122)이 인쇄된 세라믹 그린시트를 복수 개 적층하여 세라믹 적층체를 형성하고, 상기 세라믹 적층체의 상하 면에 내부 전극이 인쇄되지 않은 세라믹 그린시트를 복수 개 적층한 뒤 소성하여 바디(110)를 마련할 수 있다. 이때, 내부 전극(121, 122)은 서로 다른 극성을 가지는 제1 및 제2 내부 전극으로 이루어질 수 있다.
이에 따라 바디(110)는 유전체층(111), 제1 및 제2 내부 전극(121,122) 및 커버부(112, 113)를 포함한다. 유전체층(111)은 내부 전극(121, 122)이 인쇄된 그린 시트를 소성하여 형성되는 것이고, 상기 커버부(112, 113)는 내부 전극(121,122)이 인쇄되지 않은 그린 시트를 소성하여 형성되는 것이다.
다음으로, 바디(110)의 제3 면(3)에 제1 외부 전극(131)을 형성하고, 제4 면(4)에 제2 외부 전극(132)을 형성한다. 외부 전극(131, 132)은 바디(110)를 구리(Cu) 등의 도전성 금속, 유리, 분산제 및 유기 용제를 포함하는 외부 전극용 페이스트에 디핑(dipping)하여 바디(110)의 제3 면 및 제4 면(3, 4)에 도포 및 건조한 후 소성함으로써 형성할 수 있다.
상기 분산제는 예를 들어 비이온 계면활성제, 양이온 계면활성제, 음이온 계면활성제 등이 사용될 수 있으며, 이들을 단독으로 혹은 2종 이상 혼합하여 사용할 수 있다. 이때, 분산 특성이 상대적으로 작은 외부 전극용 페이스트를 도포하는 경우, 상기 외부 전극용 페이스트 내부 용제의 확산성이 낮아질 수 있다. 이에 따라, 상기 외부 전극용 페이스트를 건조할 때, 상기 외부 전극용 페이스트의 외표면 용제의 휘발 속도 대비 상기 외부 전극용 페이스트의 내부 용제의 확산 속도가 느려질 수 있다. 따라서, 바디(110)의 제3 면 및 제4 면(3, 4) 전체에 하나의 볼록한 형상을 가지는 제1 및 제2 외부 전극(131, 132)이 형성되지 않고, 바디(110)의 제3 면 및 제4 면(3, 4)의 중앙에 형성되고 볼록한 형상을 가지는 중앙부(131a, 132a)와, 중앙부(131a, 132a)의 외곽에 볼록한 형상을 가지는 외곽부(131b, 132b)가 형성될 수 있다. 또한, 중앙부(131a, 132a)와 외곽부(131b, 132b)의 경계 영역이 오목한 형상을 가지는 외부 전극(131, 132)을 형성할 수 있다. 이때, 중앙부(131a, 132a) 대비 외곽부(131b, 132b)의 두께가 일정 수준 이상으로 형성됨으로써 적층 세라믹 커패시터(100)의 내습 신뢰성이 향상될 수 있다.
분산 특성이 상대적으로 작은 외부 전극용 페이스트는, 분산 능력이 상대적으로 작은 분산제를 첨가함으로써 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 외부 전극(131, 132) 상에 도금층(141, 142)을 형성하는 단계를 더 포함할 수 있으며, 예를 들어 외부 전극 상에 니켈(Ni) 도금층을 형성하고, 니켈 도금층 상에 주석(Sn) 도금층을 형성할 수 있다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 외부 전극을 광학 현미경(OM; Optical Microscope)으로 촬영한 이미지이다. 특히, 적층 세라믹 커패시터의 제1 방향의 길이가 절반인 지점에서의 제2 방향 및 제3 방향 단면을 촬영한 이미지이다.
도 6과 같이, 본 발명의 일 실시형태에 따른 외부 전극(131, 132)은 중앙부(131a, 132a) 및 외곽부(131b, 132b)를 포함하고, 외곽부(131b, 132b) 두께의 최댓값은 중앙부(131a, 132a) 두께의 최솟값보다 클 수 있다. 또한, 중앙부(131a, 132a) 및 외곽부(131b, 132b)는 제2 방향으로 볼록한 형상을 가지며, 중앙부(131a, 132a)와 외곽부(131b, 132b)의 경계 영역은 제2 방향으로 오목한 형상을 가질 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
114, 115: 마진부
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
131a, 132a: 중앙부
131b, 132b: 외곽부
141: 제1 도금층
142: 제2 도금층
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
114, 115: 마진부
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
131a, 132a: 중앙부
131b, 132b: 외곽부
141: 제1 도금층
142: 제2 도금층
Claims (17)
- 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제1 방향으로 적층되도록 배치되며, 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및
상기 바디의 제3 면 및 제4 면에 각각 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극;을 포함하며,
상기 제1 및 제2 외부 전극은 상기 바디의 제3 및 제4 면의 중앙에 배치된 중앙부 및 상기 중앙부의 외곽에 배치된 외곽부를 포함하고,
상기 중앙부 두께의 최댓값을 T1, 상기 외곽부 두께의 최댓값을 T2, 상기 중앙부 두께의 최솟값을 T3라 할 때, T1>T2>T3를 만족하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 중앙부 두께가 최소인 영역은 상기 중앙부 및 외곽부의 경계인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 외곽부의 두께는 상기 중앙부 및 외곽부의 경계에서 상기 외곽부의 두께가 최대인 영역을 향해 증가하고, 상기 외곽부의 두께가 최대인 영역에서부터 외측을 향해 다시 감소하는 적층 세라믹 커패시터.
- 제1항에 있어서,
제1 및 제2 방향 단면, 및 제2 및 제3 방향 단면 중 적어도 하나에서, T1> T2>T3를 만족하는 적층 세라믹 커패시터
- 제1항에 있어서,
상기 T1에 대한 상기 T2의 비율(T2/T1)은 는 0,65 내지 0.9인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 외곽부는 상기 바디의 최외곽에 배치된 제1 및 제2 내부 전극을 커버하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 중앙부의 제1 방향으로의 길이는 상기 제1 및 제2 외부 전극의 제1 방향으로의 길이의 1/4 이상 1/2 이하인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 중앙부의 제3 방향으로의 길이는 상기 제1 및 제2 외부 전극의 제3 방향으로의 길이의 1/4 이상 1/2 이하인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 외곽부는 상기 바디의 제1 면, 제2 면, 제5 면 및 제6 면의 일부까지 연장되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극 상에 형성된 도금층을 더 포함하는 적층 세라믹 커패시터.
- 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제1 방향으로 적층되도록 배치되며, 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및
상기 바디의 제3 면 및 제4 면에 각각 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극;을 포함하며,
상기 제1 및 제2 외부 전극은 상기 바디의 제3 및 제4 면의 중앙에 배치된 중앙부 및 상기 중앙부의 외곽에 배치된 외곽부를 포함하고,
상기 중앙부 및 외곽부는 제2 방향으로 볼록한 형상을 가지고, 상기 중앙부와 상기 외곽부의 경계 영역은 제2 방향으로 오목한 형상을 가지는 적층 세라믹 커패시터.
- 제11항에 있어서,
제1 및 제2 방향 단면, 및 제2 및 제3 방향 단면 중 적어도 하나에서, 상기 중앙부 두께의 최댓값을 T1, 상기 외곽부 두께의 최댓값을 T2라 할 때, 상기 T1에 대한 상기 T2의 비율(T2/T1)은 는 0,65 내지 0.9인 적층 세라믹 커패시터.
- 제11항에 있어서,
상기 외곽부는 상기 바디의 최외곽에 배치된 제1 및 제2 내부 전극을 커버하는 적층 세라믹 커패시터.
- 제11항에 있어서,
상기 중앙부의 제1 방향으로의 길이는 상기 제1 및 제2 외부 전극의 제1 방향으로의 길이의 1/4 이상 1/2 이하인 적층 세라믹 커패시터.
- 제11항에 있어서,
상기 중앙부의 제3 방향으로의 길이는 상기 제1 및 제2 외부 전극의 제1 방향으로의 길이의 1/4 이상 1/2 이하인 적층 세라믹 커패시터.
- 제11항에 있어서,
상기 외곽부는 상기 바디의 제1 면, 제2 면, 제5 면 및 제6 면의 일부까지 연장되는 적층 세라믹 커패시터.
- 제11항에 있어서,
상기 제1 및 제2 외부 전극 상에 형성된 도금층을 더 포함하는 적층 세라믹 커패시터.
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