KR20230102525A - 적층형 전자 부품 - Google Patents

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KR20230102525A
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정서원
오원근
연규호
이서호
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면 상에 배치되는 외부 전극; 을 포함하며, 상기 복수의 내부 전극은 일단이 상기 제3 면 또는 제4 면에 연결되며, 상기 외부 전극은 상기 바디 상에 배치되며 도전성 금속을 포함하는 제1 전극층, 상기 제1 전극층 상에 배치되며 은(Ag) 및 글래스를 포함하고 팔라듐Pd), 금(Pt) 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층을 포함하고, 상기 제1 전극층은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않을 수 있다.

Description

적층형 전자 부품{MULTILAYER ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품 중에 하나인 적층 세라믹 커패시터(Multilayer Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장된다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
종래에는, 적층 세라믹 커패시터를 기판 등에 실장하기 위해 적층 세라믹 커패시터의 외부 전극은 전극층 상에 형성된 도금층을 포함하였다. 다만, 고온 환경에 의해 실장 시 기판의 휨과 도금층에 포함되는 주석(Sn)의 산화로 솔더 크랙이 발생하거나 접촉 저항이 증가하는 문제가 발생하였다.
이러한 문제점을 해결하기 위해 구리(Cu)를 포함하는 제1 전극층과 은(Ag)과 팔라듐(Pd)을 포함하는 전극으로 형성된 제2 전극층을 포함하는 외부 전극 구조가 사용되고 있으며, 이러한 외부 전극을 사용할 경우, 주석 솔더링 대신 은 에폭시(Ag epoxy)를 도전성 접착제(Conductive glue)로 사용하여 적층 세라믹 커패시터를 기판에 실장할 수 있다.
종래에는, 이러한 외부 전극 구조에서, 구리를 포함하는 제1 전극층을 적층형 전자 부품의 머릿면 상에 배치하고 바디의 상면 및 하면의 일부까지 연장되도록 배치되는 밴드부를 형성하여 바디와의 접착력을 강화했다. 그러나, 제1 전극층을 소성할 때 제1 전극층이 수축하며 바디에 압축응력을 가하게 되며 이때, 밴드부가 수축하며 바디의 상면 및 하면에 가하는 압축응력에 의해 바디에 불균일한 응력 분포를 형성하게 된다. 이에 따라 적층형 전자 부품의 바디에 크랙이 발생하고 실장 시에 고착강도가 저하되는 문제가 발생할 수 있다.
본 발명의 여러 목적 중 하나는 제1 전극층을 소결할 때 바디에 가해지는 압축 응력을 감소시키기 위함이다.
본 발명의 여러 목적 중 하나는 밴드부의 압축 응력에 의해 크랙이 발생하여 실장 시 고착강도가 저하되는 문제점을 해결하기 위함이다.
본 발명의 여러 목적 중 바디에 불균일한 응력 분포가 형성되는 것을 억제하기 위해 제1 전극층을 머릿면에만 형성하는 경우 외부 전극과 바디의 결합력이 약해 고착 강도가 저하되는 문제점을 해결하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면 상에 배치되는 외부 전극; 을 포함하며, 상기 복수의 내부 전극은 일단이 상기 제3 면 또는 제4 면에 연결되며, 상기 외부 전극은 상기 바디 상에 배치되며 도전성 금속을 포함하는 제1 전극층, 상기 제1 전극층 상에 배치되며 은(Ag) 및 글래스를 포함하고 팔라듐(Pd), 백금(Pt) 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층을 포함하고, 상기 제1 전극층은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않을 수 있다.
본 발명의 여러 효과 중 하나는 제1 전극층이 배치되는 영역을 조절함으로써 제1 전극층의 소성 후 밴드부에 대응 되는 바디의 영역에 응력이 집중되는 현상을 억제하는 것이다.
본 발명의 여러 효과 중 하나는 제1 전극층을 소성 한 후 바디에 불균일한 응력 분포가 형성되는 것을 억제하여 바디에 크랙이 발생하는 현상을 감소시키며, 실장 시에 고착강도를 향상시키는 것이다.
본 발명의 여러 효과 중 하나는 바디에 불균일한 응력 분포가 형성되는 것을 억제하기 위해 제1 전극층을 바디의 머릿면에만 형성하는 경우에도 제2 전극층에 포함되는 글래스의 함량을 조절하여 실장 시 고착 강도를 향상시키는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 I-I` 단면에 대한 단면도이다.
도 3은 도 1의 II-II` 단면에 대한 단면도이다
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해 사시도이다.
도 5는 도 2에 대응하는 본 발명의 일 실시예에 따른 적층형 전자 부품의 단면도이다.
도 6은 도 2에 대응하는 본 발명의 일 실시예에 따른 적층형 전자 부품의 단면도이다.
도 7은 도 2에 대응하는 본 발명의 일 실시예에 따른 적층형 전자 부품에서 응력을 측정하는 영역을 개략적으로 나타낸 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 I-I` 단면에 대한 단면도이다.
도 3은 도 1의 II-II` 단면에 대한 단면도이다
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해 사시도이다.
이하, 도 1 내지 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 유전체층(111), 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 및 상기 제3 및 제4 면 상에 배치되는 외부 전극(130, 140); 을 포함하며, 상기 복수의 내부 전극은 일단이 상기 제3 면 또는 제4 면에 연결되며, 상기 외부 전극은 상기 바디 상에 배치되며 도전성 금속을 포함하는 제1 전극층(131, 141), 상기 제1 전극층 상에 배치되며 은(Ag) 및 글래스를 포함하고 팔라듐(Pd), 백금(Pt) 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층(132, 142)을 포함하고, 상기 제1 전극층은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않을 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 평균 두께는 특별히 한정할 필요는 없다. 예를 들어, 유전체층(111)의 평균 두께(td)는 0.2μm 이상 2μm 이하일 수 있다.
다만, 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.35μm 이하인 경우에는 외부 전극 소성시 압축 응력으로 인해 적층형 전자 부품(100)에 크랙이 발생할 가능성이 더욱 높아 질 수 있다.
본 발명의 일 실시형태에 따르면, 제1 전극층(131, 141)은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않기 때문에, 유전체층(111)의 평균 두께가 0.35μm 이하인 경우에도 외부 전극의 압축 응력으로 인해 크랙이 발생하는 현상을 억제할 수 있다. 따라서, 유전체층(111)의 평균 두께가 0.35μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
유전체층(111)의 평균 두께는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 평균 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 단위 위하여 커버부(112, 113)의 평균 두께는 15μm 이하일 수 있다. 또한, 본 발명의 일 실시형태에 따르면, 제1 전극층(131, 141)은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않기 때문에, 커버부의 평균 두께가 15μm 이하인 경우에도 적층형 전자 부품에 크랙이 발생하는 것을 억제할 수 있다.
커버부(112, 113)의 평균 두께는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 마진부(114)와 제6 면(6)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 단면(end surfaces)에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면(cross-section)에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
한편, 마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 마진부(114, 115)의 평균 폭은 15μm 이하일 수 있다. 또한, 본 발명의 일 실시형태에 따르면, 본 발명의 일 실시형태에 따르면, 제1 전극층(131, 141) 상기 제1 전극층은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않기 때문에, 마진부(114, 115)의 평균 폭이 15μm 이하인 경우에도 외부 전극 소성시 압축 응력으로 인해 적층형 전자 부품(100)에 크랙이 발생하는 것을 억제할 수 있다.
마진부(114, 115)의 평균 폭은 마진부(114, 115)의 제3 방향 평균 크기를 의미할 수 있으며, 용량 형성부(Ac)의 측면에서 등간격의 5개 지점에서 측정한 마진부(114, 115)의 제3 방향 크기를 평균한 값일 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 번갈아 배치될 수 있다.
복수의 내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)에 각각 연결될 수 있다.
구체적으로, 제1 내부 전극(121)의 일단은 제3 면에 연결되며, 제2 내부 전극(122)의 일단은 제4 면에 연결될 수 있다.
제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 내부 전극(121, 122)은 Ni을 포함할 수 있다. 이 경우 후술할 본 발명의 제1 전극층(131a, 132a)에 포함된 구리(Cu)와 합금을 형성하거나 금속 접합을 통하여 전기적 연결성을 향상시킬 수 있다.
또한, 내부 전극(121, 122)의 평균 두께는 특별히 한정할 필요는 없다. 예를 들어, 내부 전극(121, 122)의 평균 두께는 0.2μm 이상 2μm 이하일 수 있다.
다만, 일반적으로 내부 전극을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극의 두께가 0.35μm 이하인 경우에는 외부 전극 소성시 압축 응력으로 인해 적층형 전자 부품(100)에 크랙이 발생할 가능성이 더욱 높아 질 수 있다.
본 발명의 일 실시형태에 따르면, 제1 전극층(131, 141)은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않기 때문에, 내부 전극(121, 122)의 평균 두께가 0.35μm 이하인 경우에도 외부 전극 소성시 압축 응력으로 인해 적층형 전자 부품(100)에 크랙이 발생하는 것을 억제할 수 있다.
따라서, 내부 전극(121, 122)의 두께가 평균 0.35μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
상기 내부 전극(121, 122)의 평균 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
외부 전극(130, 140)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치될 수 있다. 외부 전극(130, 140)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(130, 140)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(130, 140)을 갖는 구조를 설명하고 있지만, 외부 전극(130, 140)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
외부 전극(130, 140) 각각은 바디 상에 배치되며 도전성 금속을 포함하는 제1 전극층(131, 141)을 포함할 수 있다.
제1 전극층(131, 141)은 바디의 제3 면 및 제4 면 상에 배치되어 도전성 금속을 포함하여 내부 전극과 전기적 연결성을 확보하는 역할을 수행 할 수 있다. 즉, 제1 전극층(131, 141)은 바디(110)의 제2 방향의 일면을 통해 교대로 제3 면 및 제4 면에 연결되는 제1 및 제2 내부 전극(121, 122)과 각각 접촉되어 직접적으로 연결됨으로써 제1 및 제2 외부 전극(130, 140)과 제1 및 제2 내부 전극 간의 전기적 도통을 확보한다.
제1 전극층(131, 141)에 포함되는 도전성 금속의 종류는 특별히 한정되지 않는다. 상기 도전성 금속은 전기적 연결성을 향상시키기 위해 제1 및 제2 내부 전극(121, 122)에 포함된 금속과 같은 금속을 포함할 수 있으며, 제1 및 제2 내부 전극(121, 122)에 포함된 금속과 합금을 형성하는 금속을 포함할 수 있다.
제1 전극층은 도전성 금속 분말 및 글래스를 포함하는 페이스트를 바디 상에 도포한 후 소성하여 형성될 수 있다. 상기 페이스트를 바디 상에 도포하는 방법은 특별히 제한되지 않는다. 예를 들어 제1 및 제2 내부 전극이 각각 노출 되는 면을 페이스트에 딥핑(dipping) 하거나 해당 면에 전극 시트를 전사하여 형성할 수 있다.
이에 따라, 일 실시예에서, 제1 전극층(131, 141)은 상기 도전성 금속 외에도 글래스를 더 포함할 수 있다. 이에 따라 제1 전극층(131, 141)과 바디(110)의 결합력이 향상될 수 있다.
일 실시예에서, 제1 전극층(131, 141)에 포함되는 도전성 금속은 구리(Cu)를 포함할 수 있다. 이에 따라 제1 및 제2 내부 전극(121, 122)이 니켈(Ni)을 포함하는 경우 니켈(Ni)-구리(Cu) 합금을 형성하여 전기적 연결성을 더욱 향상시킬 수 있다.
종래에는, 제1 전극층이 3 면 및 제4 면 상에 배치되되, 바디와의 결합력 및 휨 강도를 향상시키기 위해 바디의 제1 면, 제2 면, 제5 면 및 제6 면 중 적어도 어느 한 면 상으로 연장되어 배치되는 밴드부를 포함하도록 하는 시도가 있었다.
그러나, 제1 전극층을 소성으로 형성하는 경우 밴드부의 수축으로 인한 압축 응력이 바디로 전달되어 바디에 불균일한 응력 분포를 형성할 수 있다.
특히, 제1 전극층으로 덮여있는 바디의 영역에 응력이 집중되므로 제1 전극층으로 덮여이었지 않은 부분의 응력과 큰 차이가 발생할 수 있다. 이렇게 바디에 응력이 불균일하게 집중되는 경우 적층형 전자 부품은 휨 응력을 받게 되어 크랙이 발생할 수 있으며, 수지 및 은(Ag)을 포함하는 도전성 접착제에 의해 기판에 실장 되는 경우 고착 강도가 저하될 수 있다.
이에, 본 발명에서는 제1 전극층이 바디상에 배치되는 위치를 조절하여 바디의 국소적인 영역에 응력이 집중되는 현상을 억제하고자 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품의 제1 전극층(131, 141)은 제3 면(3) 및 제4 면(4)에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 제1 면, 제2 면, 제5 및 제6 면으로 연장되어 배치되지 않을 수 있다. 즉, 제1 전극층(131, 141)이 제3 면 및 제4 면 상에 배치되어 복수의 내부 전극(121, 122)과의 전기적 연결성을 확보하고 제1 전극층이 제1 면, 제2 면, 제5 면 및 제6 면 상에는 배치되지 않으므로 소성 시 수축에 따른 압축 응력이 바디에 전달되는 현상을 억제할 수 있다. 이에 따라 바디의 국소적인 영역에 응력이 집중되는 현상을 방지하여 크랙의 발생의 억제하고 고착 강도를 향상시킬 수 있다.
도 2를 참조하면, 일 실시예에서 상기 제1 전극층(131, 141)은 커버부(112, 113)를 덮지 않도록 배치될 수 있다. 구체적으로, 상기 제1 전극층(131, 141)은 복수의 내부 전극(121, 122)의 제1 방향 최상단에서 제2 방향으로 그린 직선의 연장선(E1) 및 제1 방향 최하단에서 제2 방향으로 그린 직선의 연장선(E2) 사이에 배치될 수 있다.
이에 따라 제1 전극층을 소성할 때 바디(110)의 상부 및 하부 커버부(112, 113)에 가해지는 응력을 최소화 하여 바디(110)에 크랙이 발생하는 것을 억제하고 고착 강도를 향상시킬 수 있다. 이에 더하여 제1 전극층(131, 141)이 커버부를 덮지 않으므로 외부 전극(130, 140)이 차지하는 비중을 최소화 하여 적층형 전자 부품(100)의 단위 부피당 용량을 최대화 할 수 있다.
도 5는 도 2에 대응하는 본 발명의 일 실시예에 따른 적층형 전자 부품(100`)의 단면도이다.
도 5를 참조하면, 일 실시예에 따른 적층형 전자 부품(100`)의 바디(110)는 제1 면 내지 제6 면(1, 2, 3, 4, 5, 6)의 단부가 수축된 형태일 수 있으며, 이러한 단부를 코너로 정의할 수 있다.
따라서, 바디(110)은 제3 면(3)과 제1 면(1), 제2 면(2), 제5 면(5) 및 제6 면(6)을 연결하는 제1 코너(C1), 제4 면(4)과 제1 면(1), 제2 면(2), 제5 면(5) 및 제6 면(6)을 연결하는 제2 코너(C2)를 포함할 수 있다. 이러한 제1 및 제2 코너는 제1 면 내지 제6 면의 단부가 소성 과정에서 수축되거나 연마 공정 등에 의해 라운드 형상을 가질 수 있다.
일 실시에에 따른 적층형 전자 부품(100`)은 바디(110)의 제3 및 제4 면(3, 4) 상에 배치되는 외부 전극(130`, 140`)을 포함하며 상기 외부 전극(130`, 140`)은 상기 바디(110) 상에 배치되며 도전성 금속을 포함하는 제1 전극층(131`, 141`)을 포함하고, 상기 제1 전극층(131`, 141`)은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않으며, 바디(110)의 제1 및 제2 코너(C1, C2)를 덮지 않도록 배치될 수 있다.
이에 따라 외부 전극(130`, 140`)이 차지하는 비중을 줄여 적층형 전자 부품(100`)의 적절한 단위 부피당 용량을 확보 함과 동시에 바디의 코너에 응력이 집중되는 현상을 완화하여 적층형 전자 부품(100`)에 크랙이 발생하는 것을 완화할 수 있다.
도 6은 도 2에 대응하는 본 발명의 일 실시에에 따른 적층형 전자 부품(100``)의 단면도이다.
도 6을 참조하면, 일 실시예에 따른 적층형 전자 부품(100``)은 바디(110)의 제3 및 제4 면(3, 4) 상에 배치되는 외부 전극(130``, 140``)을 포함하며 상기 외부 전극(130``, 140``)은 상기 바디(110) 상에 배치되며 도전성 금속을 포함하는 제1 전극층(131``, 141``)을 포함하고, 상기 제1 전극층(131``, 141``)은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않으며, 바디(110)의 제1 코너 및 제2 코너(C1, C2)를 덮도록 배치될 수 있다. 바디의 코너는 상술한 바와 같이 바디의 제1 면 내지 제6 면의 단부가 소성 과정에서 수축되거나 연마 공정에 의해 형성되므로 유전체 미세 구조의 치밀성이 약할 수 있다. 또한, 코너부는 복수의 내부 전극(121, 122)의 최상단에 배치된 내부 전극과 최하단에 배치된 내부전극과 가장 가까이 배치므로 수분이 코너를 통해 침투하는 경우 적층형 전자 부품에 신뢰성에 악영향을 끼칠 수 있다.
일 실시예에 따른 적층형 전자 부품(100``)은 제1 전극층(131``, 141``)이 바디의 제1 및 제2 코너를 덮도록 배치됨으로써 수분 침투에 취약한 바디의 코너를 완전히 덮어 적층형 전자 부품(100``)의 내습 신뢰성을 향상시키면서도 제1 면, 제2 면, 제5 면 및 제6 면 상에는 제1 전극층(131``, 141``)이 배치되지 않아 국소적인 영역의 응력 집중을 완화하여 크랙의 발생을 억제할 수 있다.
제2 전극층(132, 142)은 상기 제1 전극층 상에 배치되며 은(Ag)을 포함하고, 이에 더하여 팔라듐(Pd)을 포함할 수 있다.
제2 전극층은 산화를 방지하고 수분 및 수소의 침투를 막는 역할을 수행할 수 있다. 또한, 제2 전극층은 은(Ag)을 포함하므로, 주석(Sn)을 포함하는 솔더 없이도 은(Ag) 및 수지를 포함한 도전성 접착제에 의해 기판에 실장 될 수 있다.
이에 따라 고온-저온 Cycle에서 외부 전극과 솔더의 열팽창률 차이에 의한 스트레스로 솔더 크랙이 발생하는 문제점을 해결할 수 있다.
한편, 제2 전극층이 은(Ag)으로만 구성되거나 은(Ag)의 함량이 높아지는 경우 이온 마이그레이션이 발생하는 문제점이 발생할 수 있다.
따라서, 제2 전극층(132, 142)는 팔라듐(Pd)을 더 포함함으로써 이온 마이그레이션의 발생을 억제할 수 있으며, 상기 팔라듐(Pd)은 이온 마이그레이션을 방지할 수 있는 다른 금속, 예컨데 백금(Pt) 이나 금(Au) 등으로 대체 되거나 혼합될 수 있다.
제2 전극층(132, 142)는 제1 전극층 상에 배치되되, 바디(110)의 제1 면, 제2 면, 제5 면 및 제6 면의 일부 상으로 연장되어 배치될 수 있다. 이에 따라 적층형 전자 부품(100)의 내습 신뢰성을 향상시킬 수 있으며 휨강도를 향상시켜 기판에 실장 시 외부 휨 응력으로부터 적층형 전자 부품(100)을 보호할 수 있다.
일 실시예에서, 제2 전극층(132, 142)은 글래스를 더 포함할 수 있다. 글래스는 페이스트를 도포 및 소성하여 제2 전극층(132, 142)을 형성할 때, 은(Ag) 및 팔라듐(Pd)의 금속의 소결 속도를 제어하고 소결시에 바디(110)에 가해지는 응력을 완화하며, 기판과의 접착성을 확보하는 역할을 수행할 수 있다.
글래스 성분은 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
제2 전극층(132, 142)은 은(Ag) 입자를 포함하고 팔라듐(Pd) 입자, 백금(Pt) 입자 및 금(Au) 입자 중 하나 이상을 더 포함하며, 이에 더하여 글래스를 포함하는 도전성 페이스트를 제1 전극층(131, 132) 및 바디의 일부 상에 도포한 후 소성하여 형성될 수 있다. 이때, 제1 전극층 및 제2 전극층은 동시에 소성될 수 있으나 이에 제한되는 것은 아니다.
제2 전극층(132, 142)를 형성하는 도전성 페이스트에 포함되는 글래스의 함량은 도전성 페이스트의 총 중량 대비 10wt% 이상 30wt%이하일 수 있다. 이에 따라 글래스의 함량이 도전성 페이스트의 총 중량 대비 10wt% 미만인 경우 소성 시 바디와의 접착력이 약해 고착강도가 약해질 문제 및 30wt%를 초과할 경우 글래스 함량이 과다하여 소성 이후 제2 전극층에 글래스 비딩이 발생하는 문제점을 해결 할 수 있다.
한편, 제2 전극층(132,142)을 소성 한 후의 단면에서, 제2 전극층에 포함된 글래스가 차지하는 면적은 은(Ag) 입자를 포함하고 팔라듐(Pd) 입자, 백금(Pt) 입자 및 금(Au) 입자와 같은 도전성 금속 입자가 차지하는 면적 대비 1/10 이상 1/30 이하일 수 있다. 이에 따라 제2 전극층의 단면에서 글래스가 차지하는 면적이 도전성 금속의 면적 대비 1/10 미만인 경우 소성 시 바디와의 접착력이 약해 고착강도가 약해지는 문제를 해결할 수 있으며, 3/10를 초과할 경우 글래스 함량이 과다하여 소성 이후 제2 전극층에 글래스 비딩이 발생하는 문제점을 해결 할 수 있다.
제2 전극층에 포함되는 글래스와 도전성 금속 또는 도전성 금속 입자는 성분 차이로 인해 EDS 분석을 통해 구분될 수 있다. 글래스와 도전성 금속 입자는 상대적인 명암 비교가 가능한 주사전자현미경(SEM)의 BSE(Back scattered electron) 이미지를 EDS 분석하여 구분할 수도 있다.
따라서, 적층형 전자 부품의 폭방향 중심부에서 절단한 길이-두께 방향 단면(L-T 단면)에서, 바디의 제3 면 또는 제4 면 상에 배치된 제2 전극층의 두께 방향 중심 기준으로 길이ⅹ두께=10㎛ⅹ10㎛의 영역의 BSE 이미지를 픽셀(pixel) 기반으로 명암 및 색상을 상대적으로 비교한 이미지로 변환하고, EDS 내의 프로그램을 통해 글래스의 면적과 도전성 금속의 면적을 측정함으로써 계산할 수 있다.
한편, 제1 전극층(131, 141) 및 제2 전극층(132, 142)의 성분은 SEM-EDS(Scanning Electron Microscope - Energy Dispersive X-ray Spectroscopy)를 이용하여 관찰한 화상으로부터 산출한 것일 수 있다. 구체적으로, 적층형 전자 부품을 폭 방향(제3 방향) 중앙의 위치까지 연마하여 길이 방향 및 두께 방향 단면(L-T 단면)을 노출시킨 후, 바디의 제3 면 또는 제4 면 상에 배치된 제1 및 제2 전극층을 두께 방향 중심을 기준으로 길이ⅹ두께=10㎛ⅹ10㎛의 영역을 EDS분석을 통해 제1 및 제2 전극층에 포함된 각 원소들의 성분, at% 및 wt%를 측정할 수 있다.
도 7은 도 2에 대응하는 본 발명의 일 실시예에 따른 적층형 전자 부품에서 응력을 측정하는 영역을 개략적으로 나타낸 단면도이다.
도 7을 참조하면, 일 실시에에 따른 적층형 전자 부품(100``)의 바디(110)는 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하여 용량이 형성되는 용량 형성부(Ac) 및 상기 용량 형성부의 제1 방향 상부 및 하뷰에 배치되는 커버부를(112, 113) 포함하고, 상기 커버부(112, 113) 중에서, 상기 제2 전극층으로 덮여있는 영역(A)에서 측정한 평균 잔류 응력의 값을 Sa, 상기 제2 전극층으로 덮여있지 않은 영역(B)에서 측정한 평균 잔류 응력의 값을 Sb라 할 때, {(Sa-Sb)/Sb}ⅹ100은 0.10 이하일 수 있다.
이에 따라, 바디(110)의 커버부(112, 113)의 일부에 응력이 집중되는 형상을 최소화 하여 적층형 전자 부품(100``)에 크랙이 발생하는 형상을 억제할 수 있다.
이때, 제2 전극층으로 덮여 있는 영역(A)은 폭 방향 중앙부에서 절단한 길이-두께 방향 단면(L-T 단면)에서, 제2 전극층으로 덮인 커버부의 중앙부 영역을 의미할 수 있으며, 제2 전극층으로 덮여있지 않은 영역(B)은 제2 전극층에 덮여 있지 않은 커버부의 중앙부 영역을 의미할 수 있다. 또한 Sa 및 Sb는 A 및 B 각 영역의 임의의 5개 지점에서 라만 쉬프트(Raman Shift) 분석을 통해 측정한 평균값일 수 있다.
적층형 전자 부품의 특정 영역에 잔류 응력이 발생하는 경우, 고압상전이가 발생되어 라만 스펙트럼으로 분석하는 경우 라만 이동(Raman Shift) 현상을 관찰할 수 있다. 이때, 잔류 응력이 감소하는 경우 라만 이동이 감소하고, 잔류 응력이 증가하는 경우 라만 이동이 증가하는 경향이 있으므로, 라만 이동의 크기에 따라 각 영역의 잔류 응력 값을 측정할 수 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0603 (길이×폭, 0.6mm×0.3mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 고착강도 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.66mm 이하이고, 폭이 0.33mm 이하인 경우, 본 발명에 따른 고착 강도 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
(실시예)
하기 표 1은 제1 전극층이 배치되는 영역을 변화시켜가며 절연저항의 열화, 응력 변화, 크랙 발생율, 기판 실장 후의 고착강도를 측정 및 평가하여 나타낸 것이다.
제1 전극층이 배치되는 영역은 제1 전극층이 바디의 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 완전히 덮지 않고 부분적으로 덮도록 배치된 경우(시험번호 1), 제1 전극층이 바디의 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않는 경우(시험번호 2), 제1 전극층의 바디의 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 제1, 제2, 제5 및 제6 면으로 연장되어 배치되는 경우(시험번호 3)으로 나누어 상기 측정 및 평가를 시행하였다.
절연저항(IR, Insulation Resistance)의 열화는 8585 시험으로 측정한다.
85℃/습도85% 환경에서 1-1.5V의 전압을 15-30hr동안 인가했을 때, 기존 칩보다 1/3 order 이하로 떨어지면 NG로 판정한다. 100개의 시료에 대하여 1개 이상일 때 IR열화특성 NG로 간주한다.
응력 변화는 적층형 전자 부품을 폭 방향(제3 방향) 중앙의 위치까지 연마하여 길이 방향 및 두께 방향 단면(L-T 단면)을 노출시킨 후, 제2 전극층에 덮여 있는 커버부의 중앙부 영역(A)의 임의의 5개 지점, 제2 전극층에 덮여 있지 않는 영역의 중앙부 영역(B)의 임의의 5개 지점에서 라만 쉬프트(Raman Shift) 분석을 통해 평균 잔류 응력(Sa, Sb)를 각각 계산하고 {(Sa-Sb)/Sb}ⅹ100의 값을 계산하였다.
크랙 발생여부는 시험번호 당 적층형 전자 부품 샘플 100개를 의 폭 및 두께 방향 단면(W-T 단면)을 외부 전극이 박리될 때까지 연마한 후 주사전자현미경 또는 광학현미경을 통해 관찰하여 크랙의 유무를 확인하였다.
실장 후 고착 강도는 각 시험번호 당 기판에 실장된 적층형 전자 부품 샘플 100개에 대하여 -55℃~+125℃(Min. / Max. temperature에서 각 30min 유지)의 temperature cycle 후, Shear test에서 2mm 이상의 변형이 발생할 때까지의 최대 힘을 측정하여 평균값을 취했다.
시험번호 IR 열화 응력변화(%) 크랙 발생율(%) 실장 후 고착강도 (N/mm2)
1 NG 0.1 0(0/100) 23
2 OK 0.1 0(0/100) 24
3 OK 0.18 80(80/100) 9.5
시험번호 1의 경우 바디의 국소적인 영역에 응력이 집중되지 않아 크랙이 발생하지 않고 실장 후 고착 강도가 양호하지만, 제1 및 제2 내부 전극(121, 122)과 제1 전극층(131, 141) 사이의 니켈(Ni)-구리(Cu) 합금 형성이 적어 전기적 연결성이 부족하므로 IR 열화가 발생한 것을 확인할 수 있다.
시험번호 2의 경우 제1 전극층(131, 141)이 바디의 제1 면, 제2 면, 제5 면 및 제6 면을 덮지 않도록 배치되므로 바디의 국소적인 영역에 응력이 집중되지 않아 크랙이 발생하지 않고 실장 후 고착 강도가 우수함을 확인할 수 있다. 또한, 제1 및 제2 내부 전극(121, 122)의 니켈(Ni)과 제1 전극층의 구리(Cu)가 상호 확산하여 충분히 니켈(Ni)-구리(Cu) 합금을 형성하므로 전기적 연결성이 우수하고 IR 열화가 발생하지 않음을 확인할 수 있다.
시험번호 3의 경우 제1 전극층이 바디의 제1 면, 제2 면, 제5 면 및 제6 면 중 적어도 어느 한 면 이상을 덮도록 배치되므로 바디의 국소적인 영역에 응력이 집중되어 응력 변화가 0.18%임을 확인할 수 있고, 이에 따라 바디(110)에 크랙이 발생하는 현상을 억제하지 못하여 기판에 실장시 고착강도가 저하 되는 것을 확인할 수 있다.
따라서, 본 발명의 일 실시형태에 따른 적층형 전자 부품은 제1 전극층이 바디의 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 바디의 제1 면, 제2 면, 제5 면 및 제6 면으로는 연장되어 배치되지 않도록 함으로써 바디의 국소적인 영역에 응력이 집중되는 현상을 억제하여 크랙의 발생을 방지하고, 기판에 실장 되는 경우 고착 강도를 향상시키며, 내부 전극과의 충분한 전기적 연결성 확보를 통해 IR 열화를 방지할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 141: 제1 전극층
132, 142: 제2 전극층

Claims (12)

  1. 유전체층, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및
    상기 바디 상에 배치되는 외부 전극; 을 포함하며,
    상기 복수의 내부 전극은 일단이 상기 제3 면 또는 제4 면에 연결되며,
    상기 외부 전극은 상기 제3 면 및 제4 면 상에 배치되며 도전성 금속을 포함하는 제1 전극층, 상기 제1 전극층 상에 배치되며 은(Ag) 및 글래스를 포함하고 팔라μPd), 백금(Pt) 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층을 포함하고,
    상기 제1 전극층은 상기 제3 면 및 제4 면에 연결된 복수의 내부 전극의 일단을 모두 덮도록 배치되되, 상기 제1, 제2, 제5 및 제6 면으로 연장되어 배치되지 않는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 바디는 상기 유전체층을 사이에 두고 번갈아 배치되는 상기 복수의 내부 전극을 포함하여 용량을 형성하는 용량 형성부 및 상기 용량 형성부의 제1 방향 상면 및 하면에 배치되는 커버부를 포함하며,
    상기 제1 전극층은 상기 커버부를 덮지 않도록 배치되는
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 바디는 제3 면과 제1 면, 제2 면 제5 면 및 제6 면을 연결하는 제1 코너, 제4 면과 제1 면, 제2 면, 제5 면 및 제6 면을 연결하는 제2 코너를 포함하는
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 제1 전극층은 상기 제1 코너 및 제2 코너를 덮도록 배치되는
    적층형 전자 부품.
  5. 제3항에 있어서,
    상기 제1 전극층은 상기 제1 코너 및 제2 코너를 덮지 않도록 배치되는
  6. 제1항에 있어서,
    상기 복수의 내부 전극은 니켈을 포함하는
    적층형 전자 부품.
  7. 제6항에 있어서,
    상기 제1 전극층은 구리를 포함하는
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 전극층은 글래스를 포함하는
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 제2 전극층은 상기 제1 전극층 상에 배치되되, 상기 제1 면 또는 제2 면의 일부 상으로 연장되어 배치되는
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 바디는 상기 유전체층을 사이에 두고 번갈아 배치되는 상기 복수의 내부 전극을 포함하여 용량이 형성되는 용량 형성부 및 상기 용량 형성부의 제1 방향 상부 및 하부에 배치되는 커버부를 포함하고,
    상기 커버부 중에서,
    상기 제2 전극층으로 덮여있는 영역에서 측정한 평균 잔류 응력의 값을 Sa,
    상기 제2 전극층으로 덮여있지 않은 영역에서 측정한 평균 잔류 응력의 값을 Sb라 할 때,
    {(Sa-Sb)/Sb}ⅹ100은 0.10 이하인
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.35μm 이하인
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 바디는 상기 유전체층을 사이에 두고 번갈아 배치되는 상기 복수의 내부 전극을 포함하여 용량을 형성하는 용량 형성부 및 상기 용량 형성부의 제1 방향 상부 및 하부에 배치되는 커버부를 포함하며,
    상기 커버부의 평균 두께는 15 μm 이하인
    적층형 전자 부품.

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