JP6184914B2 - 積層セラミック電子部品及び積層セラミック電子部品の実装基板 - Google Patents
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Description
図1は、本発明の一実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。
図14〜図16は、本発明の第4の実施形態による積層セラミック電子部品の実装基板200を示す斜視図である。
下記表1は、本発明の実施形態による積層セラミック電子部品の体積増大部の配置による実装不良の改善を確認するために、比較例及び実施例の積層セラミック電子部品を用いてPick‐up不良及び装着不良の頻度数を測定した結果を示したものである。
110 セラミック本体
111 誘電体層
121、122 第1及び第2の内部電極
131、132 第1及び第2の外部電極
140 ダミーパターン
141、142 第1及び第2の活性部ダミーパターン
151、152 第1及び第2のカバー部ダミーパターン
200 実装基板
210 印刷回路基板
221、222 第1及び第2の電極パッド
230 ハンダ
Claims (13)
- 複数の誘電体層を含み、厚さ方向に対向する上面及び下面、幅方向に対向する第1の側面及び第2の側面、及び長さ方向に対向する第1の端面及び第2の端面を有し、幅より厚さが大きいセラミック本体と、
前記セラミック本体内で一つ以上の誘電体層を介して前記セラミック本体の幅方向に積層された第1の内部電極及び第2の内部電極と、
前記セラミック本体の厚さ方向の下部に配置されて前記セラミック本体の下部マージン部の体積が上部マージン部の体積より大きくなるようにする体積増大部と、
を含み、
前記セラミック本体は、誘電体層と内部電極が幅方向に交互に積層された活性層と、前記活性層の幅方向の両側に積層されたカバー層と、を含み、
前記体積増大部は、前記活性層内で前記第1の内部電極及び第2の内部電極より厚さ方向の下側に配置された活性部ダミーパターンを含み、
前記活性部ダミーパターンは、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第1の端面との間の領域に配置される第1の活性部ダミーパターンと、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第2の端面との間の領域に配置される第2の活性部ダミーパターンと、を含み、
前記第1の活性部ダミーパターンの積層数は前記第1の内部電極及び第2の内部電極の積層数の和と同じであり、前記第2の活性部ダミーパターンの積層数は前記第1の内部電極及び第2の内部電極の積層数の和と同じであり、
前記第1の内部電極の厚さ方向の中心線と前記第2の内部電極の厚さ方向の中心線が前記セラミック本体の厚さ方向の中心線と同じ位置に配置された、積層セラミック電子部品。 - 前記セラミック本体の下面と前記セラミック本体の端面とが接するコーナーの長さは、前記セラミック本体の上面と前記セラミック本体の端面とが接するコーナーの長さより長い、請求項1に記載の積層セラミック電子部品。
- 前記活性部ダミーパターンは、第1の内部電極及び第2の内部電極から離隔して形成される、請求項1に記載の積層セラミック電子部品。
- 前記活性部ダミーパターンは、第1の内部電極又は第2の内部電極と連結されるように形成される、請求項1に記載の積層セラミック電子部品。
- 前記第1の活性部ダミーパターンと前記第2の活性部ダミーパターンは、同じ誘電体層上で互いに離隔して配置されて幅方向にそれぞれ積層される、請求項1に記載の積層セラミック電子部品。
- 前記第1の活性部ダミーパターンは前記第1の端面に露出し、前記第2の活性部ダミーパターンは前記第2の端面に露出する、請求項1に記載の積層セラミック電子部品。
- 前記第1の活性部ダミーパターンは前記第1の内部電極が配置された誘電体層及び前記第2の内部電極が配置された誘電体層上に配置され、前記第2の活性部ダミーパターンは前記第1の内部電極が配置された誘電体層及び前記第2の内部電極が配置された誘電体層上に配置される、請求項1に記載の積層セラミック電子部品。
- 前記第1の活性部ダミーパターン及び第2の活性部ダミーパターンは、前記セラミック本体の下面に露出する、請求項1に記載の積層セラミック電子部品。
- 前記セラミック本体は、誘電体層と内部電極が幅方向に交互に積層された活性層と、前記活性層の幅方向の両側に積層されたカバー層と、を含み、
前記体積増大部は、前記カバー層の厚さ方向の下部に配置されたカバー部ダミーパターンを含む、請求項1に記載の積層セラミック電子部品。 - 前記カバー部ダミーパターンは、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第1の端面との間の領域に配置される第1のカバー部ダミーパターンと、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第2の端面との間の領域に配置される第2のカバー部ダミーパターンと、を含む、請求項9に記載の積層セラミック電子部品。
- 前記体積増大部は、前記第1の内部電極及び第2の内部電極と前記セラミック本体の上面との間に配置されない、請求項1に記載の積層セラミック電子部品。
- 前記第1の内部電極及び第2の内部電極と前記セラミック本体の上面との間は誘電体層のみからなる、請求項1に記載の積層セラミック電子部品。
- 前記第1の内部電極及び第2の内部電極は、基板への実装時に基板と対向する面であるセラミック本体の実装面に対して垂直に配置される、請求項1に記載の積層セラミック電子部品。
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