JP2006041474A - 薄膜型多層セラミックキャパシター及びその製造方法 - Google Patents

Abstract

【課題】本発明は多層セラミックキャパシターに関するものである。
【解決手段】複数個のホール構造が形成された上面及び平坦な下面を有する基板と、上記基板上面には順次に形成された下部電極膜、 誘電体膜及び上部電極膜から成る薄膜型キャパシターを含み、上記下部電極膜は上記基板の一側面に延長され、上記上部電極膜は上記一側面と対向する他側面に延長された複数個のキャパシター層が積層された多層構造物と、上記多層構造物の一側面に形成され各々のキャパシター層の下部電極膜と連結された第１外部電極と、上記多層構造物の他側面に形成され各々のキャパシター層の上部電極膜と連結された第２外部電極を含む薄膜型多層セラミックキャパシターを提供する。
【選択図】図３Ｃ

Description

本発明は多層セラミックキャパシターに関するもので、より詳しくは高い静電容量が保障されながらより小型化が可能な薄膜型多層セラミックキャパシター及びその製造方法に関するものである。

一般に、多層セラミックキャパシター(multi-layered ceramic capacitor: MLCC)は電極が印刷された複数の誘電体層を積層した構造を有するチップ型キャパシターとして、各種電子製品に広く用いられている。最近移動通信機器及び携帯用電子機器の市場が拡大するにつれて、ＭＬＣＣ製品に対する小型化及び大容量化のニーズも高まってきている。

従来のＭＬＣＣは電極ペースト・塗布された複数のグリーンシートを積層して積層体を形成し、両側面に側面電極を形成する工程から製造された。こうしたバルク工程からはさらなる小型化や大容量化に限界があった。

こうした問題を解決するために、現在ＭＬＣＣ分野においては半導体薄膜工程を導入する研究が活発に進んでいる。一例として、特許文献１にはＭＯＣＶＤ法を利用して高誘電率を有する（Ｂａ、Ｓｒ）ＴｉＯ_３膜を蒸着するＭＬＣＣの製造方法が提案されている。 図１はこうした技術により製造される従来の薄膜型ＭＬＣＣの側断面図である。

図１のように、従来の薄膜型ＭＬＣＣはＭｇＯのような基板（１１）上に複数回のスパッタリング工程により蒸着されたＰｔ電極膜（１２、１６）と複数回のＭＯＣＶＤ工程により蒸着されたＢＳＴ誘電体膜（１４）を含む。上記ＭＬＣＣは電極膜及び誘電体膜を各々スパッタリング工程とＭＯＣＶＤ工程を通して成膜させた後、各膜に対してフォトリソグラフィー工程とエッチング工程を通して図１に示した形態のようにパターニングすることにより製造できる。

しかし、従来の薄膜型ＭＬＣＣは制限された基板の上面に形成されるので、実質的に静電容量を決定する有効面積は制限されるしかない。したがって、より高い静電容量を確保するためには積層回数を増加させなければならず、これによりフォトリソグラフィー及びエッチング工程が増加し全工程が複雑になるとの問題を抱えている。

このように、従来の薄膜型ＭＬＣＣは平板構造による制限のため要される１０μＦ以上の高静電容量を確保するのに限界があった。

異なる従来の技術として、特許文献２にはＳＯＩ基板を利用したマイクロ構造キャパシターが開示してある。上記文献によると、ＳＯＩ基板において絶縁層をエッチングストップに利用して上下シリコン層に均一な多孔性を与えるようエッチングし、エッチングされた上下面に誘電体膜と金属層を形成することにより３次元構造のマイクロキャパシターを提供する。また、こうしたマイクロキャパシター構造を積層することにより小型化された高静電容量特性を有するキャパシターを提供することができる。上記マイクロ構造キャパシターは多孔性構造を利用して表面積を増加させ、積層構造を具現することにより高い静電容量を確保する効果があるが、上下部電極間に誘電体膜以外に残りのシリコン層とエッチングストップ層に使用された絶縁層が存在しキャパシター特性を低下させるおそれがあり、積層構造においては入出力端子構成が複雑になるとの問題があった。

これと異なり、特許文献３には半導体装置においてメモリセルを構成する方式でホールを形成し、ホールの形成された面に薄膜構造のキャパシターを形成する方法が用いられもするが、これは半導体装置に集積化するためのキャパシターセル構造として提案されたばかりで、ＭＬＣＣのような高容量単一キャパシター製品の製造方法として提供されてはいない。
日本特許公開公報２００１−１８１８３９号 米国登録特許第６、４２１、２２４号 米国登録特許第６、５０３、７９１号

本発明は上述した従来の技術の問題を解決するためのものとして、その目的は複数個のホール構造を通して有効表面積が増加された複数個の薄膜キャパシターを積層して並列連結することで、より高い静電容量を有しながらより小型化できる薄膜型多層セラミックキャパシターを提供することにある。

本発明の他の目的は半導体薄膜工程を利用して上記薄膜型多層セラミックキャパシターを製造する方法を提供することのある。

上記した技術的課題を成し遂げるために、本発明は、複数個のホール構造が形成された上面及び平坦な下面を有する基板と、上記基板の上面には順次に形成された下部電極膜、誘電体膜及び上部電極膜から成る薄膜型キャパシターを含み、上記下部電極膜は上記基板の一側面に延長され、上記上部電極膜は上記一側面と対向する他側面に延長された複数個のキャパシター層が積層された多層構造物と、
上記多層構造物の一側面に形成され各々のキャパシター層の下部電極膜と連結された第１外部電極と、上記多層構造物の他側面に形成され各々のキャパシター層の上部電極膜と連結された第２外部電極とを含む薄膜型多層セラミックキャパシターを提供する。

好ましくは、上記第１及び第２外部電極がより強固に付着されるよう、上記基板の両側面に段差部を形成する。

さらに、上記薄膜型キャパシターを保護し上面の平坦度を向上させるために、上記薄膜型キャパシターの上面に形成された平坦な上面を有するパッシべーション層をさらに含むことができる。

さらに、上記複数個のホールは一定の深さを有するよう形成することができ、この場合に、上記基板の両側面に形成される段差部は上記ホール構造の底面とほぼ同一な高さを有するよう形成されることができる。

本発明に用いられるホール構造は基板上面の表面積を増加させるためのもので、半球型グレイン、ピン型ホールまたはシリンダ型などの多様な形状で形成されることができる。

但し、表面積増加率を高めるために、上記ホールは縦横比が１以上になるよう形成し、電極膜または誘電体膜の形成時ホール内面に対する被覆性の限界を考慮して５０以下で形成することが好ましい。

上記下部電極及び上記上部電極中少なくとも一つはＰｔ、Ｒｕ、Ｉｒ、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ及びＴｉで構成された群から選択された少なくとも一つの金属またはその金属を含む伝導性酸化物または伝導性窒化物から成ることができる。

また、上記誘電体膜はＴｉＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、ＰｂＴｉＯ_３及びＰｂ（Ｚｒ、Ｔｉ）Ｏ_３の群から選択された高誘電率物質で形成されることができる。

さらに、上記多層構造物を構成する複数個のキャパシター層は熱硬化性接着剤、紫外線硬化性接着剤及びその混合物を利用して接着されることができ、熱硬化性接着剤を使用する場合には高温による誘電体膜の劣化を考慮して１００℃以下で硬化可能な接着剤を使用することが好ましい。

さらに、本発明は上記薄膜型多層セラミックキャパシターの製造方法を提供する。上記方法は、複数個のホール構造が形成された上面及び平坦な下面を有する基板と、上記基板の上面には順次に形成された下部電極膜、誘電体膜及び上部電極膜から成る薄膜型キャパシターを含み、上記下部電極膜は上記基板の一側面に延長され、上記上部電極膜は上記一側面と対向する他側面に延長された複数個のキャパシター層を形成する段階と、上記複数個のキャパシター層の上下面が互いに接合するよう積層させることにより多層構造物を形成する段階と、上記多層構造物の一側面と他側面に上記各々のキャパシター層の下部電極膜と連結された第１外部電極と上記各々のキャパシター層の上部電極膜と連結された第２外部電極を各々形成する段階を含む。

本発明の一実施形態において、上記複数個のキャパシター層を形成する段階は、上下面を有する基板を設ける段階と、上記基板上面の表面積が増加するよう上記基板上に複数個のホール構造を形成する段階と、上記複数個のホール構造の内部面を含んだ上記基板の上面に上記基板の一側面まで延長された下部電極膜を形成する段階と、上記基板の上面に位置した下部電極膜上に誘電体膜を形成する段階と、上記誘電体膜の上面に上記一側面と対向する他側面に延長された上部電極膜を形成する段階とで具現されることができる。

ここで、上記複数個のホール構造を形成する段階は、上記複数個のホール構造を同一な深さで形成する段階であることができ、上記基板の両側面に上記ホール構造の底面とほぼ同一な高さを有する段差部をさらに形成することが好ましい。

また、上記下部電極膜を形成する段階は、上記基板の上面及び上記両側面全体に電極物質を蒸着する段階と、上記基板の他側面とこれに隣接した基板上面の電極部分をエッチングして上記下部電極膜を形成する段階で具現されることができ、これと類似して上記上部電極膜を形成する段階は、上記誘電体膜の形成された上記基板の上面と両側面全体に電極物質を蒸着する段階と、上記基板の一側面とこれに隣接した基板の上面の電極部分を除去して上記上部電極膜を形成する段階とで具現されることができる。

こうした上下部電極及び誘電体膜を形成する段階は化学気相蒸着法（ＣＶＤ）または原子層蒸着法（ＡＬＤ）により実施することができる。

さらに、好ましくは、上記複数個のキャパシター層を形成する段階において、上記複数個のキャパシター層の上面が平坦化するよう上記複数個のキャパシターの上面にパッシべーション層を形成する段階をさらに含むことができる。ここで、上記パッシべーション層は上記複数個のキャパシター上面及び側面に形成され、上記多層構造物を形成した後、上記第１及び第２外部電極を形成する段階前に、上記上部電極膜と上記下部電極中上記両側面に位置した部分が露出するよう上記パッシべーションを選択的に除去する段階をさらに含む。

必要であれば、上記複数個のキャパシター層を形成する段階において、最終製品のさらなる小型化のために、上記キャパシター層の厚さが減少するよう上記基板の下面を研磨する段階をさらに行うことができる。

本発明による方法はウェーハレベルでより容易に行うことができる。即ち、上記複数個のキャパシター層を形成する段階を、上記多層構造物の各層を構成する上記キャパシター層単位で各々異なる複数個のウェーハレベル工程で行い、ここで複数個のウェーハは上記キャパシター層の基板に用いられ、相互同一な大きさを有し、各々のウェーハには少なくとも一つ以上のキャパシター層を相互同一な配列で形成し、続いて上記多層構造物を形成する段階を上記少なくとも一つのキャパシター層が形成された複数のウェーハを積層する段階と、少なくとも一つの上記多層構造物が形成されるようウェーハ積層体を切断する段階で行うことにより量産に適した形態で具現することができる。

上述したように、本発明によると、複数個のホール構造を通して有効表面積が増加された複数個の薄膜キャパシターを積層して並列連結することで、より高い静電容量を有しながらより小型可能な新たな薄膜型多層セラミックキャパシターが提供されることができる。

以下、添付された図を参照しながら、本発明の好ましい実施形態をより詳しく説明する。

図２Ａないし図２Ｆは本発明の一実施形態に採用できるキャパシター層の製造工程を説明するための工程断面図である。

先ず、図２Ａのような本発明による製造方法は基板（２１）上に複数個のホール（２１ａ）を形成する段階から始まる。上記複数個のホール（２１ａ）は上記基板（２１）の上面の表面積を増加させるための手段として多様な形状を有することができ、半導体工程に使用される選択的エッチング工程により容易に形成されることができる。例えば、上記ホール（２１ａ）は半球型グレイン、ピン型ホールまたはシリンダ型であることができる。 本実施形態に用いられたホール（２１ａ）は異方性エッチングを利用して同一な深さを有するシリンダー型で形成される。また、表面積を充分に増加させるために、各ホール（２１ａ）は１以上の縦横比（Ａ／Ｒ）を有するよう形成し、ホール（２１ａ）内面の均一した被覆を保障するために５０以下にすることが好ましい。

図２Ａに示したように、上記基板（２１）は両側面に段差部（２１ｂ）が形成されることができる。こうした段差部（２１ｂ）はホール形成工程に使用される選択的エッチング工程を通してホール構造（２１ａ）と同時に形成されることができ、この場合に段差部（２１ｂ）は上記ホール（２１ａ）の底面と同一な高さで形成される。本実施形態に用いられる基板（２１）は半導体工程において一般的に使用されるシリコン基板であることができるが、これに限定されず、半導体工程で加工可能な非伝導性基板であれば本発明に適切に使用されることができる。

次いで、図２Ｂのように上記基板（２１）の上面に上記基板の一側面まで延長された下部電極膜（２２）を形成する。こうした下部電極膜（２２）の形成工程はＭＯＣＶＤ法を含む化学気相蒸着法（ＣＶＤ）または原子層蒸着法（ＡＬＤ）のような通常の半導体成膜工程により行うことができる。

こうした蒸着工程は段差被覆性が優れるので、上記下部電極膜（２２）は上記複数個のホール（２１ａ）構造の内部面まで所望の均一した厚さの膜で蒸着されることができる。 また、上記下部電極膜（２２）は図示のように上記ホール（２１ａ）の内部面を含む基板（２１）の上面とその一側面まで形成され、その対向する他側面には形成されない。これは両側面に各々形成された外部電極（図３の３４）の望まない短絡を防止するためのものである。

上記下部電極膜（２２）は上記基板（２１）上面及び上記両側面全体に電極物質を蒸着する工程と、上記基板（２１）の他側面部分をエッチングする工程を通して形成されることができ、好ましくは図２Ｂに示したように、上記エッチング工程において上記下部電極膜（２２）中上記基板（２１）の他側面と隣接した上面部分（ｄ１）をさらに除去することで後続成長させられる上部電極膜（図２Ｄの２６）との短絡をより安定的に防止することができる。

上記下部電極（２２）に使用される物質としては、これに限られるわけではないがＰｔ、Ｒｕ、Ｉｒ、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ及びＴｉの群から選択された少なくとも一つの金属、またはその金属を含む伝導性酸化物または窒化物が使用されることができる。

次に、図２Ｃのように、上記基板（２１）の上面に位置した下部電極膜（２２）上に誘電体膜（２４）を形成する。本工程は下部電極膜（２２）の形成工程と類似して化学気相蒸着法（ＣＶＤ）または原子層蒸着法（ＡＬＤ）のような通常の半導体成膜工程により行うことができ、上記誘電体膜（２４）は全面に誘電体物質を蒸着した後、上記基板の側面部に存在する誘電体膜（２４）の一部分をエッチングして除去する工程により得られる。 本工程において基板（２１）上面に形成された誘電体膜（２４）の表面積は実質的に静電容量を決定する有効表面積となる。

こうした誘電体膜（２４）に使用される物質としては、ＴｉＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、ＰｂＴｉＯ_３及びＰｂ（Ｚｒ、Ｔｉ）Ｏ_３の群から選択された 高誘電率物質が使用されることができる。

次いで、図２Ｄのように、上記誘電体膜（２４）の上面に上記一側面と対向する基板（２１）の他側面まで延長された上部電極膜（２６）を形成することにより薄膜キャパシターが得られる。上記上部電極膜（２６）の形成工程は上記下部電極膜（２２）の形成工程と類似してＭＯＣＶＤ法を含む化学気相蒸着法（ＣＶＤ）または原子層蒸着法（ＡＬＤ）のような通常の半導体成膜工程により実施することができ、これに限定されはしないが、Ｐｔ、Ｒｕ、Ｉｒ、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ及びＴｉから成る群から選択された少なくとも一つの金属、またはその金属を含んだ伝導性酸化物または窒化物から成ることができる。

さらに、上記上部電極膜（２６）は図示したように上記誘電体膜（２４）の上面ばかりでなく、上記基板（２１）の他側面まで延長するよう形成される。このように、上記下部電極膜（２２）が存在する基板（２１）の一側面には形成されないので、両側面に形成される外部電極に各々上記上部電極膜（２６）と下部電極膜（２２）を相互分離して連結させることができる。

上記上部電極膜（２６）は下部電極膜（２２）工程と類似して電極物質の蒸着工程と、選択的なエッチング工程を通して形成されることができ、好ましくは図２Ｄに示したように、上記エッチング工程において上記上部電極膜（２２）中上記基板（２１）の一側面と隣接した上面部分（ｄ２）をさらに除去することにより下部電極膜（２２）との短絡を効果的に防止することができる。

上述した工程を通して、複数個のホール（２１ａ）が形成された基板（２１）とその上面に形成された薄膜キャパシターを含むキャパシター層（２０）を製造することができる。 こうしたキャパシター層は必要に応じて選択的にパッシべーション層形成工程と研磨工程を導入してさらに加工することができる。図２Ｅと図２Ｆは好ましい実施形態に用いることのできるさらなるパッシべーション層の形成工程と研磨工程を示す。

先ず、図２Ｅのように上記複数個のキャパシター層（２０）の上面が平坦化するよう上記複数個のキャパシター層（２０）の上面にパッシべーション層（２７）を形成する。上記パッシべーション層（２７）は通常の保護層のようにＳｉＯ_２のような酸化物とＳｉ_３Ｎ_４のような窒化物で形成されることができ、本発明においてはさらに上記キャパシター層（２０）の上面を平坦化するための手段として用いられる。

但し、上部／下部電極膜（２６、２２）及び誘電体膜（２４）の形成工程を通して上記ホール（２１ａ）が充填され最終上部電極膜（２６）の上面の平坦度が維持されれば、本工程を省略することができるが、図示したようにホール（２１ａ）の内部面に沿って上下部電極膜（２６、２２）及び誘電体膜（２４）が形成されてこそ有効表面積の増加効果を期待できるので、上部電極膜（２６）の表面が平坦に形成されることが容易でなくなりもする。したがって、図３Ａにおいて説明する積層工程を容易にするために、本工程のようなパッシべーション層（２７）をさらに形成することが好ましい。

次いで、図２Ｆのように、上記キャパシター層（２０）の基板（２１）下面に対して研磨工程を適用して上記キャパシター層（２０）の厚さを減少させる。本研磨工程を通して不要した基板（２０）の下部を除去することにより最終積層製品をより小型化させることができる。本工程は図２Ｅのように選択的に採用できる工程として充分に薄い厚さを利用して加工する場合には省略することができるが、上述した成膜工程及びエッチング工程において取扱いが容易になるよう多少大きい厚さの基板が要求する場合に、キャパシター層（２０）の厚さ減少のために本工程をさらに実施することが好ましい。

本発明による薄膜型多層セラミックキャパシターは図２Ａないし図２Ｆの工程を通して製造されたキャパシター層を少なくとも２個以上積層し、その積層体の側面に各々上下部電極に連結された外部電極を設けることにより完成される。

本発明による薄膜型多層セラミックキャパシターを完成するための積層工程は図３Ａないし図３Ｃを参照して説明する。

先ず、図３Ａのように、図２Ａないし図２Ｆの工程を通して製造された３個のキャパシター層（３０ａ、３０ｂ、３０ｃ）を設けてから、積層時に他キャパシター層（３０ａ、３０ｂ）の下面と接触するキャパシター層（３０ｂ、３０ｃ）の上面に接着剤（３８）を塗布する。本実施形態においてはキャパシター層（３０ｂ、３０ｃ）の上面（例、パッシべーション層）に接着剤（３８）を塗布するものと例示しているが、当業者に自明なように、接着剤（３８）の塗布位置はキャパシター層（３０ｂ、３０ｃまたは３０ａ、３０ｂ）の上面及び下面中少なくとも一面に塗布しても同一な効果を得ることができる。上記接着剤（３８）としては絶縁性樹脂から成る接着剤を使用できるが、好ましくは熱硬化性接着剤、紫外線硬化性接着剤 及びその混合物を使用する。但し、使用される接着剤、とりわけ熱硬化性接着剤は通常のハンダ付けの温度条件でその接着性を安定的に維持できるものが好ましい。また、本実施形態は３個で例示したが、要求される静電容量と許容可能な製品サイズに応じて２個または４個以上のキャパシター層を使用することもできる。

次いで、図３Ｂのように、接着剤（３８）が塗布された状態において３個のキャパシター層（３０ａ、３０ｂ、３０ｃ）を積層された積層体を形成した後に上記積層体の両側面に位置した上下部電極膜（３６、３２）部分が露出するようパッシべーション層（３７）をエッチングする。先ず、上記積層工程は所定の圧力を維持した状態において接着剤（３８）の硬化条件（例、加熱及び／または紫外線照射）を形成することにより具現することができる。上記積層体の側面に位置したパッシべーション層（３７）部分を除去して上下部電極膜（３６、３２）を露出する。但し、上述したように、上部電極膜（３６）の上面が充分な平坦度を有しており別途のパッシべーション層（３８）が要求されない場合には上記パッシべーション層（３８）の除去工程を省略することができる。

最後に、図３Ｃのように、積層体の側面に露出された上下部電極膜（３６、３２）に外部電極（３９ａ、３９ｂ）を各々形成することにより薄膜型多層セラミックキャパシター（３０）を完成する。こうした外部電極工程は蒸着工程、メッキ工程、印刷工程など公知の電極形成工程を使用することができ、外部電極（３９ａ、３９ｂ）のための物質としてはＡｕ、Ｐｄ、Ｎｉ、Ａｇまたはその合金のような公知された物質が使用されることができる。上記外部電極（３９ａ、３９ｂ）は各キャパシター層（３０ａ、３０ｂ、３０ｃ）に形成された薄膜キャパシターを並列で連結し多層構造を具現することができる。上記外部電極（３９ａ、３９ｂ）は図２Ａに説明されたように予め設けられた段差部（３１ｂ）を通してより強固に付着することができる。

当業者には自明なように、本実施形態においては接着剤（３８）を利用するものとして説明してあるが、公知の加圧加熱工程を通して所望の積層体を形成することもできる。より具体的に、上記誘電体膜（３４）が劣化されない温度範囲において高温で加熱し高圧で圧着することにより、接着剤（３８）無しでも図３Ｂのような積層体を形成することができる。

本発明による薄膜型多層セラミックキャパシターの製造方法は実際適用する際にはウェーハレベルで行うことができる。とりわけ、ウェーハレベルで具現される際にはウェーハレベルで積層した後に切断工程を行うことで、より量産に適した方式で具現することができる。本発明によるウェーハレベルの製造方法の一例として図４Ａないし図４Ｄに示してある。

図４Ａは本発明の他実施形態として、ウェーハレベルで製造されたキャパシター層の側断面図で、図４Ｂないし図４Ｄは図４Ａに示されたウェーハを利用した薄膜型多層セラミックキャパシター製造工程を説明するための工程断面図である。

先ず、図４Ａに示したように、ウェーハに複数個のキャパシター層を形成する。上記ウェーハレベルキャパシター層の製造工程は図２Ａないし図２Ｆに説明された工程と類似して実施することができる。但し、図２Ａのホール形成時に、各キャパシター層が相互所定の間隔（Ｄ）を有するよう、ホールと同一な深さを有する分離領域を形成する。また、積層構造を形成するために、図４Ａのような複数個のキャパシター層構造が形成されたウェーハ（４１）を各々別途のウェーハレベル工程を通して少なくとも２個以上（本実施形態に相互３個のウェーハで例示される）製造する。ここで、各層を構成するウェーハ（図４Ｂの４０ａ、４０ｂ、４０ｃ）は相互同一な大きさを有するよう製造され、各々のウェーハには少なくとも一つ以上のキャパシター層が相互同一な配列で形成される。

次いで、図４Ｂのように、複数個のウェーハ（４０ａ、４０ｂ、４０ｃ）を接着剤（４８）のような接着手段を利用して積層させる。上記接着剤としては先に説明したように熱硬化性接着剤、紫外線硬化性接着剤またはその混合物が使用されることができ、塗布方式は各ウェーハの上下面（本実施形態においてはパッシべーション層（４７）の上面またはウェーハ（４１）下面）中少なくとも一つの面に塗布して接着させることができる。これと異なり、実施形態に応じて高温／高圧を利用した圧着工程で接着させることもできる。

次に、図４Ｃのように上記積層工程から得た複数個のウェーハ（４０ａ、４０ｂ、４０ｃ）の積層体を各薄膜型多層セラミックキャパシター構造で分離されるよう、上記積層体を切断する。また、切断位置を先のホール形成工程時に設けられた分離領域の中間領域に定めることにより、切断された構造の両側面に段差部（４１ｂ）が提供されるこおができる。上記段差部（４１ｂ）は先に説明したように後続工程において形成される外部電極が付着力を向上させる手段として提供されることができる。このように、本切断工程を通してウェーハレベル工程から得られた複数個の薄膜型多層セラミックキャパシター構造体を一括的に大量製造することができる。

最後に、図４Ｄのように上記積層体の両側面に位置した上下部電極膜（４６、４２）部分が露出するようパッシべーション層（４７）をエッチングし、各側面に上下部電極膜（４６、４２）と接続された外部電極（４９ａ、４９ｂ）を形成する。上記外部電極（４９ａ、４９ｂ）は各キャパシター層（４０ａ、４０ｂ、４０ｃ）に形成された薄膜キャパシターを並列で連結させることにより図４Ｄに示した多層構造を実現することができる。 こうした外部電極工程はＡｕ、Ｐｄ、Ｎｉ、Ａｇまたはその合金のような公知の電極物質を用いて公知の方法により行うことができる。

本発明は上述した実施形態及び添付の図により限定されるものではなく、添付の請求範囲により限定される。したがって、請求範囲に記載された本発明の技術的思想を外れない範囲内で多様な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者にとっては自明であり、それもまた添付の請求範囲に記載される技術的思想に属するものといえる。

従来の薄膜型多層セラミックキャパシターを示す側断面図である。 本発明の一実施形態として採用できるキャパシター層の製造工程を説明するための工程断面図である（その１）。 本発明の一実施形態として採用できるキャパシター層の製造工程を説明するための工程断面図である（その２）。 は本発明の一実施形態として採用できるキャパシター層の製造工程を説明するための工程断面図である（その３）。 本発明の一実施形態として採用できるキャパシター層の製造工程を説明するための工程断面図である（その４）。 本発明の一実施形態として採用できるキャパシター層の製造工程を説明するための工程断面図である（その５）。 本発明の一実施形態として採用できるキャパシター層の製造工程を説明するための工程断面図である（その６）。 図２の工程において製造されたキャパシター層を利用した薄膜型多層セラミックキャパシターの製造工程を説明するための工程断面図である（その１）。 は図２の工程において製造されたキャパシター層を利用した薄膜型多層セラミックキャパシターの製造工程を説明するための工程断面図である（その２）。 図２の工程において製造されたキャパシター層を利用した薄膜型多層セラミックキャパシターの製造工程を説明するための工程断面図である（その３）。 本発明の他実施形態として、ウェーハレベルで製造されたキャパシター層の側断面図である（その１）。 図４Ａに示したウェーハを利用した薄膜型多層セラミックキャパシター製造工程を説明するための工程断面図である（その２）。 図４Ａに示したウェーハを利用した薄膜型多層セラミックキャパシター製造工程を説明するための工程断面図である（その３）。 図４Ａに示したウェーハを利用した薄膜型多層セラミックキャパシター製造工程を説明するための工程断面図である（その４）。

符号の説明

２１、３１ 基板
２１ａ ホール
２１ｂ 段差部
２２、３２ 下部電極膜
２４、３４ 誘電体膜
２６、３６ 上部電極膜
２７、３７ パッシべーション層
３８ 接着剤
３９ａ、３９ｂ 外部電極

Claims (28)

1. 複数個のホール構造が形成された上面及び平坦な下面を有する基板と、上記基板の上面には順次に形成された下部電極膜、誘電体膜及び上部電極膜から成る薄膜型キャパシターを含み、上記下部電極膜は上記基板の一側面に延長され、上記上部電極膜は上記一側面と対向する他側面に延長された複数個のキャパシター層が積層された多層構造物と、
   上記多層構造物の一側面に形成され各々のキャパシター層の下部電極膜と連結された第１外部電極と、
   上記多層構造物の他側面に形成され各々のキャパシター層の上部電極膜と連結された第２外部電極とを含む薄膜型多層セラミックキャパシター。
2. 上記基板の両側面には段差部が形成されたことを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
3. 上記複数個のキャパシター層は上記薄膜型キャパシターの上面に形成された平坦な上面を有するパッシべーション層をさらに含むことを特徴とする請求項１薄膜型多層セラミックキャパシター。
4. 上記複数個のホールは一定の深さを有するよう形成されることを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
5. 上記基板の両側面には上記ホール構造の底面とほぼ同一な高さを有する段差部が形成されることを特徴とする請求項４に記載の薄膜型多層セラミックキャパシター。
6. 上記複数個のホールは半球型グレイン、ピン型ホールまたはシリンダ型であることを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
7. 複数個のホールは各ホールの縦横比が１〜５０であることを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
8. 上記下部電極及び上記上部電極中少なくとも一つはＰｔ、Ｒｕ、Ｉｒ、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ及びＴｉの群から選択された少なくとも一つの金属から成ることを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
9. 上記下部電極及び上記上部電極中少なくとも一つはＰｔ、Ｒｕ、Ｓｒ、Ｌａ、Ｉｒ、Ａｕ、Ｎｉ、Ｃｏ、Ｍｏ、Ｗ、Ａｌ、Ｔａ及びＴｉの群から選択された少なくとも一つの金属の伝導性酸化物または窒化物から成ることを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
10. 上記誘電体膜はＴｉＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、ＰｂＴｉＯ_３及びＰｂ（Ｚｒ、Ｔｉ）Ｏ_３の群から選択された高誘電率物質から成ることを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
11. 上記多層構造物を構成する複数個のキャパシター層は熱硬化性接着剤、紫外線硬化性接着剤及びその混合物を利用して接着されることを特徴とする請求項１に記載の薄膜型多層セラミックキャパシター。
12. 複数個のホール構造が形成された上面及び平坦な下面を有する基板と、上記基板の上面には順次に形成された下部電極膜、誘電体膜及び上部電極膜から成る薄膜型キャパシターを含み、上記下部電極膜は上記基板の一側面に延長され、上記上部電極膜は上記一側面と対向する他側面に延長された複数個のキャパシター層を形成する段階と、
    上記複数個のキャパシター層の上下面が互いに接合するよう積層することにより多層構造物を形成する段階と、
    上記多層構造物の一側面と他側面に上記各々のキャパシター層の下部電極膜と連結された第１外部電極と上記各々のキャパシター層の上部電極膜と連結された第２外部電極を各々形成する段階とを含む薄膜型多層セラミックキャパシターの製造方法。
13. 上記複数個のキャパシター層を形成する段階は、上下面を有する基板を設ける段階と、上記基板の上面の表面積が増加するよう上記基板上に複数個のホール構造を形成する段階と、上記複数個のホール構造内部面を含む上記基板の上面に上記基板の一側面まで延長された下部電極膜を形成する段階と、上記基板の上面に位置した下部電極膜上に誘電体膜を形成する段階と、上記誘電体膜の上面に上記一側面と対向する他側面に延長された上部電極膜を形成する段階とを含むことを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
14. 上記複数個のホール構造を形成する段階は、上記複数個のホール構造を同一な深さで形成する段階であることを特徴とする請求項１３に記載の薄膜型多層セラミックキャパシターの製造方法。
15. 上記複数個のホール構造を形成する段階は、上記基板の両側面には上記ホール構造の底面とほぼ同一な高さを有する段差部を形成する段階であることを特徴とする請求項１４に記載の薄膜型多層セラミックキャパシターの製造方法。
16. 上記複数個のホールは半球型グレイン、ピン型ホールまたはシリンダ型であることを特徴とする請求項１３に記載の薄膜型多層セラミックキャパシターの製造方法。
17. 複数個のホールは各ホールの縦横比が１〜５０であることを特徴とする請求項１３に記載の薄膜型多層セラミックキャパシターの製造方法。
18. 上記下部電極膜を形成する段階は、上記基板の上面及び上記両側面全体に電極物質を蒸着する段階と、上記基板の他側面とこれに隣接した基板上面の電極部分をエッチングして上記下部電極膜を形成する段階とを含む請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
19. 上記上部電極膜を形成する段階は、上記誘電体膜が形成された上記基板の上面と両側面全体に電極物質を蒸着する段階と、上記基板の一側面とこれに隣接した基板上面の電極部分を除去して上記上部電極膜を形成する段階とを含む請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
20. 上記上下部電極及び誘電体膜を形成する段階は化学気相蒸着法（ＣＶＤ）または原子層蒸着法（ＡＬＤ）により行われることを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
21. 上記複数個のキャパシター層を形成する段階は、上記複数個のキャパシター層の上面が平坦化するよう上記複数個のキャパシターの上面にパッシべーション層を形成する段階をさらに含むことを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
22. 上記パッシべーション層は上記複数個のキャパシター上面及び側面に形成され、上記多層構造物を形成した後に、上記第１及び第２外部電極を形成する段階前に、上記上部電極膜と上記下部電極中上記両側面に位置した部分が露出するよう上記パッシべーション層を選択的に除去する段階をさらに含むことを特徴とする請求項２１に記載の薄膜型多層セラミックキャパシターの製造方法。
23. 上記複数個のキャパシター層を形成する段階は、上記キャパシター層の厚さが減少するよう上記基板の下面を研磨する段階をさらに含むことを特徴とする請求項１２に記載の薄膜型セラミックキャパシターの製造方法。
24. 上記複数個のキャパシター層を形成する段階は、ウェーハレベル工程により各々少なくとも一つのキャパシター層が形成された複数個のウェーハを形成する段階であり、上記複数個のウェーハは互いに同一な大きさを有し、各々のウェーハには少なくとも一つ以上のキャパシター層が互いに同一な配列で形成され、
    上記多層構造物を形成する段階は、上記少なくとも一つのキャパシター層が形成された複数のウェーハを積層する段階と、少なくとも一つの上記多層キャパシター層構造が形成されるようウェーハ積層体を切断する段階とを含むことを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
25. 上記下部電極及び上記上部電極中少なくとも一つはＰｔ、Ｒｕ、Ｉｒ、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ及びＴｉの群から選択された少なくとも一つの金属から成ることを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
26. 上記下部電極及び上記上部電極中少なくとも一つはＰｔ、Ｒｕ、Ｓｒ、Ｌａ、Ｉｒ、Ａｕ、Ｎｉ、Ｃｏ、Ｍｏ、Ｗ、Ａｌ、Ｔａ及びＴｉの群から選択された少なくとも一つの金属の伝導性酸化物または窒化物から成ることを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
27. 上記誘電体膜はＴｉＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、（Ｂａ、Ｓｒ）ＴｉＯ_３、ＰｂＴｉＯ_３及びＰｂ（Ｚｒ、Ｔｉ）Ｏ_３の群から選択された高誘電率物質から成ることを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。
28. 上記多層構造物を形成する段階は、上記複数個のキャパシター層の上面または下面に熱硬化性接着剤、紫外線硬化性接着剤またはその混合物を塗布する段階と、上記複数個のキャパシター層を積層する段階とを含む段階であることを特徴とする請求項１２に記載の薄膜型多層セラミックキャパシターの製造方法。

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