JP2016535441A - 改良型コンデンサを有する構造 - Google Patents

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Abstract

【課題】低いアクセス抵抗を有する金属−絶縁体−金属型コンデンサ構造の製造を可能にする【解決手段】金属−絶縁体−金属型コンデンサ構造(1)が、基板(2)、基板(2)上に配置された第1電気絶縁層(14)、第1電気絶縁層(14)上に配置された下部電極(6)、下部電極(6)上に配置され複数の細孔を備えた構造化された金属層(12)、MIMコンデンサ(4)、MIMコンデンサ(4)上に配置された上部電極(8)、及び上部電極(8)上に配置された第2電気絶縁層(16)を備え、MIMコンデンサ(4)は、下部電極(6)に接触する構造化された金属層(12)上及び細孔の内側に配置された第1導電層(18)、第1導電層(18)を覆う誘電体層(20)、誘電体層(20)を覆い上部電極(8)に接触する第2導電層(24)を備えている。【選択図】図1

Description

本発明は、一般に金属−絶縁体−金属キャパシタンス(静電容量)に関するものである。より具体的には、本発明は金属−絶縁体−金属型キャパシタンスを有する構造に関するものであり、この構造から金属−絶縁体−金属型コンデンサを作製することができる。
本発明は、特にマイクロエレクトロニクスの分野に用途を見出し、より具体的には、例えば医療機器、エネルギー管理装置、他には航空電子工学(アビオニクス)において使用される受動及び/または能動部品に用途を見出す。
マイクロエレクトロニクスにおける技術開発のおかげで、今日、いくつかの複合機能を同一部品上に集積して、その性能を向上させることができる。能動または受動回路内への受動部品、より具体的にはコンデンサの集積は、開発者にとって重要な課題である。実際に、こうした部品の集積中に、例えばコンデンサを製造するプロセス(工程)と受動または能動部品を製造するプロセスとの技術的適合性の問題が生じる。これに加えて、高い値のコンデンサの使用に関係する蓄電の必要性の問題が生じる。
例えば陽極酸化処理可能な層を有する金属−絶縁体−金属(MIM:metal-insulator-metal)コンデンサの作製のような解決策が探求されてきており、こうしたMIMコンデンサの作製は、この陽極酸化処理可能な層内に得られる孔の内部でMIM堆積を行うことを可能にする。
従って、例えば、陽極酸化処理可能な層を用いてMIMコンデンサを製造することを可能にするプロセスが、Banerjee et al., “Nanotubular metal-insulator-metal capacitor arrays for energy storage”, NATURE TECHNOLOGY, 2009年5月(非特許文献1)に提案されている。この刊行物は、MIMコンデンサ構造を作製することを可能にする、陽極酸化処理可能な層を陽極酸化処理することによるエッチングの方法を提示している。このように作製されたMIMコンデンサは、キャパシタンス値を比較的精密な方法で制御することを可能にする。しかし、こうした構造は比較的高い内部抵抗を有し、この内部抵抗は、こうした部品の性能を劣化させて、これらの部品の能動回路内への集積を制限する。
これに加えて、比較的高い面積比にもかかわらず、陽極酸化処理可能な層の使用により、このようにして得られたMIMコンデンサの密度は比較的低いままである。結果的に、高い値のコンデンサの設計中には、この種の技術に関連して空間の必要性の問題が生じる。
Banerjee et al., "Nanotubular metal-insulator-metal capacitor arrays for energy storage", NATURE TECHNOLOGY, 2009年5月
本発明は、上述した従来技術による欠点を克服することを目的とし、より具体的には、低いアクセス抵抗を有する金属−絶縁体−金属型コンデンサ構造の製造を可能にすることを目的とする。
本発明によるコンデンサ構造は、限られたフットプリント(占有面積)を有する構造を可能にして、高い集積能力を得ることを可能にすることが有利である。
本発明による構造は、容易に実現可能であり、かつ/または低いコストを有することが好ましい。本発明による構造は、能動回路を備えた構造内に有利に集積することができる。
この目的のために、本発明は金属−絶縁体−金属型コンデンサ構造を提案し、この金属−絶縁体−金属型コンデンサ構造は、
基板と、
基板上に配置された第1電気絶縁層と、
第1電気絶縁層上に配置された下部電極と、
下部電極上に配置され、複数の細孔によって構造化されて細孔絶縁マトリクスを形成する金属層と、
金属−絶縁体−金属型コンデンサと、
金属−絶縁体−金属型コンデンサ上に配置された上部電極と、
上部電極上に配置された第2電気絶縁層と
を備え、
上記金属−絶縁体−金属型コンデンサは、構造化された金属層上及びこの構造化された金属層の細孔の内側に配置された第1導電層、第1導電層を覆う誘電体層、誘電体層を覆う第2導電層を備え、関連する細孔の各々が、誘電層によって分離された第1導電層及び第2導電層を備えている。
本発明によれば、構造化された金属層の細孔の内側に位置する第1導電層が下部電極と接触し、構造化された金属層の細孔の内側に位置する第2導電層が上部電極と接触する。
従って、本発明は、下部電極の存在により、細孔の内側に位置する導電層を短絡し、これにより低い抵抗を有する金属−絶縁体−金属型のコンデンサ構造を得ることを可能にした、原型の金属−絶縁体−金属型のコンデンサ構造を提案する。
なお、この構造では、構造化された金属層の細孔が、周囲の酸化物層によって、構造化された金属層におけるこれらの細孔を作製した部分以外の部分から電気絶縁されている。細孔絶縁マトリクスを形成するこの酸化物層は、構造化された金属層を形成するためにこれらの細孔が金属層内に作製される際に作製される。従って、金属層を構成する金属がアルミニウムである際には、この酸化物層はアルミナである。
本発明の1つの有利な好適例は、金属−絶縁体−金属型コンデンサ構造を提案し、この金属−絶縁体−金属型コンデンサ構造は、下部電極内に配置されて下部電極を電気的に分離された2つの領域に分割する少なくとも1つの横方向絶縁ストリップと、上部電極内に配置されて上部電極を2つの電気的に分離された領域に分割する少なくとも1つの横方向絶縁ストリップと、構造化された金属層によって下部電極から上部電極のレベルまで配置された追加的な電気接点とを備えている。
第1に、下部電極上に開口する多孔質構造の細孔と、第2に、横方向絶縁ストリップの存在との組合せにより、並列接続されたコンデンサを積層させることを可能にする構造が製造され、この構造は、所定の単位表面積当たりのキャパシタンス値を増加させることを実質的に可能にする。
本発明の1つの有利な好適例は、下部電極が金属層及びエッチング障壁層を備えていることをもたらす。このようにして、構造化された金属層内に細孔が作製される際にエッチング障壁層が金属層を保護する。エッチング障壁層は、例えば、物理気相成長法(PVD:physical vapor deposition)によって、または原子層堆積法(ALD:atomic layer deposition)によって堆積させることができ、従って非常に薄い。また、エッチング障壁層の性質そのもの(TiN、TaN)によってエッチング障壁層の導電率が低ければ、その一方で、エッチング障壁層に平行な電荷の流れ、及び/または大きな距離にわたる電荷の流れに対する耐性がある。従って、直列抵抗(ESR:equivalent series resistance)の意味で良好な性能を得るためには、このエッチング障壁層を短絡することが好ましい。この短絡は下部電極内に集積された金属層によって行われる。この構造は本発明の特に有利な特徴に相当する。
金属−絶縁体−金属型コンデンサの電極を2つずつ絶縁するために、横方向絶縁ストリップを、例えば酸化シリコン及び窒化シリコンから選択した材料で構成することが好ましい。この材料は、低温で、例えばPECVD(plasma etching chemical vapor deposition:プラズマエッチング化学気相成長法)型プロセスで堆積させることが好ましい。
本発明は、金属−絶縁体−金属型コンデンサを、0.4μmより大きい厚さを有する金属で構成される構造化された金属層で作製して、「深い」マイクロ細孔またはナノ細孔のようなキャビティを作製することを可能にし、従って、コンデンサの総等価表面積(TES:total equivalent surface)を増加させることを可能にする好適例を提案する。
本明細書に記載するような金属−絶縁体−金属型コンデンサでは、上記細孔絶縁マトリクスが陽極エッチングまたは陽極酸化処理によって得られるマトリクスである。
1つの好適例では、構造化された金属層がアルミニウムから作製され、細孔絶縁マトリクスがアルミナから作製される。
金属−絶縁体−金属型コンデンサの密度を増加させるためには、2つの金属層間に配置された誘電体層を、4より大きい、好適には10より大きい(k>10)ハイ−kの誘電率を有する絶縁材料で構成することが有利である。
下部電極並びに上部及び下部の横方向絶縁ストリップの使用により、この金属−絶縁体−金属型コンデンサは、複数の金属−絶縁体−金属型コンデンサを互いに重ねて積層させることを可能にする。この積層は、上記構造のキャパシタンス値を増加させること、これにより一定の等価表面積に関連するキャパシタンス値を増加させることを可能にし、従って、本発明によるこうした構造の集積を可能にする。上記積層の2つの金属−絶縁体−金属型コンデンサどうしは電気的に並列に結合することが有利であり、このことは、キャパシタンス値を追加して一定のフットプリントで高い値を得ることを可能にすることが有利である。
技術プロセスの簡略化のために、本発明によるこうした金属−絶縁体−金属型コンデンサ構造は積層の金属−絶縁体−金属型コンデンサを有し、この金属−絶縁体−金属型コンデンサは、第1にその上部電極によって当該金属−絶縁体−金属型コンデンサの上に位置する他の金属−絶縁体−金属型コンデンサの上部電極に電気接続され、第2にその下部電極によって当該金属−絶縁体−金属型コンデンサの上に位置する他の金属−絶縁体−金属型コンデンサの下部電極に電気接続されている。この積層は本発明の特に有利な特徴に相当する。
本発明は、少なくとも1つの上述した金属−絶縁体−金属型コンデンサを備えた半導体製品またはデバイスに関するものである。
本発明の第3の態様によれば、こうした構造を製造する方法を提案し、この方法は、
a.基板を用意するステップと、
b.絶縁材料製の第1電気絶縁層を基板上に堆積させるステップと、
c.第1電気絶縁層上に配置され、エッチング障壁層をその表面に備えた下部電極を作製するステップと、
d.下部電極の局所的なエッチングにおいて、電気絶縁材料を堆積させるステップと、
e.金属層を下部電極上に堆積させるステップと、
f.好適には陽極エッチングプロセスを用いて細孔絶縁マトリクスを形成することによって、金属層内に細孔を構造化するステップと、
g.構造化された金属層上、及びこの構造化された層の細孔内に、第1導電層、誘電体層、及び第2導電層を順次堆積させるステップと、
i.第2導電層上に配置された上部電極を作製するステップと、
j.上部電極の局所的なエッチングにおいて、電気絶縁材料を堆積させるステップと、
k.絶縁材料製の第2電気絶縁層を上部電極上に堆積させるステップとを含む。
こうした方法は、上述したような金属−絶縁体−金属型コンデンサ構造を製造することを可能にする。
1つの好適例では、上記構造化された金属層がアルミニウムから作製され、上記細孔絶縁マトリクスがアルミナから作製される。
ステップc)において作製される下部電極を、第1電気絶縁層上に金属の層を堆積させることによって作製し、次にこの金属層をエッチング障壁層によって覆うことを想定することができる。
次に、金属−絶縁体−金属型コンデンサの積層を可能にするために、本発明による製造方法は、
c1)上記下部電極の作製後に、電気的に絶縁された2つの領域を下部電極内に規定する下部横方向絶縁ストリップを、下部電極の局所的なエッチングによって作製するステップと、
h1)上記上部電極の作製後に、電気的に絶縁された2つの領域を上部電極内に規定する上部横方向絶縁ストリップを、上部電極の局所的なエッチングによって作製するステップも提案することが有利である。
本発明の好適例の有利な形態は、上記製造方法のステップc)、c1)、d)〜h)及びh1)をN回反復することを提案する。
形状的不連続性を低減するために、上記方法のステップh1)の少なくとも1回の実行後に、即ち上記積層の2つの金属−絶縁体−金属型コンデンサの間に、平坦化層の堆積を行う。
本発明の他の特徴及び利点は、以下の説明を読むと明らかになる。この説明は純然たる例示であり、添付した図面と併せて読むべきである。
本発明の実施形態によるMIM型コンデンサ構造の断面図である。 本発明による技術プロセスのステップを示す図である。 本発明による技術プロセスのステップを示す図である。 本発明による技術プロセスのステップを示す図である。 本発明による技術プロセスのステップを示す図である。 本発明による技術プロセスのステップを示す図である。 本発明による技術プロセスのステップを示す図である。 本発明による技術プロセスのステップを示す図である。 本発明によるMIM型コンデンサ構造の例の概略断面図である。 本発明によるMIM型コンデンサ構造内の2つのMIM型コンデンサの積層の概略断面図である。
まず、コンデンサ構造の断面図を例示するすべての図面、並びに積層を例示するすべての図面は、こうした構造の製造方法のステップを表現する図面も含めて現寸に比例していない。これに加えて、異なる厚さは現実的に表現していない。簡単のため、説明中及び図面中では、すべての構造に共通する要素は同じ参照符号を有する。
本発明を、金属−絶縁体−金属型コンデンサ構造用途の非限定的な例においてより具体的に説明し、以後の残りの説明では金属−絶縁体−金属型コンデンサ構造をMIM型コンデンサ構造と称する。以下に説明するMIM型コンデンサ構造の例は、構造化された層、より具体的には直径dを有する複数のナノ細孔を備えたナノ構造化された金属の層を備えている。以下の説明からは、これらの細孔はナノ細孔であるが、本発明は他の寸法を備えた細孔、例えばマイクロ細孔にも適用することができる。
上記金属層は、例えば1ミクロン(1μm=10-6m)のオーダーの厚さを有するアルミニウム(Al)のような金属の範疇とすることができる。ナノ細孔を上記金属層内に作製することを可能にする技術プロセスは、陽極エッチング技術を用いたプロセスであることが好ましい。残りの説明では、この陽極エッチングプロセスをより詳細に提示する。
本発明は、下部電極6、ナノ構造化された層12、ナノ構造化された層12上に堆積させたMIM型コンデンサ4を備えたMIM型コンデンサ構造1に適用され、このMIM型コンデンサ4は、ナノ構造化された金属層12の細孔の内側に位置して下部電極6に接触する第1導電層18、誘電体層20、及びナノ構造化された金属層12の細孔の内側に位置して上部電極8に接触する第2導電層24を備えている。
図1は、MIM型コンデンサ構造1を構成する積層の第1例を示す。この図は、積層の下から順に、
基板2と、
第1電気絶縁層14と、
金属層28及びエッチング障壁層10から成る下部電極6と、
ナノ構造化された金属層12と、
第1導電層18、誘電体層20、及び第2導電層24を備えたMIM型コンデンサ4と、
上部電極8と、
第2電気絶縁層16と
を備えている。
図1に示すMIM型コンデンサ構造1は、BLIIと名付ける下部横方向絶縁ストリップ及びBLISと称する上部横方向絶縁ストリップも備えている。上部及び下部横方向絶縁ストリップは、MIMコンデンサ構造1を包囲するサイズである。図1はこのMIM型コンデンサ構造1の断面図であるので、下部横方向絶縁ストリップの2つの部分及び上部横方向絶縁ストリップの2つの部分が図面中に現れている。
下部横方向ストリップBLIIは、MIM型コンデンサ4と第1電気絶縁層14との間に配置されている。下部横方向ストリップBLIIは、下部電極6を電気的に分離された複数の領域に分割して、MIM型コンデンサ4の第1導電層18と第2導電層24との間の電気絶縁を得る。
基板2の上かつ下部電極6の下に配置された第1電気絶縁層14は、基板2とMIM型コンデンサとを電気絶縁することを可能にし、基板2は例えばシリコンウェハーまたは能動回路とすることができる。実際に、構成部品をシリコンウェハー上に最適化して集積するためには、MIM型コンデンサ構造1を電気絶縁して、第1に性能を劣化させず、第2にMIM型コンデンサ構造1の存在によってMIM型コンデンサ構造1の周囲に配置された構成部品に影響を与えないことが有利である。
上部横方向絶縁ストリップBLIS(図1)は、上部電極8を電気的に分離された複数の領域に分割して、MIM型コンデンサ4の第1導電層18と第2導電層24との間の電気絶縁を得る。従って、上部横方向絶縁ストリップ及び下部横方向絶縁ストリップは、限られたフットプリントを有し、かつ互いに電気絶縁されたアクセス電極も有するMIM型コンデンサ構造1を得ることを可能にし、複数のMIM型コンデンサ構造を互いに重ねて積層させることを可能にすることが有利である。
図には示していない他の実施形態では、原型のMIM型コンデンサ構造1を提案し、このMIM型コンデンサ構造1は、下部電極6内の下部横方向絶縁ストリップの存在なしに、かつ上部電極8内の上部横方向絶縁ストリップの存在なしに、低抵抗を有するMIM型コンデンサ構造1を得ることを可能にする。下部電極6が、ナノ構造化された金属層12の各細孔の底部で第1導電層18を短絡し、これにより低抵抗を有するMIM型コンデンサ構造1を可能にする。
本発明は、図1のMIM型コンデンサ構造1を製造する方法も提案する。この方法は、
基板2を用意するステップと、
絶縁材料を堆積させて第1電気絶縁層14を形成するステップと、
まず金属層28を堆積させ、次にエッチング障壁層10をこの金属層上に堆積させることによって、第1電気絶縁層14上に配置された下部電極6を作製するステップと、
下部電極6の局所的なエッチングによって、下部電極内に電気絶縁された複数の領域を規定する下部横方向絶縁ストリップを作製するステップと、
上記下部電極の局所的なエッチングにおいて電気絶縁材料を堆積させるステップと、
下部電極6上に金属層を堆積させるステップと、
好適には陽極エッチングプロセスを用いて、下部電極6上に堆積させた金属層内にナノ細孔を構造化して、細孔絶縁層121と名付ける電気絶縁層をナノ細孔の周囲に生じさせて、ナノ構造化された金属の層12を作製するステップと、
ナノ構造化された金属層12上及びこの金属層のナノ細孔内に、第1導電層18、誘電体層20、及び第2導電層24を順次堆積させるステップと、
第2導電層24上に配置された上部電極8を作製するステップと、
上部電極8の局所的なエッチングによって、上部電極内に電気絶縁された複数の領域を規定する上部横方向絶縁ストリップを作製するステップと、
上部電極8の局所的なエッチングにおいて電気絶縁材料を堆積させ、これにより上部横方向絶縁ストリップを形成するステップと、
上部電極8上に絶縁材料を堆積させて第2電気絶縁層を形成するステップと
を含む。
ここで、上記構造化された金属層は例えばアルミニウム製であり、陽極酸化処理によって得られる上記絶縁マトリクスはアルミナ製である。
いくつかの種類の材料を用いて、MIM型コンデンサ構造1の支持体としての基板2を作製することができる。マイクロエレクトロニクス産業において主に用いられ、特にそのコスト並びにその半導体特性により能動または受動構成部品を作製することを可能にするシリコン(Si)は、こうした構造用に選定される基板とすることができる。しかし、例えば炭化シリコン(SiC)基板またはシリカ基板のような他の種類の基板を用いることができる。なお、本発明は、能動構成部品が既に埋め込まれている基板に特に適している。
その配置により、第1電気絶縁層14(図2)は、MIM型コンデンサ構造1と基板2との電気結合を制御することを可能にする。この第1電気絶縁層14を作製するために用いる材料は、例えばウェハーの存在によって誘発されるノイズを低減するために比較的低い誘電率kを有さなければならない。例えば酸化シリコンまたは窒化シリコン(Si3N4)のような(例えば4のオーダーの)誘電率kを有するいくつかの種類の絶縁材料を用いることができる。これに加えて、使用する材料は、本発明によるMIM型コンデンサ構造1を製造するために用いる技術プロセスに適合しなければならない。
表面積surf_elel_inf及び厚さe_elec_infによって特徴付けられる下部電極6が第1電気絶縁層14上に配置されている(図3)。下部電極6は、金属層28、及び金属層28上に配置されたエッチング障壁層10から成る。金属層28は、例えば1μm〜5μmの厚さe_CM28を有することができる。下部電極6は他の層を備えることができるが、図3には示していない。これらの層は、例えば第1電気絶縁層14と金属層28との間に挿入して、これら2つの層間の接着を改善することができる。下部電極6は、例えばエッチング障壁層10のような単一の層のみを備えることもできる。
金属層28を作製するために使用する材料は、例えばアルミニウム(Al)、銅(Cu)、銀(Ag)とすることができ、例えばチタニウム(Ti)、タンタル(Ta)、または窒化タンタル(TaN)のような障壁金属と組み合わせても組み合せなくてもよい。このリストは排他的ではないので、MIM型コンデンサ構造1を製造する上記方法に適合する堆積プロセスにより、好適には(MIM型コンデンサ構造1と)同等に低い電気抵抗率を有する他の材料を、単独または他の材料と組み合わせて堆積させることができる。
下部電極6のエッチング障壁層10(図3)は、厚さe_bar_gravを有し、陽極エッチング中に、下部電極6上に配置された金属層の攻撃を停止するように機能して、ナノ構造化された金属層12を生じさせる。厚さe_bar_gravは、エッチング障壁層10上にナノ開口を完全に開口させるのに必要なオーバーエッチングを許容するのに十分でなければならない。エッチング障壁層10の厚さe_bar_gravは、例えば1μmのオーダーである。ナノ細孔を作製するプロセスは、後にさらに詳細に説明する。
MIM型コンデンサ4の第1導電層18と下部電極6との間の電気的連続性を保証するために、このエッチング障壁層10は十分に低い電気抵抗率を有さなければならない。こうするために、このエッチング障壁層10は、例えばチタニウム(Ti)、タンタル(Ta)、窒化タンタル(TaN)型の金属製にすることができる。最小限可能な電気抵抗率を有する他の耐陽極酸化性材料を用いることもできる。これに加えて、こうしたエッチング障壁層10を作製するために使用する材料の種類は、陽極エッチングプロセスに適合しなければならない。こうした適合性は、上記障壁層10上に陽極酸化処理後に細孔を開口させるために使用するエッチングプロセスの十分な選択度を生じさせる。
本発明によるMIM型コンデンサ構造1を製造する方法は、小さなフットプリントを有する構造を得ることを可能にする。こうするために、下部横方向絶縁ストリップBLIIを作製する。こうするために、フォトリソグラフィープロセスが、エッチング障壁層10内及び金属層28内に連続トレンチを作製することを可能にする。これらのトレンチは、第1導電層18及び第2導電層24の輪郭を規定して、下部電極6を分離された3つの領域に分割する。トレンチの幅I_BLII(図5)は、例えばエッチング障壁層10と金属層28との厚さの累計のオーダーであり、寸法e_BLIIに相当する。次に、エッチングした構造上に電気絶縁層を堆積させる。この絶縁層の厚さe_BLII_2を薄くして、開口I_BLIIの両側のみが覆われるようにすることができ、あるいは逆に十分に厚くして、この開口用のカバーを作製することができ、第2の場合を図5及び6に示す。次に、横方向絶縁ストリップを、エッチング後に幅I_BLII_2(図5)有するカバーを得る方法を知る当業者にとって既知の方法で作製する。
下部横方向絶縁ストリップBLIIは、例えばPECVD型堆積法によって堆積させた窒化シリコン(Si3N4)のような電気絶縁材料で構成される。他の材料並びに堆積法を用いることもできる。しかし、構造1に基づくMIM型コンデンサを製造する方法に適合する必要がある。
下部横方向絶縁ストリップBLIIの上部上に位置するカバー141は、幅I_BLII_2及び厚さe_BLII_2によって特徴付けられ、ナノ細孔の行全体にわたってMIM型コンデンサ4(図6)の第1導電層18を第2導電層24から絶縁することを可能にする。これらの層間の電気絶縁を可能にするために、カバー141の長さは横方向絶縁ストリップBLIIの長さに等しい。これに加えて、第1導電層18と第2導電層24との間の電気絶縁を保証するために、カバー141の幅I_BLII_2は寸法I_BLII以上であり(図6)、細孔の直径に相当する距離dM1M2よりもずっと大きい。
図5に、エッチング障壁層10上に配置されてナノ細孔を作製することを可能にする金属層を示す。厚さe_CM12を有するこの層は、1ミクロンより大きいことが好ましく、4μm〜8μmであることがより好ましい。使用する材料の種類は、陽極酸化プロセスに適合しなければならない。従って、この層を作製するために使用する金属は、例えばアルミニウム(Al)とすることができる。陽極酸化処理は湿潤環境内で行われる電気分解プロセスである。その原理は、電界液中に浸漬させた2つの導電性電極間に与えられる電位差を加えることに基づき、この電界液は例えば酸とすることができる。電極がアルミニウムであれば、陽極に電位を与えることが当該電極の表面におけるアルミナの成長を増加させ、その結果、酸浴槽中へのアルミナの溶解が金属表面内のナノ細孔または孔の出現を生じさせる。
陽極酸化プロセスにより、フォトリソグラフィーステップを用いずに細孔が作製されることが有利である。従って、このプロセスは、こうした構造を製造する方法を最適化することを可能にする。
これらのナノ細孔は、50nmのオーダーの直径を有し、30nmの間隔をおくことが有利である。これに加えて、本発明において用いる陽極酸化プロセスは、下部電極6のエッチング障壁層10上に開口するナノ細孔を得ることを可能にする。この特徴は、溶媒、例えば希硫酸中での陽極酸化層の短時間のウェット・オーバーエッチング(過剰なウェットエッチング)によって得られる。換言すれば、ナノ細孔は、一方の側がエッチング障壁層10上に開口したナノ円筒であるものと考えることができる。陽極酸化処理を用いてコンデンサ4を製造することは、50のオーダー、好適には200のオーダーの展開表面比ETSを可能にすることが有利である。
MIM型コンデンサ4を製造するために、次に、図7に示すように、第1導電層18を、ナノ構造化された金属層12上、及びこのナノ構造化された金属層12のナノ細孔の内側に堆積させる。ナノ細孔の底部に位置する第1導電層18は、下部電極6のエッチング障壁層10と接触して低いアクセス抵抗R_equを得ることを可能にする。この第1導電層18は、ALD型堆積技術を用いることによって作製することができる。使用する材料は、例えばTiN、TaN、NiB、Ru、または本発明の必要性に応じた十分なカバー力を得ることを可能にする堆積法を用いる他の導電材料とすることができる。
実際に、MIM型コンデンサ構造1は、R_equと名付ける好適には低いアクセス抵抗を示すことが好ましい。アクセス抵抗R_equは、下部電極6及び上部電極8の内部特性によって制御することもでき、これらの寸法及び材料は低いアクセス抵抗R_equを得るように定めることが好ましい。この第1MIMコンデンサ4の電極6は、例えば従来技術より既知のフォトリソグラフィープロセスによって成形される。
誘電体層20は、導電性の電極を形成する第1導電層18と第2導電層24との間にキャパシタンスを生成することを可能にする。この誘電体層20を作製するために使用する材料は、生成されるキャパシタンスの値を最大にするために、最大限可能な誘電率kを有さなければならない。例えば窒化シリコン(Si3N4)、アルミナ(酸化アルミニウム)、酸化ハフニウム(HfO2)、または前に挙げた材料以上の誘電率を有する他のあらゆる材料のような、好適には(k>6)の誘電率を有する「ハイ−k(高誘電率)」材料として知られているいくつかの種類の材料を使用することができる。これに加えて、使用する材料は、本発明によるMIM型コンデンサ構造1を製造するために用いる技術プロセスに適合しなければならない。
ある層の絶縁効果を制御する2つのパラメータが存在することは、当業者の知る所である。これら2つのパラメータは、前述した誘電率k及びこの層の厚さである。上記第1の誘電体層の厚さは、例えば5nm〜80nm(1nm=10-9m)であり、好適には30nmのオーダーの厚さとすることができる。
誘電体層20を得ることを可能にする上記堆積法は、当業者に知られている種々の技術を用いることができる。一例として、原子層堆積法(ALD)、あるいは低圧化学気相成長法(LPVVD:low pressure chemical vapor deposition)を好適に用いることができる。
次に、図7に示すように、第2導電層24を誘電体層20上に堆積させ、これによりMIM型コンデンサ4を作製すること可能にする。この第2導電層24の特性並びに上記堆積法は、第1導電層18を作製するために用いたものと同一にすることができる。
図7に例示するように、第1導電層18及び第2導電層24、並びに誘電体層20を備えた上記MIM構造を構成する層を、例えば従来技術より知られているフォトリソグラフィープロセスによって成形する。
次に、図8に示すように、金属の層を堆積させて上部電極8を構成する。上部電極8は厚さによって特徴付けられ、その値は例えば1μm〜5μmのオーダーである。上部電極8の厚さの値を(本明細書中で前に説明したように)制御して、所望のMIM型コンデンサ構造1の等価抵抗値R_equを得る。上部電極を作製するために使用する材料は、例えばアルミニウム(Al)、銅(Cu)、銀(Ag)とすることができ、例えば窒化チタニウム(TiN)または窒化タンタル(TaN)のような障壁金属と組み合わせても組み合せなくてもよい。このリストは排他的ではないので、MIM型コンデンサ構造1を製造する上記方法に適合する堆積プロセスにより、好適には低い電気抵抗率を有する他の材料を、単独または他の材料と組み合わせて堆積させることができる。
図8に示すように、上部横方向絶縁ストリップは厚さe_BLIS及び幅I_BLISによって特徴付けられる。上部横方向絶縁ストリップBLISは、例えばPECVD型の堆積法を用いることによって堆積させた例えば窒化シリコン(Si3N4)のような電気絶縁材料で構成される。他の材料並びに他の堆積法を用いることもできる。しかし、MIM型コンデンサベースの構造1を製造する方法への適合性が必要である。
上部横方向絶縁ストリップBLIS(図8)の寸法特性は、下部横方向絶縁ストリップBLIIの寸法特性と同等である。これに加えて、上部横方向絶縁ストリップBLISの幅I_BLISを、ナノ細孔の直径dよりもずっと広幅にして、MIM型コンデンサ4の第1導電層18と第2導電層24との間の短絡を防止する。
上部横方向絶縁ストリップBLISを作製する方法は、下部横方向絶縁ストリップBLIIを作製する方法と同一であることが好ましい。
次に、第2電気絶縁層16を上部電極上に堆積させる。あらゆる短絡または誘導される電気的妨害ノイズをなくすために、その材料は低い誘電率kを有することが好ましい。例えば窒化シリコン(Si3N4)、酸化シリコン(SiO2)、または前に挙げた材料以下の誘電率を有し以前の段落で説明した技術プロセスに適合する他のあらゆる材料のようないくつかの種類の材料を用いることができる。
図8に示すように、第2電気絶縁層16はe_CI16と名付ける厚さによって特徴付けられ、その値は例えば100nmのオーダーである。こうした第2電気絶縁層16を得ることを可能にする堆積法は、当業者にとって既知であり、下部電極6を作製した際に既に前述しており、ここでは再度要約しない。
下部横方向絶縁ストリップBLII及び上部横方向絶縁ストリップBLISは、それぞれ下部電極及び上部電極を分割し、従って、別個の電気絶縁領域を作製することを可能にする。説明を明瞭にするために、各電極のこれら別個の領域を順に、下部電極6については、それぞれ4Elect_inf6_1、4Elect_inf6_2、4Elect_inf6_3と名付け、上部電極8については、それぞれ4Elect_sup8_1、4Elect_sup8_2、4Elect_sup8_3と名付ける。図9に、これらの異なる領域の図を示す。
ナノ構造化された金属層12の存在は、一方では下部電極6の領域4Elect_inf6_1と上部電極8の領域4Elect_sup8_1との結合を可能にし、本明細書では以後これらの領域を左側横方向電極と名付け、他方では、下部電極6の4Elect_inf6_2と名付ける領域と上部電極8の領域4Elect_sup8_2との結合を可能にし、本明細書では以後これらの領域も右側横方向電極と名付ける。これに加えて、ナノ構造化された金属層12は、下部電極6の領域4Elect_inf6_3と上部電極8の領域4Elect_sup8_3との結合を可能にし、これらの領域を中央電極と名付ける。従って、MIM型コンデンサ4の接続はMIM型コンデンサ構造1の両側に形成される。一実施形態では、左側横方向電極と右側横方向電極とを互いに結合する。
垂直方向の高い集積性をZ方向(図10)に有するMIM型コンデンサ構造1を得るために、本発明の実施形態は、MIM型コンデンサ構造内にN個の段を複製することを提供する。説明を簡単にするために、E_1及びE_2と名付ける2つの(N=2)段から成るMIM型コンデンサ構造の例を、図10のグラフ中に示す。なお、N段を製造する方法は、MIM型コンデンサ構造1を製造する方法と同一であり、従って、本明細書では以後説明しない。
本発明によるMIM型コンデンサ構造を作製することを可能にする方法は、
基板2を用意するステップと、
絶縁材料の第1電気絶縁層14を堆積させるステップと、
MIM型コンデンサ4を有する第1段E_1を作製するステップと、
MIM型コンデンサ41を有する第2段E_2を作製するステップと
を含む。
ここで、各積層の各電極の領域を次のように名付ける:MIM型コンデンサ4を備えた積層E_1については、4Elect_inf6_1、4Elect_inf6_2、4Elect_inf6_3及び4Elect_sup8_1、4Elect_sup8_2、4Elect_sup8_3。MIM型コンデンサ41を備えた積層E_2については、41Elect_inf6_1、41Elect_inf6_2、41Elect_inf6_3及び41Elect_sup8_1、41Elect_sup8_2、41Elect_sup8_3。
積層の各コンデンサに横方向絶縁ストリップが存在することにより、コンデンサ41の領域41Elect_sup8_1で構成される左側横方向電極が領域41Elect_inf6_1に接続され、領域41Elect_inf6_1自体はMIM型コンデンサ4の領域4Elect_sup8_1に接続され、領域4Elect_sup8_1自体は領域4Elect_inf6_1に接続されることが有利である。これに加えて、コンデンサ41の領域41Elect_sup8_2で構成される他の右側横方向電極は領域41Elect_inf6_2に接続され、41Elect_inf6_2自体は領域4Elect_inf6_2に接続される。中央電極はコンデンサ41の領域41Elect_sup8_3で構成され、領域41Elect_inf6_3に接続され、領域41Elect_inf6_3自体はMIM型コンデンサ4の領域4Elect_sup8_3に接続され、領域4Elect_sup8_3自体は領域4Elect_inf6_3に接続される。
実施形態では、左側横方向電極と右側横方向電極とを互いに結合する。従って、各コンデンサ4、41の異なる領域間の結合は、これらのコンデンサ4、41間に並列型結合を得ることを可能にする。積層のコンデンサ4、41間のこうした並列型結合は、MIM型コンデンサ構造の各コンデンサ4、41の値を加算することを可能にし、従って、高度に集積されたMIM型コンデンサ構造を得ることを可能にする。
これに加えて、N個の積層を備えたMIM型コンデンサ構造については、MIM型コンデンサ構造の総キャパシタンスの値が、積層の各コンデンサ4、41、...、4Nの値の合計に等しくなる。
これに加えて、この積層は、構成部品の直列抵抗を除算することを可能にする、というのは、全抵抗が各素子の個別抵抗を並列にする素子の数で除算した値になるからである。
こうした構造の設計中に、平坦性の問題が、上記MIM型コンデンサ構造を構成する異なる層間に現れ得る。実際に、多数の重畳された層の存在は、形状的不連続性をMIM型コンデンサ構造内に生じさせ得る。
こうした形状的不連続性を低減するために、各積層間に平坦化層(図示せず)を追加することができ、これらの平坦化層は、基板2上に複数の層が存在することに起因するあらゆる形状的不連続性を低減することを可能にする。一旦、段階の数が1より大きくなると、この平坦化層を堆積させることができる。
従って、本発明は、第1導電層18がエッチング障壁層10上に接触すること、並びに異なる段の抵抗を並列化することにより、低いアクセス抵抗R_equを有するMIM型コンデンサ構造1を小さなフットプリントで製造することを可能にする。これに加えて、本発明は、上部及び下部横方向絶縁ストリップを用いることにより、限られたZ方向の寸法を寸法、及び単位表面積当たりの高いキャパシタンス値を有するMIM型コンデンサ構造を得ることを可能にする。
これに加えて、本明細書で提案する製造方法は、能動部品を製造する方法の大部分に適合し、この方法は、本発明による構造を、受動及び能動部品を集積した複合回路内に、特に相互接続レベルで集積することを可能にする。このようにして、キャパシタンス/蓄電の要求比率が最適化され、高い値のコンデンサ素子を集積するコストを大幅に低減することができる。
以上の説明は例示目的で与えるに過ぎず、本発明の範囲を限定するものではない。説明した実施形態に対して、技術的に実現可能なあらゆる変形例を選ぶことができる。これに加えて、本発明において説明した技術プロセスのステップは例示目的で与えるものであり、本明細書に挙げた例に限定されない。最後に、説明した種々の新規な手法は、本発明によるMIM型コンデンサ構造についての所望の品質及び性能に応じて、別個に用いることも組み合わせて用いることもできる。

Claims (18)

  1. 基板(2)と、
    前記基板(2)上に配置された第1電気絶縁層(14)と、
    前記第1電気絶縁層(14)上に配置された下部電極(6)と、
    前記下部電極(6)上に配置され、複数の細孔によって構造化されて細孔絶縁マトリクス(121)を形成する金属層と、
    金属−絶縁体−金属型コンデンサ(4; 41)と、
    前記金属−絶縁体−金属型コンデンサ(4)上に配置された上部電極(8)と、
    前記上部電極(8)上に配置された第2電気絶縁層(16)とを備えた金属−絶縁体−金属型コンデンサ構造(1)であって、
    前記金属−絶縁体−金属型コンデンサは、前記構造化された金属層(12)上、及び当該構造化された金属層(12)の前記細孔の内側に配置された第1導電層(18)、該第1導電層(18)を覆う誘電体層(20)、該誘電体層(20)を覆う第2導電層(24)を備え、関連する前記細孔の各々が、前記誘電体層(20)によって分離された前記第1導電層(18)及び前記第2導電層(24)を備えている金属−絶縁体−金属型コンデンサ構造において、
    前記構造化された金属層(12)の前記細孔の内側に位置する前記第1導電層(18)は、前記下部電極(6)に接触し、
    前記構造化された金属層(12)の前記細孔の内側に位置する前記第2導電層(24)は、前記上部電極(8)に接触することを特徴とする金属−絶縁体−金属型コンデンサ構造(1)。
  2. 前記下部電極(6)内に配置されて前記下部電極(6)を電気的に分離された2つの領域に分割する少なくとも1つの横方向絶縁ストリップと、
    前記上部電極(8)内に配置されて前記上部電極(8)を電気的に分離された2つの領域に分割する少なくとも1つの横方向絶縁ストリップとを備え、
    追加的な電気接点が、前記構造化された金属層(12)によって前記下部電極(6)から前記上部電極(8)のレベルまで配置されている、請求項1に記載の金属−絶縁体−金属型コンデンサ構造(1)。
  3. 前記下部電極(6)が金属層(28)及びエッチング障壁層(10)を備えていることを特徴とする請求項1または2に記載の金属−絶縁体−金属型コンデンサ構造(1)。
  4. 前記横方向絶縁ストリップが、酸化シリコン及び窒化シリコンを含むグループから選択した絶縁材料で構成されることを特徴とする請求項2または3に記載の金属−絶縁体−金属型コンデンサ構造(1)。
  5. 前記構造化された金属層(12)がマイクロ構造化またはナノ構造化され、0.4μmより大きい厚さを有する金属で構成されることを特徴とする請求項1〜4のいずれかに記載の金属−絶縁体−金属型コンデンサ構造(1)。
  6. 前記細孔絶縁マトリクス(121)が、陽極エッチングまたは陽極酸化処理によって得られるマトリクスであることを特徴とする請求項1〜5のいずれかに記載の金属−絶縁体−金属型コンデンサ構造(1)。
  7. 前記構造化された金属層(12)がアルミニウムから作製され、前記細孔絶縁マトリクス(121)がアルミナから作製されることを特徴とする請求項6に記載の金属−絶縁体−金属型コンデンサ構造(1)。
  8. 前記誘電体層(20)が、4より大きい(k>4)、好適には10より大きい高誘電率kを有する絶縁マトリクスで構成されることを特徴とする請求項1〜7のいずれかに記載の金属−絶縁体−金属型コンデンサ構造(1)。
  9. 互いに重ねて積層された複数の前記金属−絶縁体−金属型コンデンサ(4)を備えていることを特徴とする請求項1〜8のいずれかに記載の金属−絶縁体−金属型コンデンサ構造(1)。
  10. 前記積層の2つの前記金属−絶縁体−金属型コンデンサが電気的に並列に結合されていることを特徴とする請求項9に記載の金属−絶縁体−金属型コンデンサ構造(1)。
  11. 前記積層の1つの前記金属−絶縁体−金属型コンデンサが、第1に、当該金属−絶縁体−金属型コンデンサの前記上部電極(8)によって他の前記金属−絶縁体−金属型コンデンサの前記上部電極(8)に電気接続され、第2に、当該金属−絶縁体−金属型コンデンサの前記下部電極(6)によって、当該金属−絶縁体−金属型コンデンサの上に位置する他の前記金属−絶縁体−金属型コンデンサの前記下部電極(6)に電気接続されていることを特徴とする請求項9または10に記載の金属−絶縁体−金属型コンデンサ構造(1)。
  12. 請求項1〜11のいずれかに記載の金属−絶縁体−金属型コンデンサ構造(1)を少なくとも1つ備えている受動型または能動型半導体デバイス。
  13. 金属−絶縁体−金属型コンデンサ構造(1)を製造する方法であって、
    a.基板(2)を用意するステップと、
    b.絶縁材料製の第1電気絶縁層(14)を前記基板(2)上に堆積させるステップと、
    c.前記第1電気絶縁層(14)上に配置された下部電極(6)を作製するステップと、
    d.前記下部電極(6)の局所的なエッチングにおいて、電気絶縁材料を堆積させるステップと、
    e.前記下部電極(6)上に金属層を堆積させるステップと、
    f.好適には陽極エッチングプロセスを用いて細孔絶縁マトリクス(121)を形成することによって、前記金属層内に細孔を構造化するステップと、
    g.前記構造化された金属層(12)上及び当該構造化された金属層(12)の前記細孔内に、第1導電層(18)、誘電体層(20)、及び第2導電層(24)を順次堆積させるステップと、
    h.前記第2導電層(24)上に配置された上部電極(8)を作製するステップと、
    i.前記上部電極(8)の局所的なエッチングにおいて、電気絶縁材料を堆積させるステップと、
    j.絶縁材料製の第2電気絶縁層を上部電極(8)上に堆積させるステップと
    を含む金属−絶縁体−金属型コンデンサ構造の製造方法。
  14. 前記構造化された金属層(12)がアルミニウムから作製され、陽極エッチングによって作製された前記細孔絶縁マトリクス(121)がアルミナから作製されることを特徴とする請求項13に記載の金属−絶縁体−金属型コンデンサ構造の製造方法。
  15. ステップc.において、前記下部電極(6)が、前記第1電気絶縁層(14)上に金属層(28)を堆積させることによって作製され、その後に前記金属層(28)がエッチング障壁層(10)によって覆われることを特徴とする請求項13または14に記載の金属−絶縁体−金属型コンデンサ構造の製造方法。
  16. 前記方法が、
    c1.前記下部電極の作製後に、電気的に絶縁された2つの領域を前記下部電極内に規定する下部横方向絶縁ストリップを、前記下部電極の局所的なエッチングによって作製するステップと、
    h1.前記上部電極の作製後に、電気的に絶縁された2つの領域を前記上部電極内に規定する上部横方向絶縁ストリップを、前記上部電極の局所的なエッチングによって作製するステップと
    をさらに含むことを特徴とする請求項13〜15のいずれかに記載の金属−絶縁体−金属型コンデンサ構造の製造方法。
  17. 前記方法のステップc.、ステップc1.、ステップd.〜ステップh.及びステップh1.をN回反復することを特徴とする請求項16に記載の金属−絶縁体−金属型コンデンサ構造の製造方法。
  18. 前記方法のステップh1.の少なくとも1回の実行後に、平坦化層の堆積を行うことを特徴とする請求項17に記載の金属−絶縁体−金属型コンデンサ構造の製造方法。
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CN (1) CN105706234B (ja)
FR (1) FR3012664B1 (ja)
TW (1) TWI689071B (ja)
WO (1) WO2015063420A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019124112A1 (ja) * 2017-12-21 2019-06-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
DE112018000289T5 (de) 2017-03-24 2019-10-10 Murata Manufacturing Co., Ltd. Kondensator
JPWO2021079566A1 (ja) * 2019-10-24 2021-04-29
US11158456B2 (en) 2018-06-27 2021-10-26 Taiyo Yuden Co., Ltd. Trench capacitor
JP7430718B2 (ja) 2018-10-18 2024-02-13 スモルテク アクティエボラーグ ディスクリート金属-絶縁体-金属(mim)エネルギー蓄積部品及びその製造方法
US12033797B2 (en) 2018-10-18 2024-07-09 Smoltek Ab Discrete metal-insulator-metal (MIM) energy storage component and manufacturing method

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818689B1 (en) * 2016-04-25 2017-11-14 Globalfoundries Inc. Metal-insulator-metal capacitor and methods of fabrication
EP3296727B1 (en) * 2016-09-19 2019-04-17 Murata Integrated Passive Solutions Electrical stimulation and monitoring device
EP3327806B1 (en) * 2016-11-24 2021-07-21 Murata Integrated Passive Solutions Integrated electronic component suitable for broadband biasing
RU2629364C1 (ru) * 2016-12-07 2017-08-29 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Суперконденсатор на основе кмоп-технологии
EP3428955A1 (en) * 2017-07-10 2019-01-16 Murata Manufacturing Co., Ltd. Substrates employing surface-area amplification, for use in fabricating capacitive elements and other devices
EP3556910B1 (en) 2018-04-20 2023-10-04 Murata Manufacturing Co., Ltd. Semiconductor device having porous region embedded structure and method of manufacture thereof
EP3567645A1 (en) 2018-05-11 2019-11-13 Murata Manufacturing Co., Ltd. Porous region structure and method of manufacture thereof
CN112119512A (zh) * 2018-05-11 2020-12-22 株式会社村田制作所 多孔区域结构及其制造方法
EP3656734A1 (en) * 2018-11-23 2020-05-27 Murata Manufacturing Co., Ltd. Nanowire structure enhanced for stack deposition
EP3675166A1 (en) * 2018-12-26 2020-07-01 Murata Manufacturing Co., Ltd. Rc components, and methods of fabrication thereof
EP3680934A1 (en) * 2019-01-08 2020-07-15 Murata Manufacturing Co., Ltd. Rc architectures, and methods of fabrication thereof
EP3680931B1 (en) * 2019-01-08 2022-11-16 Murata Manufacturing Co., Ltd. Method for forming product structure having porous regions and lateral encapsulation
WO2020162459A1 (en) * 2019-02-04 2020-08-13 Murata Manufacturing Co., Ltd. Capacitor
FR3093592B1 (fr) * 2019-03-04 2021-05-07 St Microelectronics Tours Sas Circuit intégré comportant un condensateur tridimensionnel
EP3723148A1 (en) * 2019-04-08 2020-10-14 Murata Manufacturing Co., Ltd. Three-dimensional capacitive structures and their manufacturing methods
EP3795721B1 (en) 2019-09-19 2023-07-19 Murata Manufacturing Co., Ltd. Nanowire structure to form an array of isolated capacitors, and associated manufacturing methods
EP3799084B1 (en) 2019-09-30 2023-05-03 Murata Manufacturing Co., Ltd. Nanomagnetic inductor cores, inductors and devices incorporating such cores, and associated manufacturing methods
TWI737087B (zh) * 2019-12-19 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製造方法
EP3849286A1 (en) 2020-01-09 2021-07-14 Murata Manufacturing Co., Ltd. Electronic device with differential transmission lines equipped with 3d capacitors supported by a base, and corresponding manufacturing method
EP3886163A1 (en) 2020-03-26 2021-09-29 Murata Manufacturing Co., Ltd. Contact structures in rc-network components
EP3886162A1 (en) 2020-03-26 2021-09-29 Murata Manufacturing Co., Ltd. Contact structures in rc-network components
TW202141805A (zh) * 2020-04-17 2021-11-01 瑞典商斯莫勒科技公司 具有分層堆疊的金屬-絕緣體-金屬(mim)能量儲存裝置及製造方法
EP3901997A1 (en) 2020-04-22 2021-10-27 Murata Manufacturing Co., Ltd. Electrical device for characterizing a deposition step such as atomic layer deposition (ald), and corresponding methods of fabricating and characterizing
EP3929981A1 (en) 2020-06-25 2021-12-29 Murata Manufacturing Co., Ltd. Semiconductor structure with selective bottom terminal contacting
EP3929947A1 (en) 2020-06-26 2021-12-29 Murata Manufacturing Co., Ltd. Method of fabricating a device comprising an electrical component with sub components connected using a plate to control an electrical parameter
EP3940804A1 (en) 2020-07-13 2022-01-19 Murata Manufacturing Co., Ltd. A device comprising an anodic porous region surrounded by a trench having an electrical isolation barrier, and corresponding method
CN112151536B (zh) * 2020-08-17 2022-04-12 复旦大学 一种纳米电容三维集成结构及其制备方法
KR20220033130A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 이미지 센서
CN112201655B (zh) * 2020-09-10 2022-04-29 复旦大学 一种纳米电容三维集成结构及其制作方法
CN112151539B (zh) * 2020-09-10 2022-04-26 复旦大学 一种高存储容量纳米电容三维集成结构及其制备方法
EP3992999A1 (en) 2020-10-30 2022-05-04 Murata Manufacturing Co., Ltd. An electrical device comprising a capacitor wherein the dielectric comprises anodic porous oxide, and the corresponding manufacturing method
EP4009340B1 (en) 2020-12-02 2023-06-28 Murata Manufacturing Co., Ltd. Capacitor structure with via embedded in porous medium
CN112908993A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
US11854959B2 (en) * 2021-03-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal device with improved performance
US20230085846A1 (en) * 2021-09-21 2023-03-23 Qualcomm Incorporated Three-dimensional (3d) metal-insulator-metal capacitor (mimcap) including stacked vertical metal studs for increased capacitance density and related fabrication methods
EP4174219A1 (en) * 2021-11-02 2023-05-03 Murata Manufacturing Co., Ltd. Nanowire array structures for integration, products incorporating the structures, and methods of manufacture thereof
EP4194591A1 (en) 2021-12-13 2023-06-14 Murata Manufacturing Co., Ltd. A method for manufacturing an electrical device with an anodic porous oxide region delimited by planarizing a stack of materials
EP4254449A1 (en) 2022-03-31 2023-10-04 Murata Manufacturing Co., Ltd. An electrical device comprising a 2d planar capacitor and a 3d mim capacitor formed in anodic porous oxide on a substrate
EP4376064A1 (en) 2022-11-25 2024-05-29 Murata Manufacturing Co., Ltd. A method for obtaining an integrated device comprising using an etching mask to define dicing lines
FR3142602A1 (fr) 2022-11-30 2024-05-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif électronique
EP4383324A1 (en) * 2022-12-08 2024-06-12 Murata Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
WO2024123164A1 (ko) * 2022-12-09 2024-06-13 (주)포인트엔지니어링 커패시터 부품, 이의 제조 방법 및 이를 구비하는 집적회로 칩 패키지
WO2024123047A1 (ko) * 2022-12-09 2024-06-13 (주)포인트엔지니어링 커패시터 부품 및 이를 구비하는 집적회로 칩 패키지
FR3143851A1 (fr) * 2022-12-19 2024-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif électronique
EP4389942A1 (en) 2022-12-22 2024-06-26 Murata Manufacturing Co., Ltd. A method of manufacturing an integrated device comprising anodic porous oxide with limited roughness

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299555A (ja) * 2001-03-30 2002-10-11 Seiko Epson Corp 集積回路およびその製造方法
US20030213989A1 (en) * 2002-05-15 2003-11-20 Philippe Delpech Trench capacitor in a substrate with two floating electrodes independent from the substrate
JP2006041474A (ja) * 2004-07-23 2006-02-09 Samsung Electro Mech Co Ltd 薄膜型多層セラミックキャパシター及びその製造方法
US20070232014A1 (en) * 2006-04-03 2007-10-04 Honeywell International Inc. Method of fabricating a planar MIM capacitor
JP2008153618A (ja) * 2006-11-24 2008-07-03 Taiyo Yuden Co Ltd コンデンサ及びコンデンサの製造方法
US20110073827A1 (en) * 2009-08-26 2011-03-31 University Of Maryland Nanodevice arrays for electrical energy storage, capture and management and method for their formation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642465B2 (en) * 1994-06-20 2010-01-05 Cooper Technologies Company Visual latching indicator arrangement for an electrical bushing and terminator
US6057571A (en) * 1998-03-31 2000-05-02 Lsi Logic Corporation High aspect ratio, metal-to-metal, linear capacitor for an integrated circuit
NZ519616A (en) * 1999-12-24 2002-10-25 Siemens Ltd A portable symbol for establishing a telephone call where data and software is copied with the symbol
DE10126434A1 (de) * 2001-05-31 2002-12-05 Bayer Ag Thiochromenone
US7462774B2 (en) * 2003-05-21 2008-12-09 Nanosolar, Inc. Photovoltaic devices fabricated from insulating nanostructured template
KR100587686B1 (ko) * 2004-07-15 2006-06-08 삼성전자주식회사 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법
US8027145B2 (en) * 2007-07-30 2011-09-27 Taiyo Yuden Co., Ltd Capacitor element and method of manufacturing capacitor element
US8624105B2 (en) * 2009-05-01 2014-01-07 Synkera Technologies, Inc. Energy conversion device with support member having pore channels
CN101957533B (zh) * 2009-07-09 2012-08-22 上海丽恒光微电子科技有限公司 彩色电泳显示器
US9076594B2 (en) * 2013-03-12 2015-07-07 Invensas Corporation Capacitors using porous alumina structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299555A (ja) * 2001-03-30 2002-10-11 Seiko Epson Corp 集積回路およびその製造方法
US20030213989A1 (en) * 2002-05-15 2003-11-20 Philippe Delpech Trench capacitor in a substrate with two floating electrodes independent from the substrate
JP2006041474A (ja) * 2004-07-23 2006-02-09 Samsung Electro Mech Co Ltd 薄膜型多層セラミックキャパシター及びその製造方法
US20070232014A1 (en) * 2006-04-03 2007-10-04 Honeywell International Inc. Method of fabricating a planar MIM capacitor
JP2008153618A (ja) * 2006-11-24 2008-07-03 Taiyo Yuden Co Ltd コンデンサ及びコンデンサの製造方法
US20110073827A1 (en) * 2009-08-26 2011-03-31 University Of Maryland Nanodevice arrays for electrical energy storage, capture and management and method for their formation

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112018000289T5 (de) 2017-03-24 2019-10-10 Murata Manufacturing Co., Ltd. Kondensator
US10879347B2 (en) 2017-03-24 2020-12-29 Murata Manufacturing Co., Ltd. Capacitor
WO2019124112A1 (ja) * 2017-12-21 2019-06-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
US11296020B2 (en) 2017-12-21 2022-04-05 Sony Semiconductor Solutions Corporation Semiconductor device and method for manufacturing the same
US11810851B2 (en) 2017-12-21 2023-11-07 Sony Semiconductor Solutions Corporation Semiconductor device and method for manufacturing the same
US11158456B2 (en) 2018-06-27 2021-10-26 Taiyo Yuden Co., Ltd. Trench capacitor
JP7430718B2 (ja) 2018-10-18 2024-02-13 スモルテク アクティエボラーグ ディスクリート金属-絶縁体-金属(mim)エネルギー蓄積部品及びその製造方法
US12033797B2 (en) 2018-10-18 2024-07-09 Smoltek Ab Discrete metal-insulator-metal (MIM) energy storage component and manufacturing method
JPWO2021079566A1 (ja) * 2019-10-24 2021-04-29

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