JPH11195554A - 積層型セラミック電子デバイス及びその製造方法 - Google Patents
積層型セラミック電子デバイス及びその製造方法Info
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- JPH11195554A JPH11195554A JP24811398A JP24811398A JPH11195554A JP H11195554 A JPH11195554 A JP H11195554A JP 24811398 A JP24811398 A JP 24811398A JP 24811398 A JP24811398 A JP 24811398A JP H11195554 A JPH11195554 A JP H11195554A
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Landscapes
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Abstract
(57)【要約】
【課題】 素子の上下面にパターン導体を配置する場合
であっても高精度にかつ安価に配置することができ、研
磨などの制約を受けず、厚み精度が高く、さらに電極の
接着強度が高い積層型セラミック電子デバイスを提供す
る。 【解決手段】 セラミック２と内部導体４とを積層して
なる積層型セラミック電子デバイス１において、前記積
層型セラミック電子デバイスの上下面のうちの少なくと
も一方の面の一部に導体部３を有し、前記導体部と前記
導体部以外の部分との段差ｄが、導体部の厚みｔより小
さい構成とする。
であっても高精度にかつ安価に配置することができ、研
磨などの制約を受けず、厚み精度が高く、さらに電極の
接着強度が高い積層型セラミック電子デバイスを提供す
る。 【解決手段】 セラミック２と内部導体４とを積層して
なる積層型セラミック電子デバイス１において、前記積
層型セラミック電子デバイスの上下面のうちの少なくと
も一方の面の一部に導体部３を有し、前記導体部と前記
導体部以外の部分との段差ｄが、導体部の厚みｔより小
さい構成とする。
Description
【０００１】
【発明の属する技術分野】本発明はセラミックと導体を
同時焼成して得られる積層型セラミック電子デバイスお
よびその製造方法に関するものである。
同時焼成して得られる積層型セラミック電子デバイスお
よびその製造方法に関するものである。
【０００２】
【従来の技術】近年、セラミックを積層し、その内部や
外部に導体パターンを設置することでセラミック自体を
複雑な形に成形することなく、セラミックが持つ様々な
電子的特性を生かしたまま素子を小型化させることので
きる積層型セラミック電子デバイスが様々な分野で利用
されてきている。
外部に導体パターンを設置することでセラミック自体を
複雑な形に成形することなく、セラミックが持つ様々な
電子的特性を生かしたまま素子を小型化させることので
きる積層型セラミック電子デバイスが様々な分野で利用
されてきている。
【０００３】積層型セラミック電子デバイスの代表的な
ものとしては、誘電体セラミックを使った積層セラミッ
クコンデンサがある。現在では、様々な容量、サイズの
積層セラミックコンデンサが電子部品メーカーから出荷
されており、コンデンサの高容量化、小型化への取り組
みが盛んに行われている。
ものとしては、誘電体セラミックを使った積層セラミッ
クコンデンサがある。現在では、様々な容量、サイズの
積層セラミックコンデンサが電子部品メーカーから出荷
されており、コンデンサの高容量化、小型化への取り組
みが盛んに行われている。
【０００４】また、最近では携帯電話に使用するマイク
ロ波帯域のバンドパスフィルター等の共振素子にもこの
積層技術が用いられるようになっている。従来、この様
な共振素子は誘電体セラミックを円筒型に成形し外部を
メタライズすることで同軸型共振器とし、さらにこの同
軸型共振器を複数個並べることでバンドパスフィルター
を構成していた。これに対し積層型バンドパスフィルタ
ーは、積層技術によって同軸型フィルターと電気的に等
価な導体パターンを誘電体セラミック内部に形成するこ
とによって構成されている。積層型バンドパスフィルタ
ーは従来の同軸型と比べ非常に小型にすることができる
ので、昨今の携帯電話端末の小型化には欠かせない素子
となってきている。この他、誘電体セラミックの積層型
素子への応用は、アイソレーターやサーキュレーター、
あるいは比誘電率が比較的低いセラミックを用いた積層
型セラミック多層基板などの分野にも応用されるように
なってきている。
ロ波帯域のバンドパスフィルター等の共振素子にもこの
積層技術が用いられるようになっている。従来、この様
な共振素子は誘電体セラミックを円筒型に成形し外部を
メタライズすることで同軸型共振器とし、さらにこの同
軸型共振器を複数個並べることでバンドパスフィルター
を構成していた。これに対し積層型バンドパスフィルタ
ーは、積層技術によって同軸型フィルターと電気的に等
価な導体パターンを誘電体セラミック内部に形成するこ
とによって構成されている。積層型バンドパスフィルタ
ーは従来の同軸型と比べ非常に小型にすることができる
ので、昨今の携帯電話端末の小型化には欠かせない素子
となってきている。この他、誘電体セラミックの積層型
素子への応用は、アイソレーターやサーキュレーター、
あるいは比誘電率が比較的低いセラミックを用いた積層
型セラミック多層基板などの分野にも応用されるように
なってきている。
【０００５】また、圧電セラミックの分野においても、
これまでは素子外部に電極を構成することで圧電特性を
得ていたが、近年積層技術によって圧電セラミック内部
に導体を構成し素子を小型化する方法、あるいは同じ大
きさでより高い出力を得る方法、あるいは消費電力を少
なくする方法などが提案されており、これを加速度セン
サー用部材あるいはフラット型共振チョッパなどに応用
する方法が提案されている。
これまでは素子外部に電極を構成することで圧電特性を
得ていたが、近年積層技術によって圧電セラミック内部
に導体を構成し素子を小型化する方法、あるいは同じ大
きさでより高い出力を得る方法、あるいは消費電力を少
なくする方法などが提案されており、これを加速度セン
サー用部材あるいはフラット型共振チョッパなどに応用
する方法が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
積層型セラミック電子デバイスは、特開平５−３４３９
４３に開示されているように、上下面の導体部の厚み
と、前記導体部と導体部の形成されていない部分との段
差がほぼ同じであった。このような構造では、前記導体
部形成後に特性調整などの目的で研磨を行うと、導体部
が先に研磨されることになり、前記導体部が非常に薄く
なる、あるいはなくなってしまうなどの問題があった。
また、仮にこれら問題を回避できたとしても、従来の上
下面の導体部の構成では、後々の取り扱い時に、この大
きな段差部分から導体部がはがれるなどの問題が発生
し、不良の原因となっていた。
積層型セラミック電子デバイスは、特開平５−３４３９
４３に開示されているように、上下面の導体部の厚み
と、前記導体部と導体部の形成されていない部分との段
差がほぼ同じであった。このような構造では、前記導体
部形成後に特性調整などの目的で研磨を行うと、導体部
が先に研磨されることになり、前記導体部が非常に薄く
なる、あるいはなくなってしまうなどの問題があった。
また、仮にこれら問題を回避できたとしても、従来の上
下面の導体部の構成では、後々の取り扱い時に、この大
きな段差部分から導体部がはがれるなどの問題が発生
し、不良の原因となっていた。
【０００７】また、従来例のデバイスの製造法は、セラ
ミックを焼結したあと、上下面の導体部を形成するた
め、セラミック内部の導体と前記上下面の導体との位置
を精度よく形成するのが困難で、かつ製造コストも高く
なる問題があった。
ミックを焼結したあと、上下面の導体部を形成するた
め、セラミック内部の導体と前記上下面の導体との位置
を精度よく形成するのが困難で、かつ製造コストも高く
なる問題があった。
【０００８】したがって、本発明は上記従来の積層型セ
ラミック電子デバイスの課題を解決し、素子の上下面に
パターン導体を配置する場合であっても高精度にかつ安
価に配置することができ、研磨などの制約を受けず、厚
み精度が高く、さらに電極の接着強度が高い積層型セラ
ミック電子デバイスを提供することを目的とする。ま
た、本発明は、このような積層型セラミック電子デバイ
スを製造する方法を提供することを目的とする。
ラミック電子デバイスの課題を解決し、素子の上下面に
パターン導体を配置する場合であっても高精度にかつ安
価に配置することができ、研磨などの制約を受けず、厚
み精度が高く、さらに電極の接着強度が高い積層型セラ
ミック電子デバイスを提供することを目的とする。ま
た、本発明は、このような積層型セラミック電子デバイ
スを製造する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明は以下の構成とするものである。
め、本発明は以下の構成とするものである。
【００１０】即ち、本発明の第１の構成にかかる積層型
セラミック電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上下面のうちの少
なくとも一方の面の一部に導体部を有し、前記導体部と
前記導体部以外の部分との段差が、前記導体部の厚みよ
り小さいことを特徴とする。かかる第１の構成によれ
ば、導体部と導体のない部分（非導体部）の段差が、導
体部の厚みより小さいために、導体電極の接着強度が強
く、研磨などの制約を受けず、厚み精度の高い積層型セ
ラミック電子デバイスを得ることができる。
セラミック電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上下面のうちの少
なくとも一方の面の一部に導体部を有し、前記導体部と
前記導体部以外の部分との段差が、前記導体部の厚みよ
り小さいことを特徴とする。かかる第１の構成によれ
ば、導体部と導体のない部分（非導体部）の段差が、導
体部の厚みより小さいために、導体電極の接着強度が強
く、研磨などの制約を受けず、厚み精度の高い積層型セ
ラミック電子デバイスを得ることができる。
【００１１】また、本発明の第２の構成にかかる積層型
セラッミク電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上面及び下面のそ
れぞれの一部に導体部を有し、上面及び下面において前
記導体部と前記導体部以外の部分との段差が、前記導体
部の厚みより小さいことを特徴とする。かかる第２の構
成によれば、上面及び下面のいずれの導体部も、非導体
部との段差が導体部の厚みより小さくなるように形成さ
れているから、上下面のいずれの導体部も接着強度が強
く、研磨などの制約を受けることがない。
セラッミク電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上面及び下面のそ
れぞれの一部に導体部を有し、上面及び下面において前
記導体部と前記導体部以外の部分との段差が、前記導体
部の厚みより小さいことを特徴とする。かかる第２の構
成によれば、上面及び下面のいずれの導体部も、非導体
部との段差が導体部の厚みより小さくなるように形成さ
れているから、上下面のいずれの導体部も接着強度が強
く、研磨などの制約を受けることがない。
【００１２】上記第１又は第２の構成においては、前記
導体部が前記導体部以外の部分より高いことが好まし
い。
導体部が前記導体部以外の部分より高いことが好まし
い。
【００１３】また、本発明の第３の構成にかかる積層型
セラミック電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上下面のうちの少
なくとも一方の面の一部に導体部を有し、前記導体部と
前記導体部以外の部分とが略同一高さであることを特徴
とする。かかる第３の構成によれば、導体部と非導体部
の高さが略同一となるように、即ち双方の表面が同一平
面を形成するように形成されているから、導体電極の接
着強度がより強くなり、研磨などの制約をより受けにく
くなり、厚み精度のより高い積層型セラミック電子デバ
イスを得ることができる。また、電子デバイスを実装
し、又は電子デバイス上に他の電子部品等を実装するの
が容易となる。
セラミック電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上下面のうちの少
なくとも一方の面の一部に導体部を有し、前記導体部と
前記導体部以外の部分とが略同一高さであることを特徴
とする。かかる第３の構成によれば、導体部と非導体部
の高さが略同一となるように、即ち双方の表面が同一平
面を形成するように形成されているから、導体電極の接
着強度がより強くなり、研磨などの制約をより受けにく
くなり、厚み精度のより高い積層型セラミック電子デバ
イスを得ることができる。また、電子デバイスを実装
し、又は電子デバイス上に他の電子部品等を実装するの
が容易となる。
【００１４】更に、本発明の第４の構成にかかる積層型
セラミック電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上面及び下面のそ
れぞれの一部に導体部を有し、上面及び下面において前
記導体部と前記導体部以外の部分とが略同一高さである
ことを特徴とする。かかる第４の構成によれば、上面及
び下面のいずれの導体部も、非導体部と略同一高さとな
るように形成されているから、上下面のいずれの導体部
も接着強度が高く、研磨などの制約を受けることがな
い。また、上下面のいずれにおいても実装が容易にな
る。
セラミック電子デバイスは、セラミックと導体金属とを
積層してなる積層型セラミック電子デバイスにおいて、
前記積層型セラミック電子デバイスの上面及び下面のそ
れぞれの一部に導体部を有し、上面及び下面において前
記導体部と前記導体部以外の部分とが略同一高さである
ことを特徴とする。かかる第４の構成によれば、上面及
び下面のいずれの導体部も、非導体部と略同一高さとな
るように形成されているから、上下面のいずれの導体部
も接着強度が高く、研磨などの制約を受けることがな
い。また、上下面のいずれにおいても実装が容易にな
る。
【００１５】上記の第１〜第４の構成において、前記セ
ラミックとして誘電体セラミックを用いることができ
る。この場合において、誘電体セラミックの比誘電率が
１０以上であると、小型で高性能な電子デバイスを得る
ことができるので好ましい。
ラミックとして誘電体セラミックを用いることができ
る。この場合において、誘電体セラミックの比誘電率が
１０以上であると、小型で高性能な電子デバイスを得る
ことができるので好ましい。
【００１６】また、上記の第１〜第４の構成において、
前記セラミックとして圧電体セラミックを用いることも
できる。
前記セラミックとして圧電体セラミックを用いることも
できる。
【００１７】また、本発明の積層型セラミック電子デバ
イスの製造方法は、ベースフィルム上に導体ペーストを
所定のパターンに印刷し、前記導体ペーストを乾燥させ
た後、前記導体ペーストからなる導体パターンを覆うよ
うにセラミックグリーンシートを配置する工程と、前記
セラミックグリーンシートの上に、導体ペーストを所定
のパターンに印刷すること及びセラミックグリーンシー
トを所定枚数積層することの少なくとも一方を１回以上
行う印刷・積層工程と、前記印刷・積層工程で得た積層
体をベースフィルムごと圧着した後、ベースフィルムを
剥がすことにより前記導体パターンを前記積層体に転写
する圧着・転写工程と、前記積層体を焼成する焼成工程
とを備えたことを特徴とする。かかる製造方法によれ
ば、焼成前に導体ペーストを形成するので、素子の上下
面に精度よく導体部（電極）を配置することができ、ま
た、上下面に形成された導体部と非導体部との段差が、
導体部の厚みより小さい積層型セラミック電子デバイス
を容易に得ることができる。しかも、積層工程中に上下
両面の導体部を構成できるので、導体部を個々に構成す
るのに比べコストが抑えられる。また、分極操作が必要
な場合であっても、電極パターンの構造を工夫すること
で、個片に切断する前に分極することができるため、個
片をひとつひとつ分極する必要がなく、製造上の工程を
大きく減らすことができる。
イスの製造方法は、ベースフィルム上に導体ペーストを
所定のパターンに印刷し、前記導体ペーストを乾燥させ
た後、前記導体ペーストからなる導体パターンを覆うよ
うにセラミックグリーンシートを配置する工程と、前記
セラミックグリーンシートの上に、導体ペーストを所定
のパターンに印刷すること及びセラミックグリーンシー
トを所定枚数積層することの少なくとも一方を１回以上
行う印刷・積層工程と、前記印刷・積層工程で得た積層
体をベースフィルムごと圧着した後、ベースフィルムを
剥がすことにより前記導体パターンを前記積層体に転写
する圧着・転写工程と、前記積層体を焼成する焼成工程
とを備えたことを特徴とする。かかる製造方法によれ
ば、焼成前に導体ペーストを形成するので、素子の上下
面に精度よく導体部（電極）を配置することができ、ま
た、上下面に形成された導体部と非導体部との段差が、
導体部の厚みより小さい積層型セラミック電子デバイス
を容易に得ることができる。しかも、積層工程中に上下
両面の導体部を構成できるので、導体部を個々に構成す
るのに比べコストが抑えられる。また、分極操作が必要
な場合であっても、電極パターンの構造を工夫すること
で、個片に切断する前に分極することができるため、個
片をひとつひとつ分極する必要がなく、製造上の工程を
大きく減らすことができる。
【００１８】上記の製造方法において、前記セラミック
グリーンシートの少なくとも片面に導体ペーストが所定
のパターンに印刷されていることが好ましい。導体ペー
ストが予め印刷されたセラミックグリーンシートを積層
すると、セラミックグリーンシートを積層後に導体ペー
ストを印刷する場合に比べて、絶縁抵抗値の低下や、初
期短絡の発生を防止することができ、信頼性の高い電子
デバイスを得ることができる。
グリーンシートの少なくとも片面に導体ペーストが所定
のパターンに印刷されていることが好ましい。導体ペー
ストが予め印刷されたセラミックグリーンシートを積層
すると、セラミックグリーンシートを積層後に導体ペー
ストを印刷する場合に比べて、絶縁抵抗値の低下や、初
期短絡の発生を防止することができ、信頼性の高い電子
デバイスを得ることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１に本発明の積層型セラミック電子デバ
イスの積層構成の一例の概略を示した厚み方向断面図を
示す。積層型セラミック電子デバイス１は、セラミック
２と内部導体金属４とが積層されてなり、上下面の一部
には表面電極として導体部３を有する。また、側面には
側面電極５が形成されている。
イスの積層構成の一例の概略を示した厚み方向断面図を
示す。積層型セラミック電子デバイス１は、セラミック
２と内部導体金属４とが積層されてなり、上下面の一部
には表面電極として導体部３を有する。また、側面には
側面電極５が形成されている。
【００２１】本発明の積層型セラミック電子デバイス
は、上下面のうちの少なくとも一方の面に導体部３が形
成されており、前記導体部３と前記導体部以外の部分と
の段差ｄが、前記導体部３の厚みｔより小さいことを特
徴とする。このような構成により、バレル研磨や厚み精
度を向上させるために上下面の研磨を行っても、導体部
が先に研磨されて導体が薄くなる、あるいはなくなると
いったことがないので、研磨時に制約を受けることが少
なくなり、厚み精度の高いデバイスを得ることができ
る。また、導体部の付着強度を高くすることができる。
更に、デバイスの上下面に精度良くパターン導体を配置
することが容易になる。段差ｄと導体部３の厚みｔの比
ｄ／ｔは、０以上１未満が好ましく、０以上０．８以下
がより好ましい。ｄ／ｔが上記の上限を越えると、導体
部の研磨時の制約を受けやくすくなり、厚み精度の高い
デバイスを得ることが困難となる。また、導体部の付着
強度が低下する。
は、上下面のうちの少なくとも一方の面に導体部３が形
成されており、前記導体部３と前記導体部以外の部分と
の段差ｄが、前記導体部３の厚みｔより小さいことを特
徴とする。このような構成により、バレル研磨や厚み精
度を向上させるために上下面の研磨を行っても、導体部
が先に研磨されて導体が薄くなる、あるいはなくなると
いったことがないので、研磨時に制約を受けることが少
なくなり、厚み精度の高いデバイスを得ることができ
る。また、導体部の付着強度を高くすることができる。
更に、デバイスの上下面に精度良くパターン導体を配置
することが容易になる。段差ｄと導体部３の厚みｔの比
ｄ／ｔは、０以上１未満が好ましく、０以上０．８以下
がより好ましい。ｄ／ｔが上記の上限を越えると、導体
部の研磨時の制約を受けやくすくなり、厚み精度の高い
デバイスを得ることが困難となる。また、導体部の付着
強度が低下する。
【００２２】導体部３と導体部以外の部分との段差ｄ
は、導体部３の厚みｔより小さければよく、段差ｄがｄ
＝０を満足する場合であっても勿論かまわない。図２
に、このような積層型セラミック電子デバイスの積層構
成の一例の概略を示した厚み方向断面図を示す。図２に
おいて、図１と同一の機能を有する部材には同一の符号
を付して、詳細な説明を省略する。図２に示すように、
段差ｄがなく、導体部３と非導体部とが略同一高さに形
成されることにより、研磨時の制約をより受けにくくな
り、また、導体部の付着強度もより向上する。また、実
装が容易になる。
は、導体部３の厚みｔより小さければよく、段差ｄがｄ
＝０を満足する場合であっても勿論かまわない。図２
に、このような積層型セラミック電子デバイスの積層構
成の一例の概略を示した厚み方向断面図を示す。図２に
おいて、図１と同一の機能を有する部材には同一の符号
を付して、詳細な説明を省略する。図２に示すように、
段差ｄがなく、導体部３と非導体部とが略同一高さに形
成されることにより、研磨時の制約をより受けにくくな
り、また、導体部の付着強度もより向上する。また、実
装が容易になる。
【００２３】電子デバイスの上面及び下面の両方に、そ
れぞれの面の一部に導体部３を形成する場合、片方の面
の導体部のみが本発明の上記の構成を満足すれば、上記
の効果が得られる。しかしながら、上面及び下面の双方
の導体部がいずれも本発明の構成を満足することによ
り、本発明の効果はより一層顕著に発現するので好まし
い。また、上面及び下面の両方に導体部を形成する場
合、一方の面は図２のように段差ｄがほとんどなく、他
方の面は図１のように所定の段差ｄを有するように形成
してもよい。
れぞれの面の一部に導体部３を形成する場合、片方の面
の導体部のみが本発明の上記の構成を満足すれば、上記
の効果が得られる。しかしながら、上面及び下面の双方
の導体部がいずれも本発明の構成を満足することによ
り、本発明の効果はより一層顕著に発現するので好まし
い。また、上面及び下面の両方に導体部を形成する場
合、一方の面は図２のように段差ｄがほとんどなく、他
方の面は図１のように所定の段差ｄを有するように形成
してもよい。
【００２４】本発明で使用するセラミック材料は、特に
限定するものではなく、銀あるいは銅あるいは金あるい
は白金あるいはパラジウムあるいはニッケルあるいはそ
れぞれの合金と同時焼成できるものであれば特に好まし
い。たとえば、Ｂｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系、Ｂｉ2
Ｏ3−Ｎｂ2Ｏ5系、Ｂｉ2Ｏ3−ＣａＯ−ＺｎＯ−Ｎｂ2Ｏ
5系、ＢａＯ−ＮｄＯ−ＴｉＯ2−ガラス系、ＣａＯ−Ｚ
ｒＯ2−ＴｉＯ2−ガラス系などの誘電体セラミックス、
又はＰｂＯ−ＺｒＯ2−ＴｉＯ2系の圧電体セラミック等
が好ましく使用できる。誘電体セラミックの場合には、
その比誘電率が好ましくは１０以上、より好ましくは１
５以上、特に好ましくは２０以上であると、電子デバイ
スを小型化するのが容易になる。上記の他、ガラス−セ
ラミックアルミナ系の基板材料セラミックなどを使用す
ることもできる。
限定するものではなく、銀あるいは銅あるいは金あるい
は白金あるいはパラジウムあるいはニッケルあるいはそ
れぞれの合金と同時焼成できるものであれば特に好まし
い。たとえば、Ｂｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系、Ｂｉ2
Ｏ3−Ｎｂ2Ｏ5系、Ｂｉ2Ｏ3−ＣａＯ−ＺｎＯ−Ｎｂ2Ｏ
5系、ＢａＯ−ＮｄＯ−ＴｉＯ2−ガラス系、ＣａＯ−Ｚ
ｒＯ2−ＴｉＯ2−ガラス系などの誘電体セラミックス、
又はＰｂＯ−ＺｒＯ2−ＴｉＯ2系の圧電体セラミック等
が好ましく使用できる。誘電体セラミックの場合には、
その比誘電率が好ましくは１０以上、より好ましくは１
５以上、特に好ましくは２０以上であると、電子デバイ
スを小型化するのが容易になる。上記の他、ガラス−セ
ラミックアルミナ系の基板材料セラミックなどを使用す
ることもできる。
【００２５】また、導体としては導電性を持つ金属であ
れば特に限定するものではないが、たとえば金、銀、
銅、白金、パラジウム、ニッケルあるいはそれぞれの混
合物などが挙げられる。導体部の厚さｔ（図１参照）は
特に制限はないが、２〜５０μｍ程度が好ましい。
れば特に限定するものではないが、たとえば金、銀、
銅、白金、パラジウム、ニッケルあるいはそれぞれの混
合物などが挙げられる。導体部の厚さｔ（図１参照）は
特に制限はないが、２〜５０μｍ程度が好ましい。
【００２６】本発明の積層型セラミック電子デバイスの
内部導体形状は特に限定されるものではなく、必要とさ
れる特性に応じたパターン形状であればどんな形でも構
わない。また、その積層数も工法が許す限り何層あって
も構わない。また、上下面の少なくとも一方の面の一部
が導体部であり、かつ、前記導体部と導体部以外の部分
との段差が、同一面上の導体部の厚みより小さい構造で
あれば、外部導体の形状はどんな形であっても構わな
い。さらに、側面には導体があってもなくても良いし、
側面と上下面の導体部が電気的につながっていても、つ
ながっていなくても構わない。
内部導体形状は特に限定されるものではなく、必要とさ
れる特性に応じたパターン形状であればどんな形でも構
わない。また、その積層数も工法が許す限り何層あって
も構わない。また、上下面の少なくとも一方の面の一部
が導体部であり、かつ、前記導体部と導体部以外の部分
との段差が、同一面上の導体部の厚みより小さい構造で
あれば、外部導体の形状はどんな形であっても構わな
い。さらに、側面には導体があってもなくても良いし、
側面と上下面の導体部が電気的につながっていても、つ
ながっていなくても構わない。
【００２７】本発明の積層型セラミック電子デバイスの
外径の大きさは、特に限定するものではなく、数ミリオ
ーダーの小型デバイスに向いた形状が一般的であるが、
工法が許す限りそれよりさらに大きくても、また小さく
ても構わない。また、デバイスの外部形状は、通常は角
柱、四角柱、もしくはその角がとれた形が多いが、工法
が許す限りそれ以外のどんな形、たとえば凸型や凹型で
も良いし、デバイスの一部に貫通孔があっても構わな
い。
外径の大きさは、特に限定するものではなく、数ミリオ
ーダーの小型デバイスに向いた形状が一般的であるが、
工法が許す限りそれよりさらに大きくても、また小さく
ても構わない。また、デバイスの外部形状は、通常は角
柱、四角柱、もしくはその角がとれた形が多いが、工法
が許す限りそれ以外のどんな形、たとえば凸型や凹型で
も良いし、デバイスの一部に貫通孔があっても構わな
い。
【００２８】一方、本発明の積層型セラミック電子デバ
イスの製造方法において使用するベースフィルムは特に
限定するものではないが、たとえば、ポリエチレンテレ
フタレート製のフィルムなどが挙げられる。また、その
ベースフィルムの表面に離型剤を塗るなどして表面処理
をするなどしても構わない。
イスの製造方法において使用するベースフィルムは特に
限定するものではないが、たとえば、ポリエチレンテレ
フタレート製のフィルムなどが挙げられる。また、その
ベースフィルムの表面に離型剤を塗るなどして表面処理
をするなどしても構わない。
【００２９】また、セラミックグリーンシートの配置・
積層方法は特に限定するものではないが、例えば、ドク
ターブレード法、リバースロール法などが挙げられる。
このとき、セラミックグリーンシートの少なくとも片面
に予め導体ペーストを所定のパターンに印刷しておき、
その後これを積層・配置するようにすると、信頼性の高
い電子デバイスを得ることができる。これは、セラミッ
クグリーンシートを積層・配置後に導体ペーストを印刷
する場合に比べて、導体成分がグリーンシート内部に浸
透するのを抑えられるためであると考えられる。
積層方法は特に限定するものではないが、例えば、ドク
ターブレード法、リバースロール法などが挙げられる。
このとき、セラミックグリーンシートの少なくとも片面
に予め導体ペーストを所定のパターンに印刷しておき、
その後これを積層・配置するようにすると、信頼性の高
い電子デバイスを得ることができる。これは、セラミッ
クグリーンシートを積層・配置後に導体ペーストを印刷
する場合に比べて、導体成分がグリーンシート内部に浸
透するのを抑えられるためであると考えられる。
【００３０】積層後、圧着・転写する際のプレス圧力は
シート同士が接着し、かつベースフィルム上の導体ペー
ストがセラミックに転写される圧力であれば特に限定す
るものではないが、２０〜２００ＭＰａ程度が適当であ
る。また、プレスは常温で行っても良いが、必要に応じ
て加熱しても構わない。
シート同士が接着し、かつベースフィルム上の導体ペー
ストがセラミックに転写される圧力であれば特に限定す
るものではないが、２０〜２００ＭＰａ程度が適当であ
る。また、プレスは常温で行っても良いが、必要に応じ
て加熱しても構わない。
【００３１】焼成は、組成や大きさにより異なるので特
に限定するものではないが、通常はバインダーを除去す
るために４００〜１０００℃程度で２〜１２０時間程度
熱処理を行った後、８００〜１２００℃程度で数分〜数
十時間焼成することが多い。
に限定するものではないが、通常はバインダーを除去す
るために４００〜１０００℃程度で２〜１２０時間程度
熱処理を行った後、８００〜１２００℃程度で数分〜数
十時間焼成することが多い。
【００３２】同一積層体に含まれるユニットの数も特に
限定はしないが、生産性の点ではなるべく多くのユニッ
トを含めることが望ましい。また、個片への切断は焼成
前でも焼成後でもどちらでも構わない。また、側面部の
外部電極の塗布は特に限定するものではないが、例え
ば、ペーストによる印刷、ディッピング、蒸着、メッキ
などが挙げられる。
限定はしないが、生産性の点ではなるべく多くのユニッ
トを含めることが望ましい。また、個片への切断は焼成
前でも焼成後でもどちらでも構わない。また、側面部の
外部電極の塗布は特に限定するものではないが、例え
ば、ペーストによる印刷、ディッピング、蒸着、メッキ
などが挙げられる。
【００３３】本発明の積層型セラミック電子デバイスの
応用範囲は特に限定するものではないが、誘電体セラミ
ックを用いることにより、共振器、フィルター、コンデ
ンサなどに適用でき、圧電体セラミックを用いることに
より、センサ、アクチュエータ、フィルタ、発振子など
に適用することができる。
応用範囲は特に限定するものではないが、誘電体セラミ
ックを用いることにより、共振器、フィルター、コンデ
ンサなどに適用でき、圧電体セラミックを用いることに
より、センサ、アクチュエータ、フィルタ、発振子など
に適用することができる。
【００３４】
【実施例】図３〜図５は、積層型セラミック電子デバイ
スとして積層型加速度センサ部材を例にとって、その製
造方法の一実施形態を工程順に示した概略斜視図であ
る。これをもとに本発明の積層型セラミック電子デバイ
スとその製造方法を、実施例に基づき具体的に説明す
る。
スとして積層型加速度センサ部材を例にとって、その製
造方法の一実施形態を工程順に示した概略斜視図であ
る。これをもとに本発明の積層型セラミック電子デバイ
スとその製造方法を、実施例に基づき具体的に説明す
る。
【００３５】まず、図３（ａ）のように、表面に離型剤
が塗られたポリエチレンテレフタレート製のフィルム６
を用意し、その上に所定の電極パターンを銀パラジウム
ペースト７ａによりスクリーン印刷で形成する。この銀
パラジウムペーストはドライヤーなどで乾燥させる。
が塗られたポリエチレンテレフタレート製のフィルム６
を用意し、その上に所定の電極パターンを銀パラジウム
ペースト７ａによりスクリーン印刷で形成する。この銀
パラジウムペーストはドライヤーなどで乾燥させる。
【００３６】次いで、図３（ｂ）のように圧電セラミッ
クグリーンシート８ａを所定枚数（同図の場合、２枚）
積層した後、銀パラジウムペースト７ｂでスクリーン印
刷により所定の電極パターンを形成する。
クグリーンシート８ａを所定枚数（同図の場合、２枚）
積層した後、銀パラジウムペースト７ｂでスクリーン印
刷により所定の電極パターンを形成する。
【００３７】同様にして、図３（ｃ）のように、その上
に所定枚数（同図の場合、２枚）の圧電セラミックグリ
ーンシート８ｂを積層し、その上に銀パラジウムペース
ト７ｃで所定の電極パターンを印刷する。
に所定枚数（同図の場合、２枚）の圧電セラミックグリ
ーンシート８ｂを積層し、その上に銀パラジウムペース
ト７ｃで所定の電極パターンを印刷する。
【００３８】さらに図４（ｄ）のように、その上に所定
枚数（同図の場合、２枚）の圧電セラミックグリーンシ
ート８ｃを積層し、その上に銀パラジウムペースト７ｄ
で所定の電極パターンを印刷する。
枚数（同図の場合、２枚）の圧電セラミックグリーンシ
ート８ｃを積層し、その上に銀パラジウムペースト７ｄ
で所定の電極パターンを印刷する。
【００３９】これらの各シートの電極パターンは、予め
定められた所定位置となるように配置されなければなら
ないことは言うまでもない。これらすべてのシートと電
極パターンを配置した後、４０℃、４０ＭＰａ程度で、
フィルム６ごと圧着した後、フィルム６を積層体から剥
がすことで、フィルム６に印刷した電極パターン７ａが
セラミック側に転写される（図４（ｅ））。
定められた所定位置となるように配置されなければなら
ないことは言うまでもない。これらすべてのシートと電
極パターンを配置した後、４０℃、４０ＭＰａ程度で、
フィルム６ごと圧着した後、フィルム６を積層体から剥
がすことで、フィルム６に印刷した電極パターン７ａが
セラミック側に転写される（図４（ｅ））。
【００４０】これにより、積層体の作製が完了する。こ
の積層体の電極の所定部に適当な電圧を印加することで
分極を行う。
の積層体の電極の所定部に適当な電圧を印加することで
分極を行う。
【００４１】この後、図５（ｆ）に示すように積層体を
切断面９で個片に切断し、１１００℃で焼成し、側面に
電極を塗布することで積層型加速度センサ部材を得た。
図６に得られた積層型加速度センサ部材の概略斜視図を
示す。また、前記図１は、図６のＩ−Ｉ線を含む積層方
向断面を矢印方向から見た断面図である。
切断面９で個片に切断し、１１００℃で焼成し、側面に
電極を塗布することで積層型加速度センサ部材を得た。
図６に得られた積層型加速度センサ部材の概略斜視図を
示す。また、前記図１は、図６のＩ−Ｉ線を含む積層方
向断面を矢印方向から見た断面図である。
【００４２】本発明の製造方法を用いることで、裏面印
刷といった煩雑な手法を用いることなく、デバイスの上
下面に精度良く導体部（電極）を配置することができ
る。また、図１に示すように、上下面とも、導体部３と
導体部以外の部分との段差が、導体部３の厚みより小さ
い積層型加速度センサ部材を得ることができる。しか
も、積層工程中に上下両面の導体部を構成できるので、
導体部を個々に構成するのに比べコストが抑えられる。
刷といった煩雑な手法を用いることなく、デバイスの上
下面に精度良く導体部（電極）を配置することができ
る。また、図１に示すように、上下面とも、導体部３と
導体部以外の部分との段差が、導体部３の厚みより小さ
い積層型加速度センサ部材を得ることができる。しか
も、積層工程中に上下両面の導体部を構成できるので、
導体部を個々に構成するのに比べコストが抑えられる。
【００４３】また、本発明の製造方法によれば、積層型
加速度センサ部材の電極パターンの構造を工夫すること
で、個片に切断する前に分極することができるため、従
来の圧電素子のように個片をひとつひとつ分極する必要
がなく、製造上の工程を大きく減らすことができる。
加速度センサ部材の電極パターンの構造を工夫すること
で、個片に切断する前に分極することができるため、従
来の圧電素子のように個片をひとつひとつ分極する必要
がなく、製造上の工程を大きく減らすことができる。
【００４４】上記の製造方法で得た本発明の積層型加速
度センサ部材は、図１のごとく、導体部（電極）３と導
体部以外の部分の段差が、導体部３の厚みより小さいた
め、従来の工法で得た部材に比べ、端子電極剥がれなど
が起こりにくく、電極強度が強い構成になっている。ま
た、厚み調整のための表面研磨を行う場合も、従来の構
成では、表面の導体部（電極）のみが先に研磨されるの
で厚みを一定にすることは難しく、電極のない部分の高
さに合わせると、導体部は非常に薄くなり、一方、導体
部の厚みを残そうとすると、電極のない部分との段差を
なくすことはできなかった。上記本発明の積層型加速度
センサ部材は、元々導体部と導体部以外の部分の段差
が、導体部の厚みより小さいので、このような表面の導
体部のみが薄くなったりすることはなく、厚みを一定に
研磨することが容易である。
度センサ部材は、図１のごとく、導体部（電極）３と導
体部以外の部分の段差が、導体部３の厚みより小さいた
め、従来の工法で得た部材に比べ、端子電極剥がれなど
が起こりにくく、電極強度が強い構成になっている。ま
た、厚み調整のための表面研磨を行う場合も、従来の構
成では、表面の導体部（電極）のみが先に研磨されるの
で厚みを一定にすることは難しく、電極のない部分の高
さに合わせると、導体部は非常に薄くなり、一方、導体
部の厚みを残そうとすると、電極のない部分との段差を
なくすことはできなかった。上記本発明の積層型加速度
センサ部材は、元々導体部と導体部以外の部分の段差
が、導体部の厚みより小さいので、このような表面の導
体部のみが薄くなったりすることはなく、厚みを一定に
研磨することが容易である。
【００４５】また、上記と同様の製造方法によれば、図
７に示すように、セラミック部分に誘電体セラミック１
１を用た積層型バンドパスフィルタ１０を得ることもで
きる。この例では上下面の導体部１２に銀を用いている
が、これに限定されない。この積層型バンドパスフィル
タも上下面の導体部（電極部分）１２と導体部以外の部
分との段差が小さく、端子強度が強いといった特徴を有
する。なお、本例では、側面部に側面電極１３を形成し
ている。図７の積層型バンドパスフィルタは、ストリッ
プライン型、ＬＣ型等各種タイプフィルタに適用するこ
とができる。
７に示すように、セラミック部分に誘電体セラミック１
１を用た積層型バンドパスフィルタ１０を得ることもで
きる。この例では上下面の導体部１２に銀を用いている
が、これに限定されない。この積層型バンドパスフィル
タも上下面の導体部（電極部分）１２と導体部以外の部
分との段差が小さく、端子強度が強いといった特徴を有
する。なお、本例では、側面部に側面電極１３を形成し
ている。図７の積層型バンドパスフィルタは、ストリッ
プライン型、ＬＣ型等各種タイプフィルタに適用するこ
とができる。
【００４６】
【発明の効果】本発明の積層型セラミック電子デバイス
によれば、導体部分と導体のない部分の段差が、導体部
の厚みより小さいため、導体電極の接着強度が強く、研
磨などの制約を受けず、厚み精度の高い積層型セラミッ
ク電子デバイスを得ることができる。
によれば、導体部分と導体のない部分の段差が、導体部
の厚みより小さいため、導体電極の接着強度が強く、研
磨などの制約を受けず、厚み精度の高い積層型セラミッ
ク電子デバイスを得ることができる。
【００４７】また、本発明の積層型セラミック電子デバ
イスの製造方法によれば、素子の上下面に精度よく導体
部（電極）を配置でき、しかも、上下面に形成された導
体部分と導体のない部分との段差が、導体部の厚みより
小さい積層型セラミック電子デバイスを容易に得ること
ができる。しかも、積層工程中に上下両面の導体部を構
成できるので、導体部を個々に構成するのに比べコスト
が抑えられる。また、分極操作が必要な場合であって
も、電極パターンの構造を工夫することで、個片に切断
する前に分極することができるため、個片をひとつひと
つ分極する必要がなく、製造上の工程を大きく減らすこ
とができる。
イスの製造方法によれば、素子の上下面に精度よく導体
部（電極）を配置でき、しかも、上下面に形成された導
体部分と導体のない部分との段差が、導体部の厚みより
小さい積層型セラミック電子デバイスを容易に得ること
ができる。しかも、積層工程中に上下両面の導体部を構
成できるので、導体部を個々に構成するのに比べコスト
が抑えられる。また、分極操作が必要な場合であって
も、電極パターンの構造を工夫することで、個片に切断
する前に分極することができるため、個片をひとつひと
つ分極する必要がなく、製造上の工程を大きく減らすこ
とができる。
【図１】 本発明の積層型セラミック電子デバイスの積
層構成の一例の概略を示した厚み方向断面図である。
層構成の一例の概略を示した厚み方向断面図である。
【図２】 本発明の積層型セラミック電子デバイスの積
層構成の別の一例の概略を示した厚み方向断面図であ
る。
層構成の別の一例の概略を示した厚み方向断面図であ
る。
【図３】 本発明の積層型セラミック電子デバイスの製
造方法の一実施形態を工程順に示した概略斜視図であ
る。
造方法の一実施形態を工程順に示した概略斜視図であ
る。
【図４】 本発明の積層型セラミック電子デバイスの製
造方法の一実施形態を工程順に示した概略斜視図であ
る。
造方法の一実施形態を工程順に示した概略斜視図であ
る。
【図５】 本発明の積層型セラミック電子デバイスの製
造方法の一実施形態を工程順に示した概略斜視図であ
る。
造方法の一実施形態を工程順に示した概略斜視図であ
る。
【図６】 本発明による積層型加速度センサ部材の概略
斜視図である。
斜視図である。
【図７】 本発明による積層型バンドパスフィルタの概
略斜視図である。
略斜視図である。
１，１’ 積層型セラミック電子デバイス ２ セラミック ３ 導体部 ４ 内部導体 ５ 側面電極 ６ フィルム ７ａ、７ｂ、７ｃ、７ｄ 導体ペースト ８ａ、８ｂ、８ｃ セラミックグリーンシート ９ 切断面 １０ 積層型バンドパスフィルタ １１ 誘電体セラミック １２ 導体部 １３ 側面電極 ｔ 導体部の厚み ｄ 導体部と導体部以外の部分との段差
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 41/09 Ｈ０１Ｌ 41/08 Ｚ 41/22 Ｃ Ｈ０５Ｋ 3/46 41/22 Ｚ (72)発明者 十河 寛 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (10)
- 【請求項１】 セラミックと導体金属とを積層してなる
積層型セラミック電子デバイスにおいて、前記積層型セ
ラミック電子デバイスの上下面のうちの少なくとも一方
の面の一部に導体部を有し、前記導体部と前記導体部以
外の部分との段差が、前記導体部の厚みより小さいこと
を特徴とする積層型セラミック電子デバイス。 - 【請求項２】 セラミックと導体金属とを積層してなる
積層型セラミック電子デバイスにおいて、前記積層型セ
ラミック電子デバイスの上面及び下面のそれぞれの一部
に導体部を有し、上面及び下面において前記導体部と前
記導体部以外の部分との段差が、前記導体部の厚みより
小さいことを特徴とする積層型セラミック電子デバイ
ス。 - 【請求項３】 前記導体部が前記導体部以外の部分より
高い請求項１又は２に記載の積層型セラミック電子デバ
イス。 - 【請求項４】 セラミックと導体金属とを積層してなる
積層型セラミック電子デバイスにおいて、前記積層型セ
ラミック電子デバイスの上下面のうちの少なくとも一方
の面の一部に導体部を有し、前記導体部と前記導体部以
外の部分とが略同一高さであることを特徴とする積層型
セラミック電子デバイス。 - 【請求項５】 セラミックと導体金属とを積層してなる
積層型セラミック電子デバイスにおいて、前記積層型セ
ラミック電子デバイスの上面及び下面のそれぞれの一部
に導体部を有し、上面及び下面において前記導体部と前
記導体部以外の部分とが略同一高さであることを特徴と
する積層型セラミック電子デバイス。 - 【請求項６】 前記セラミックが誘電体セラミックであ
ることを特徴とする請求項１，２，４及び５のいずれか
に記載の積層型セラミック電子デバイス。 - 【請求項７】 前記誘電体セラミックの比誘電率が１０
以上である請求項６に記載の積層型セラミック電子デバ
イス。 - 【請求項８】 前記セラミックが圧電体セラミックであ
ることを特徴とする請求項１，２，４及び５のいずれか
に記載の積層型セラミック電子デバイス。 - 【請求項９】 ベースフィルム上に導体ペーストを所定
のパターンに印刷し、前記導体ペーストを乾燥させた
後、前記導体ペーストからなる導体パターンを覆うよう
にセラミックグリーンシートを配置する工程と、 前記セラミックグリーンシートの上に、導体ペーストを
所定のパターンに印刷すること及びセラミックグリーン
シートを所定枚数積層することの少なくとも一方を１回
以上行う印刷・積層工程と、 前記印刷・積層工程で得た積層体をベースフィルムごと
圧着した後、ベースフィルムを剥がすことにより前記導
体パターンを前記積層体に転写する圧着・転写工程と、 前記積層体を焼成する焼成工程とを備えたことを特徴と
する積層型セラミック電子デバイスの製造方法。 - 【請求項１０】 前記セラミックグリーンシートの少な
くとも片面に導体ペーストが所定のパターンに印刷され
ている請求項９に記載の積層型セラミック電子デバイス
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24811398A JPH11195554A (ja) | 1997-10-02 | 1998-09-02 | 積層型セラミック電子デバイス及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26979097 | 1997-10-02 | ||
| JP9-269790 | 1997-10-02 | ||
| JP24811398A JPH11195554A (ja) | 1997-10-02 | 1998-09-02 | 積層型セラミック電子デバイス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195554A true JPH11195554A (ja) | 1999-07-21 |
Family
ID=26538606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24811398A Pending JPH11195554A (ja) | 1997-10-02 | 1998-09-02 | 積層型セラミック電子デバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195554A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1220247A1 (en) * | 2000-12-28 | 2002-07-03 | TDK Corporation | Multiterminal multilayer ceramic capacitor |
| JP2006053030A (ja) * | 2004-08-11 | 2006-02-23 | Murata Mfg Co Ltd | 透光性フィルムのエッジ検出方法及びエッジ検出装置並びに積層セラミック電子部品の製造方法及び製造装置 |
| JP2012028458A (ja) * | 2010-07-21 | 2012-02-09 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP2014017401A (ja) * | 2012-07-10 | 2014-01-30 | Tdk Corp | 圧電素子及び圧電素子の製造方法 |
| JP2021176249A (ja) * | 2020-05-01 | 2021-11-04 | ブラザー工業株式会社 | 圧電アクチュエータ、及び、その製造方法 |
-
1998
- 1998-09-02 JP JP24811398A patent/JPH11195554A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1220247A1 (en) * | 2000-12-28 | 2002-07-03 | TDK Corporation | Multiterminal multilayer ceramic capacitor |
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| JP2012028458A (ja) * | 2010-07-21 | 2012-02-09 | Murata Mfg Co Ltd | セラミック電子部品 |
| US8804302B2 (en) | 2010-07-21 | 2014-08-12 | Murata Manufacturing Co., Ltd. | Ceramic electronic component |
| JP2014017401A (ja) * | 2012-07-10 | 2014-01-30 | Tdk Corp | 圧電素子及び圧電素子の製造方法 |
| JP2021176249A (ja) * | 2020-05-01 | 2021-11-04 | ブラザー工業株式会社 | 圧電アクチュエータ、及び、その製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040708 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040811 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041210 |