KR20000061464A - 반도체 소자 제조 방법 - Google Patents
반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR20000061464A KR20000061464A KR1019990010516A KR19990010516A KR20000061464A KR 20000061464 A KR20000061464 A KR 20000061464A KR 1019990010516 A KR1019990010516 A KR 1019990010516A KR 19990010516 A KR19990010516 A KR 19990010516A KR 20000061464 A KR20000061464 A KR 20000061464A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon wafer
- drain
- gate
- semiconductor device
- source
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 238000001020 plasma etching Methods 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract 2
- 229920006254 polymer film Polymers 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 238000004528 spin coating Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- 230000003213 activating effect Effects 0.000 claims 1
- 229910001882 dioxygen Inorganic materials 0.000 claims 1
- 239000012495 reaction gas Substances 0.000 claims 1
- 238000000137 annealing Methods 0.000 abstract description 2
- 229920000642 polymer Polymers 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 2
- 238000001704 evaporation Methods 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 소자 제조 공정을 단순화하고, 넓은 콘택 마진을 확보하기 위하여, 소자 분리 영역이 정의된 실리콘웨이퍼에 게이트 산화막을 형성한 후, 폴리 실리콘을 증착하고 패터닝하여 게이트 폴리를 형성한다. 그리고, 실리콘웨이퍼에 P형 또는 N형의 불순물을 저농도로 이온 주입하여 저농도 소스/드레인을 형성한 후, 실리콘웨이퍼 전면에 포토레지스터, BARC 등의 폴리머 막을 코팅하고, 산소 플라즈마 식각하여 게이트 폴리 측벽에 측벽 스페이서를 형성한다. 그리고, 실리콘웨이퍼에 저농도 소스/드레인에 주입된 불순물과 동일 도전형의 불순물을 고농도로 이온 주입하여 고농도 소스/드레인을 형성한 후, 어닐링하여 소스/드레인에 주입된 불순물을 활성화시키고, 산소 플라즈마 애싱과 세정 공정으로 측벽 스페이서를 제거한다. 이와 같이 반도체 소자의 소스/드레인을 형성한 후, 측벽 스페이서를 제거함으로써 후속 콘택 공정에서 더 넓은 마진 폭을 가지므로 반도체 소자의 집적도를 크게 향상시킬 수 있으며, 측벽 스페이서를 포토레지스터, BARC 등의 폴리머로 형성하므로 공정 시간을 단축할 수 있을 뿐만 아니라 스핀 코팅을 이용하므로 저렴한 가격으로 공정을 수행할 수 있다.
Description
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 상보형 모스에서의 콘택 마진(contact margin)을 확보하기 위한 모스 트랜지스터 제조 방법에 관한 것이다.
일반적으로 모스(MOS ; metal-oxide-semiconductor) 트랜지스터는 필드 효과 트랜지스터의 일종으로, 실리콘웨이퍼에 형성된 소스/드레인 영역과, 이 소스/드레인 영역이 형성된 실리콘웨이퍼 상에 게이트 전극이 형성된 구조를 가진다.
또한, 소스/드레인 영역의 안쪽에 불순물 농도가 엷은 LDD(low doped drain) 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.
이러한 모스 트랜지스터는 채널의 종류에 따라 N채널 모스 트랜지스터와 P채널 모스 트랜지스터로 나눌 수 있으며, 각 채널의 모스 트랜지스터가 하나의 실리콘웨이퍼에 형성되는 경우 이를 상보형 모스(CMOS ; complementary metal-oxide-semiconductor) 트랜지스터라 한다.
그러면, 도 1a 내지 도 1c를 참조하여 종래 반도체 소자를 제조하는 방법을 설명한다.
먼저 도 1a에 도시한 바와 같이, 소자 분리 영역(2)이 정의된 실리콘웨이퍼(1)를 열산화하여 게이트 산화막(3)을 형성한다. 그리고, 실리콘웨이퍼(1) 전면에 폴리 실리콘을 증착한 후, 폴리 실리콘을 플라즈마 식각하여 게이트 폴리(4)를 형성한다.
그 다음 도 1b에 도시한 바와 같이, P형 또는 N형의 불순물을 저농도로 이온 주입하여 실리콘웨이퍼(1)에 저농도 소스/드레인 영역(5)을 형성한다. 그리고, 실리콘웨이퍼(1) 전면에 질화막, 산화막 등과 같은 비전도성 유전체(dielectric material)를 증착한 후, CF4, CF3등 반응성이 콘 플라즈마 가스를 이용하여 비전도성 유전체를 플라즈마 식각하여 게이트 폴리(4)의 양 측벽에 측벽 스페이서(6)를 형성한다.
그 다음 도 1c에 도시한 바와 같이, 저농도 소스/드레인 영역(5)에 이온 주입된 불순물과 동일 도전형의 불순물을 고농도로 이온 주입하여 실리콘웨이퍼(1)에 고농도 소스/드레인 영역(7)을 형성한다. 그리고, 실리콘웨이퍼(1)를 어닐링(annealing)하여 저농도 소스/드레인 영역(5) 및 고농도 소스/드레인 영역(7)에 이온 주입된 불순물을 활성화시킴과 동시에 이온 주입에 따른 실리콘웨이퍼의 손상을 보상함으로써 반도체 소자를 완성한다.
이러한 종래 반도체 소자 제조 공정에서 게이트 폴리 측벽에 형성된 측벽 스페이서의 두께는 약 0.1미크론(micron, ㎛) 내지 0.15미크론 정도이며, 도 2는 이렇게 형성된 상보형 모스 트랜지스터 또는 인접한 모스 셀(cell)을 도시한 평면도이다. 도 3에서 두 모스간의 간격인 게이트 폴리(4) 사이의 폭(m2)에 비해 측벽 스페이서(6)에 의한 콘택 마진의 폭(m1)이 적어지는 것을 알 수 있다. 즉, 측벽 스페이서(6)의 간격을 고려하면 0.2미크론 내지 0.3미크론의 콘택(h) 마진 폭(m1)이 측벽 스페이서(6)에 의해서 줄어들고 있음을 알 수 있다. 그리고, 최근의 반도체 소자 제조 공정은 점점 더 고집적화를 요구하고 있으며, 대체로 게이트 폴리(4)의 선폭(CD ; critical dimension)은 0.18미크론이고 콘택 선폭은 0.3미크론이다. 이러한 수치는 측벽 스페이서가 반도체 소자의 고집적화에 차지하는 비중이 매우큼을 말해준다.
그리고, 공정의 단순화 측면에서 종래 반도체 소자 제조 공정은 측벽 스페이서를 형성하기 위하여 질화막, 산화막 등과 같은 비전도성 유전체를 증착하여야 하는 데, 이는 매우 긴 시간과 열처리 공정을 요구하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자 제조 공정을 단순화하고, 넓은 콘택 마진을 확보할 수 있도록 하는 반도체 소자의 제조 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 방법에 따라 반도체 소자를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이고,
도 2는 종래 반도체 소자 제조 방법에 따라 제조된 상보형 모스 트랜지스터를 개략적으로 도시한 평면도이고,
도 3a 내지 도 3d는 본 발명에 따라 반도체 소자를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자를 제조하는 공정에서, LDD형성을 위해 게이트 측벽에 형성한 측벽 스페이서를 반도체 소자의 소스/드레인 형성 이후 제거하는 것을 특징으로 한다.
상기에서 측벽 스페이서를 형성하기 위하여, 게이트 전극이 형성된 실리콘웨이퍼에 포토레지스터, BARC(bottom anti-reflective coating) 등의 폴리머 막을 코팅한 후, 산소 플라즈마 식각하는 것을 특징으로 한다.
그리고, 반도체 소자의 소스/드레인 형성 이후 측벽 스페이서를 제거하기 위하여 산소 플라즈마 애싱을 이용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 3a 내지 도 3d는 본 발명에 따라 반도체 소자를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
먼저, 도 3a에 도시한 바와 같이, 소자 분리 영역(2)이 정의된 실리콘웨이퍼(11)를 열산화하여 게이트 산화막(13)을 형성한다. 그리고, 실리콘웨이퍼(11) 전면에 폴리 실리콘을 증착한 후, 폴리 실리콘을 플라즈마 식각하여 게이트 폴리(14)를 형성한다.
그 다음 도 3b에 도시한 바와 같이, P형 또는 N형 불순물을 저농도로 이온 주입하여 실리콘웨이퍼(11)에 저농도 소스/드레인 영역(15)을 형성한다. 그리고, 실리콘웨이퍼(11) 전면에 포토레지스터(photo resist), BARC(bottom anti-reflective coating) 등의 폴리머 막(polymer film)(16)을 코팅(coating), 바람직하게는 스핀(spin) 코팅한다. 따라서, 종래 비전도성 유전체의 증착에 소요되는 공정 시간을 단축할 수 있으며, 스핀 코팅을 이용함으로써 퍼니스(furnace)와 같은 고가의 장비를 사용하는 종래의 공정에 비해 훨씬 저렴한 비용으로 공정을 수행할 수 있다.
그 다음 도 3c에 도시한 바와 같이, 산소(O2) 가스를 이용하여 코팅된 폴리머 막(16)을 플라즈마 식각하여 게이트 폴리(14)의 양 측벽에 측벽 스페이서를 형성한다. 이때, 종래의 공정에서는 증착된 비전도성 유전체를 식각하기 위하여 CF4, CHF3등의 반응성이 큰 플라즈마 가스를 사용한 데 반하여, 산소 플라즈마를 이용하기 때문에 실리콘웨이퍼(11)에 주는 손상(damage)이 훨씬 작으므로 안정한 공정이 된다. 이후, 저농도 소스/드레인 영역(15)에 이온 주입된 불순물과 동일 도전형의 불순물을 고농도로 이온 주입하여 실리콘웨이퍼(11)에 고농도 소스/드레인 영역(17)을 형성한다.
그 다음 도 3d에 도시한 바와 같이, 산소 플라즈마 애싱(ashing)과 세정 공정으로 게이트 폴리(14)의 측벽에 잔존하는 측벽 스페이서를 제거한다. 그리고, 실리콘웨이퍼(11)를 어닐링하여 저농도 소스/드레인 영역(15) 및 고농도 소스/드레인 영역(17)에 이온 주입된 불순물을 활성화시킴과 동시에 이온 주입에 따른 실리콘웨이퍼의 손상을 보상함으로써 반도체 소자를 완성한다.
이와 같이 본 발명은 반도체 소자의 소스/드레인을 형성한 후, LDD 형성을 위해 게이트 폴리 측벽에 형성한 측벽 스페이서를 제거함으로써 후속 콘택 공정에서 더 넓은 마진 폭을 가지므로 반도체 소자의 집적도를 크게 향상시킬 수 있으며, 측벽 스페이서를 포토레지스터, BARC 등의 폴리머로 형성하므로 공정 시간을 단축할 수 있을 뿐만 아니라 스핀 코팅을 이용하므로 저렴한 가격으로 공정을 수행할 수 있다.
Claims (5)
- 소자 분리 영역이 정의된 실리콘웨이퍼에 게이트 산화막을 형성한 후, 폴리 실리콘을 증착하고 패터닝하여 게이트 폴리를 형성하는 단계와;상기 실리콘웨이퍼에 P형 또는 N형의 불순물을 저농도로 이온 주입하여 저농도 소스/드레인을 형성하는 단계와;상기 실리콘웨이퍼 전면에 폴리머 막을 코팅한 후, 플라즈마 식각하여 상기 게이트 폴리 측벽에 측벽 스페이서를 형성하는 단계와;상기 실리콘웨이퍼에 상기 저농도 소스/드레인에 주입된 불순물과 동일 도전형의 불순물을 고농도로 이온 주입하여 고농도 소스/드레인을 형성한 후, 상기 실리콘웨이퍼를 어닐링하여 상기 저농도 및 고농도 소스/드레인에 주입된 불순물을 활성화시키는 단계와;상기 게이트 폴리 측벽에 잔존하는 측벽 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 실리콘웨이퍼 전면에 폴리머 막의 코팅은 스핀 코팅을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 폴리머 막으로 포토레지스터 또는 BARC를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서, 상기 폴리머 막을 플라즈마 식각하기 위하여 산소 가스를 플라즈마 반응 가스로 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서, 상기 측벽 스페이서를 제거하기 위한 플라즈마 애싱은 산소 플라즈마 애싱을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990010516A KR100282986B1 (ko) | 1999-03-26 | 1999-03-26 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990010516A KR100282986B1 (ko) | 1999-03-26 | 1999-03-26 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000061464A true KR20000061464A (ko) | 2000-10-16 |
| KR100282986B1 KR100282986B1 (ko) | 2001-02-15 |
Family
ID=19577877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990010516A KR100282986B1 (ko) | 1999-03-26 | 1999-03-26 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100282986B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7585763B2 (en) | 2005-11-07 | 2009-09-08 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices using anti-reflective coating as implant blocking layer |
-
1999
- 1999-03-26 KR KR1019990010516A patent/KR100282986B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7585763B2 (en) | 2005-11-07 | 2009-09-08 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices using anti-reflective coating as implant blocking layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100282986B1 (ko) | 2001-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19980084215A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| US20030008515A1 (en) | Method of fabricating a vertical MOS transistor | |
| KR100698079B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR100282986B1 (ko) | 반도체 소자 제조 방법 | |
| KR100343471B1 (ko) | 반도체 소자 제조방법 | |
| KR100399911B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR100252858B1 (ko) | 반도체소자 및 이의 제조방법 | |
| KR100317491B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US20050142798A1 (en) | Methods of fabricating semiconductor devices | |
| KR100790264B1 (ko) | 반도체 소자 및 반도체 소자의 제조방법 | |
| KR100323717B1 (ko) | 반도체 소자의 제조방법 | |
| KR100280537B1 (ko) | 반도체장치 제조방법 | |
| KR100973091B1 (ko) | Ｍｏｓ 트랜지스터 제조 방법 | |
| KR100357173B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100511095B1 (ko) | 반도체 소자의 소오스/드레인 구조를 형성하는 방법 | |
| KR100223918B1 (ko) | 반도체 소자의 구조 및 제조방법 | |
| KR20020002918A (ko) | 반도체메모리장치의 트랜지스터 제조방법 | |
| KR950008259B1 (ko) | 반도체 소자의 엘디디(ldd) 제조 방법 | |
| KR100313513B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR100911103B1 (ko) | 반도체 소자 제조 방법 | |
| KR20000045470A (ko) | 반도체소자의 제조방법 | |
| KR20040056433A (ko) | 반도체 소자의 제조 방법 | |
| KR20030049352A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |