JPH07302852A - 不揮発性メモリ半導体装置の製造方法 - Google Patents
不揮発性メモリ半導体装置の製造方法Info
- Publication number
- JPH07302852A JPH07302852A JP6094221A JP9422194A JPH07302852A JP H07302852 A JPH07302852 A JP H07302852A JP 6094221 A JP6094221 A JP 6094221A JP 9422194 A JP9422194 A JP 9422194A JP H07302852 A JPH07302852 A JP H07302852A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor device
- volatile memory
- manufacturing
- memory semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 20
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 7
- 238000005280 amorphization Methods 0.000 claims 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 238000005530 etching Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 低コスト・短時間内で製造でき、絶縁膜の膜
質の劣化を防止して信頼性を向上させた不揮発性メモリ
半導体装置の製造方法を提供する。 【構成】 ゲート絶縁膜と、ソース／ドレイン領域を
有する構造の半導体素子を備えた不揮発性メモリ半導体
装置の製造の際、ソース／ドレイン領域形成部の不純物
の導入を、ゲート絶縁膜５のアモルファス化を防ぐ条件
で行う。フローティングゲートとなるゲート材６の上
から不純物を導入する。半導体素子と周辺回路のソー
ス／ドレイン領域のそれぞれの形成を、スタックゲート
のフローティングゲート部分の段差から生じるイオン注
入におけるプロジェクションレンジの違いを利用して、
同じレジストマスクによって各々に不純物を導入する。
質の劣化を防止して信頼性を向上させた不揮発性メモリ
半導体装置の製造方法を提供する。 【構成】 ゲート絶縁膜と、ソース／ドレイン領域を
有する構造の半導体素子を備えた不揮発性メモリ半導体
装置の製造の際、ソース／ドレイン領域形成部の不純物
の導入を、ゲート絶縁膜５のアモルファス化を防ぐ条件
で行う。フローティングゲートとなるゲート材６の上
から不純物を導入する。半導体素子と周辺回路のソー
ス／ドレイン領域のそれぞれの形成を、スタックゲート
のフローティングゲート部分の段差から生じるイオン注
入におけるプロジェクションレンジの違いを利用して、
同じレジストマスクによって各々に不純物を導入する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリ半導体
装置の製造方法に関する。
装置の製造方法に関する。
【０００２】
【従来の技術】従来の不揮発性メモリ半導体装置の製造
方法については、例えばスタックゲート構造を有する不
揮発性メモリ半導体装置の製造方法では、周辺回路部と
不揮発性メモリトランジスタ（例えばＥＰＴＲＯＭ，Ｅ
ＥＰＲＯＭ，Ｆｌａｓｈ ＥＥＰＲＯＭ等）を同一半導
体基板上に形成する必要があるが、スタックゲートとな
るゲート材である例えば第１のポリＳｉは、通常周辺回
路部分には用いず、よってその部分については最終工程
までの間にエッチング等により除去することになる。ま
た、不揮発性メモリトランジスタの不純物の導入と、周
辺回路部の不純物の導入については、これらは同一基板
上に形成するため、それぞれレジストマスク等を用いて
作り分ける必要があり、工程が長くなる問題がある。近
年半導体装置をいかにコストを下げ早く作るかが課題と
なっており、この課題に立てば、不揮発性メモリ半導体
装置についても、より低コストかつより短時間内でこれ
を製造できる製造方法が求められている。
方法については、例えばスタックゲート構造を有する不
揮発性メモリ半導体装置の製造方法では、周辺回路部と
不揮発性メモリトランジスタ（例えばＥＰＴＲＯＭ，Ｅ
ＥＰＲＯＭ，Ｆｌａｓｈ ＥＥＰＲＯＭ等）を同一半導
体基板上に形成する必要があるが、スタックゲートとな
るゲート材である例えば第１のポリＳｉは、通常周辺回
路部分には用いず、よってその部分については最終工程
までの間にエッチング等により除去することになる。ま
た、不揮発性メモリトランジスタの不純物の導入と、周
辺回路部の不純物の導入については、これらは同一基板
上に形成するため、それぞれレジストマスク等を用いて
作り分ける必要があり、工程が長くなる問題がある。近
年半導体装置をいかにコストを下げ早く作るかが課題と
なっており、この課題に立てば、不揮発性メモリ半導体
装置についても、より低コストかつより短時間内でこれ
を製造できる製造方法が求められている。
【０００３】また、不揮発性メモリ半導体素子では、書
き込み特性向上のために、ソース／ドレイン部分に比較
的高濃度の不純物を導入するが、この際、ゲート絶縁膜
（ゲート酸化膜等）がダメージを受け、信頼性上問題と
なっている。そこで、ゲート絶縁膜の膜質の劣化を防ぐ
手段が求められている。
き込み特性向上のために、ソース／ドレイン部分に比較
的高濃度の不純物を導入するが、この際、ゲート絶縁膜
（ゲート酸化膜等）がダメージを受け、信頼性上問題と
なっている。そこで、ゲート絶縁膜の膜質の劣化を防ぐ
手段が求められている。
【０００４】本発明は上記従来技術の問題点を解決すべ
くなされたもので、本発明は、短い工程で製造を行うこ
とができ、よって、より低コストかつより短時間内で製
造できる不揮発性メモリ半導体装置の製造方法を提供す
ることを目的とし、また、絶縁膜の膜質の劣化を防止し
て信頼性を向上させた不揮発性メモリ半導体装置の製造
方法を提供することを目的とする。
くなされたもので、本発明は、短い工程で製造を行うこ
とができ、よって、より低コストかつより短時間内で製
造できる不揮発性メモリ半導体装置の製造方法を提供す
ることを目的とし、また、絶縁膜の膜質の劣化を防止し
て信頼性を向上させた不揮発性メモリ半導体装置の製造
方法を提供することを目的とする。
【０００５】
【目的を達成するための手段】本出願の請求項１の発明
は、少なくともゲート絶縁膜と、ソース／ドレイン領域
を有する構造の半導体素子を備えた不揮発性メモリ半導
体装置の製造方法において、ソース／ドレイン領域形成
部に不純物を導入する際、ゲート絶縁膜のアモルファス
化を防ぐ条件で不純物の導入を行うことを特徴とする不
揮発性メモリ半導体装置の製造方法であって、これによ
り上記目的を達成するものである。
は、少なくともゲート絶縁膜と、ソース／ドレイン領域
を有する構造の半導体素子を備えた不揮発性メモリ半導
体装置の製造方法において、ソース／ドレイン領域形成
部に不純物を導入する際、ゲート絶縁膜のアモルファス
化を防ぐ条件で不純物の導入を行うことを特徴とする不
揮発性メモリ半導体装置の製造方法であって、これによ
り上記目的を達成するものである。
【０００６】本出願の請求項２の発明は、半導体基板上
に少なくともフローティングゲートを有する構造の半導
体素子を備えた不揮発性メモリ半導体装置の製造方法に
おいて、フローティングゲートとなるゲート材の上から
不純物を導入することを特徴とする不揮発性メモリ半導
体装置の製造方法であって、これにより上記目的を達成
するものである。
に少なくともフローティングゲートを有する構造の半導
体素子を備えた不揮発性メモリ半導体装置の製造方法に
おいて、フローティングゲートとなるゲート材の上から
不純物を導入することを特徴とする不揮発性メモリ半導
体装置の製造方法であって、これにより上記目的を達成
するものである。
【０００７】本出願の請求項３の発明は、少なくともフ
ローティングゲートとコントロールゲートをもつスタッ
クゲートを有する構造の半導体素子と、該半導体素子の
周辺回路とを備えた不揮発性メモリ半導体装置の製造方
法において、前記半導体素子と前記周辺回路のソース／
ドレイン領域のそれぞれの形成を、スタックゲートのフ
ローティングゲート部分の段差から生じるイオン注入に
おけるプロジェクションレンジの違いを利用して、同じ
レジストマスクによってそれぞれに不純物を導入するこ
とを特徴とする不揮発性メモリ半導体装置の製造方法で
あって、これにより上記目的を達成するものである。
ローティングゲートとコントロールゲートをもつスタッ
クゲートを有する構造の半導体素子と、該半導体素子の
周辺回路とを備えた不揮発性メモリ半導体装置の製造方
法において、前記半導体素子と前記周辺回路のソース／
ドレイン領域のそれぞれの形成を、スタックゲートのフ
ローティングゲート部分の段差から生じるイオン注入に
おけるプロジェクションレンジの違いを利用して、同じ
レジストマスクによってそれぞれに不純物を導入するこ
とを特徴とする不揮発性メモリ半導体装置の製造方法で
あって、これにより上記目的を達成するものである。
【０００８】
【作用】本発明によれば、不揮発性メモリ半導体素子に
ついて比較的高濃度の不純物を導入する必要がある場合
についても、ゲート酸化膜等ゲート絶縁膜のアモルファ
ス化を防ぐので、絶縁膜の膜質の劣化を防止して信頼性
を向上させることができ、かつこれにより、不揮発性メ
モリ半導体素子と周辺回路との不純物の導入を別々に行
わない構成にすることができるため、短い工程でメモリ
半導体装置の製造を行うことができ、よって、より低コ
ストかつより短時間内での製造が可能となる。
ついて比較的高濃度の不純物を導入する必要がある場合
についても、ゲート酸化膜等ゲート絶縁膜のアモルファ
ス化を防ぐので、絶縁膜の膜質の劣化を防止して信頼性
を向上させることができ、かつこれにより、不揮発性メ
モリ半導体素子と周辺回路との不純物の導入を別々に行
わない構成にすることができるため、短い工程でメモリ
半導体装置の製造を行うことができ、よって、より低コ
ストかつより短時間内での製造が可能となる。
【０００９】
【実施例】以下、本発明に係る不揮発性メモリ半導体装
置の製造方法の詳細を、図面に示す実施例に基づいて説
明する。但し当然のことではあるが、本発明は以下の実
施例により限定を受けるものではない。
置の製造方法の詳細を、図面に示す実施例に基づいて説
明する。但し当然のことではあるが、本発明は以下の実
施例により限定を受けるものではない。
【００１０】実施例１ この実施例は、ＥＰＲＯＭのフローティングゲートとコ
ントロールゲートを積み重ねて構成するスタックゲート
構造の製造に本発明を適用した例である。
ントロールゲートを積み重ねて構成するスタックゲート
構造の製造に本発明を適用した例である。
【００１１】以下、本実施例の製造工程を順次詳細に説
明する。図１ないし図１１を参照する。
明する。図１ないし図１１を参照する。
【００１２】本実施例では、まず図１に示すように、シ
リコン基板１上に、周知のＬＯＣＯＳ技術を用いてＬＯ
ＣＯＳ酸化膜２を形成する。
リコン基板１上に、周知のＬＯＣＯＳ技術を用いてＬＯ
ＣＯＳ酸化膜２を形成する。
【００１３】次に図２に示すように、犠牲酸化膜４を形
成した後、ＬＯＣＯＳ下にチャンネルストッパとして、
不純物３を導入する。これは、Ｎ型トランジスタの周り
にはＰ型不純物を、Ｐ型トランジスタの周りにはＮ型不
純物を導入する。
成した後、ＬＯＣＯＳ下にチャンネルストッパとして、
不純物３を導入する。これは、Ｎ型トランジスタの周り
にはＰ型不純物を、Ｐ型トランジスタの周りにはＮ型不
純物を導入する。
【００１４】その後、図３に示すとおり、ゲート絶縁膜
５とする酸化膜を形成し、フローティングゲートとなる
第１のゲート材６として第１の多結晶シリコン膜をＣＶ
Ｄ法により全面に堆積させる。この第１のゲート材６
（第１の多結晶シリコン膜）の膜厚は、１００〜１５０
ｎｍとした。また、この第１のゲート材６である第１の
多結晶シリコン膜に、周知の技術でリン（Ｐ）を導入す
る。その後、ゲート材６（第１の多結晶シリコン膜）上
にＯＮＯ膜（酸化膜−窒化膜−酸化膜）７を、周知の技
術により形成する。
５とする酸化膜を形成し、フローティングゲートとなる
第１のゲート材６として第１の多結晶シリコン膜をＣＶ
Ｄ法により全面に堆積させる。この第１のゲート材６
（第１の多結晶シリコン膜）の膜厚は、１００〜１５０
ｎｍとした。また、この第１のゲート材６である第１の
多結晶シリコン膜に、周知の技術でリン（Ｐ）を導入す
る。その後、ゲート材６（第１の多結晶シリコン膜）上
にＯＮＯ膜（酸化膜−窒化膜−酸化膜）７を、周知の技
術により形成する。
【００１５】この段階で、第１のゲート材６である第１
の多結晶シリコン膜とその上のＯＮＯ膜７は、図３に示
すメモリ半導体素子（ＥＰＲＯＭ）部Ａについては、図
９のＩＩ−ＩＩ′方向にゲート材６が残るように、一方
周辺回路Ｂについては全面、ＲＩＥにより除去する。
の多結晶シリコン膜とその上のＯＮＯ膜７は、図３に示
すメモリ半導体素子（ＥＰＲＯＭ）部Ａについては、図
９のＩＩ−ＩＩ′方向にゲート材６が残るように、一方
周辺回路Ｂについては全面、ＲＩＥにより除去する。
【００１６】メモリ半導体素子ＡをなすＥＰＲＯＭ部の
最終構造断面を図１０に示しておく。除去工程に用いる
手段は、最終的に第１のゲート材６である第１の多結晶
シリコン膜とＯＮＯ膜７が所定構造で除去されれば良い
ため、とくにその除去方法については限定はなく、任意
の手段を用いてよい。
最終構造断面を図１０に示しておく。除去工程に用いる
手段は、最終的に第１のゲート材６である第１の多結晶
シリコン膜とＯＮＯ膜７が所定構造で除去されれば良い
ため、とくにその除去方法については限定はなく、任意
の手段を用いてよい。
【００１７】次に図４に示すように、第２のゲート材９
ａとして第２の多結晶シリコンをＣＶＤ法により、全面
に堆積させる。この第２のゲート材９ａである第２の多
結晶シリコン膜の膜厚は、１００〜１５０ｎｍとした。
この第２のゲート材９ａである第２の多結晶シリコン膜
に、周知の技術でリン（Ｐ）を導入する。
ａとして第２の多結晶シリコンをＣＶＤ法により、全面
に堆積させる。この第２のゲート材９ａである第２の多
結晶シリコン膜の膜厚は、１００〜１５０ｎｍとした。
この第２のゲート材９ａである第２の多結晶シリコン膜
に、周知の技術でリン（Ｐ）を導入する。
【００１８】次に図５に示すように、配線抵抗を下げる
目的で例えば高融点金属とシリコンの化合物であるタン
グステンシリサイド（ＷＳｉｘ）９ｂをＣＶＤ法によ
り、全面に堆積させる。これにより、第２のゲート材９
ａである第２の多結晶シリコンとこのタングステンシリ
サイド９ｂで、ポリサイド９を形成する。その後、この
ポリサイド９を周辺回路部（図３のＢ部）のトランジス
タの配線に用いると同時にＥＰＲＯＭ部（図３のＡ部）
のコントロールゲートとして用いるために、レジスト１
０により、図９のＩ−Ｉ′方向にパターニングを行う。
この断面図を図１１に示す。
目的で例えば高融点金属とシリコンの化合物であるタン
グステンシリサイド（ＷＳｉｘ）９ｂをＣＶＤ法によ
り、全面に堆積させる。これにより、第２のゲート材９
ａである第２の多結晶シリコンとこのタングステンシリ
サイド９ｂで、ポリサイド９を形成する。その後、この
ポリサイド９を周辺回路部（図３のＢ部）のトランジス
タの配線に用いると同時にＥＰＲＯＭ部（図３のＡ部）
のコントロールゲートとして用いるために、レジスト１
０により、図９のＩ−Ｉ′方向にパターニングを行う。
この断面図を図１１に示す。
【００１９】次に、図６に示すように、異方性エッチン
グ（ＲＩＥ）により、ポリサイド９のエッチングを行
う。このエッチングは図６に図示の如く、周辺回路部に
ついては、多結晶シリコンの下のゲート絶縁膜８（酸化
膜）で終了させ、ＥＰＲＯＭ部は、ＯＮＯ膜７でエッチ
ングを終了させる。
グ（ＲＩＥ）により、ポリサイド９のエッチングを行
う。このエッチングは図６に図示の如く、周辺回路部に
ついては、多結晶シリコンの下のゲート絶縁膜８（酸化
膜）で終了させ、ＥＰＲＯＭ部は、ＯＮＯ膜７でエッチ
ングを終了させる。
【００２０】次に、周辺回路部のソース／ドレイン形成
領域に不純物を導入する。これにより低濃度層である周
辺回路部のソース／ドレイン領域１１を形成する。ここ
で、Ｎ型トランジスタについては、Ｎ型のリン（Ｐ）あ
るいは、ヒソ（Ａｓ）をイオン注入により導入するが、
ここでメモリ半導体素子部をなすＥＰＲＯＭ部は、第１
のゲート材６である第１の多結晶シリコンがストッパと
して働き、よってＥＰＲＯＭ部にはこのとき不純物は導
入されない。このときリン（Ｐ）であれば、図１２よ
り、イオンのプロジェクトレンジ（Ｐｒｏｊｅｃｔ Ｒ
ａｎｇｅ）から、エネルギーを４０ｋｅＶから６０ｋｅ
Ｖとすれば、ＥＰＲＯＭ部には導入されないことにな
る。図２によればこのエネルギー範囲で、ＳｉＯ2 につ
いて０．０４〜０．０５μｍのレンジとなるからであ
る。
領域に不純物を導入する。これにより低濃度層である周
辺回路部のソース／ドレイン領域１１を形成する。ここ
で、Ｎ型トランジスタについては、Ｎ型のリン（Ｐ）あ
るいは、ヒソ（Ａｓ）をイオン注入により導入するが、
ここでメモリ半導体素子部をなすＥＰＲＯＭ部は、第１
のゲート材６である第１の多結晶シリコンがストッパと
して働き、よってＥＰＲＯＭ部にはこのとき不純物は導
入されない。このときリン（Ｐ）であれば、図１２よ
り、イオンのプロジェクトレンジ（Ｐｒｏｊｅｃｔ Ｒ
ａｎｇｅ）から、エネルギーを４０ｋｅＶから６０ｋｅ
Ｖとすれば、ＥＰＲＯＭ部には導入されないことにな
る。図２によればこのエネルギー範囲で、ＳｉＯ2 につ
いて０．０４〜０．０５μｍのレンジとなるからであ
る。
【００２１】次に、前述のレジスト１０を残したまま、
図７に示す如く周辺部のみにダブルレジストを行う。こ
れは、前述のレジスト１０を硬化させて、第２のレジス
ト１２により、現像されないようにするものである。こ
の具体的手段については、周知の技術を採用できる。
図７に示す如く周辺部のみにダブルレジストを行う。こ
れは、前述のレジスト１０を硬化させて、第２のレジス
ト１２により、現像されないようにするものである。こ
の具体的手段については、周知の技術を採用できる。
【００２２】次にメモリ素子部であるＥＰＲＯＭ部分の
ソース／ドレイン形成領域に、不純物を導入する。ここ
で、本発明を適用して、第１のゲート材６である第１の
多結晶シリコンを残したまま不純物を導入する。ＥＰＲ
ＯＭのソース／ドレインである不純物導入部を符号１３
で示す。
ソース／ドレイン形成領域に、不純物を導入する。ここ
で、本発明を適用して、第１のゲート材６である第１の
多結晶シリコンを残したまま不純物を導入する。ＥＰＲ
ＯＭのソース／ドレインである不純物導入部を符号１３
で示す。
【００２３】従来技術では、エッチング後に不純物の導
入を行っているが、このときゲート絶縁膜５（酸化膜）
の表面がアモルファス化し、ダメージを受けることにな
る。本実施例では、多結晶シリコンから成る第１のゲー
ト材６上から不純物を導入することにより、絶縁膜５を
なす酸化膜のアモルファス化と劣化を防ぐことができ
る。
入を行っているが、このときゲート絶縁膜５（酸化膜）
の表面がアモルファス化し、ダメージを受けることにな
る。本実施例では、多結晶シリコンから成る第１のゲー
ト材６上から不純物を導入することにより、絶縁膜５を
なす酸化膜のアモルファス化と劣化を防ぐことができ
る。
【００２４】次に、レジストを除去し、サイドウォール
１４を形成し、ソース／ドレイン部分に拡散層１５を形
成する。これが、高濃度層であるソース／ドレイン拡散
層１５である。その後、従来の技術に従って、コンタク
ト、金属配線、オーバーコートを形成して、目的とする
半導体装置が完成する。
１４を形成し、ソース／ドレイン部分に拡散層１５を形
成する。これが、高濃度層であるソース／ドレイン拡散
層１５である。その後、従来の技術に従って、コンタク
ト、金属配線、オーバーコートを形成して、目的とする
半導体装置が完成する。
【００２５】本実施例によれば、不揮発性メモリ半導体
装置のゲート絶縁膜５（ゲート酸化膜）のダメージが少
なく、信頼性が向上される。また、不揮発性メモリ半導
体部分と周辺回路部分のソース／ドレインの形成が、同
一のマスクにより可能であるため、工程合理化につなが
り、製造時間の短縮化や、コスト低減を実現できる。
装置のゲート絶縁膜５（ゲート酸化膜）のダメージが少
なく、信頼性が向上される。また、不揮発性メモリ半導
体部分と周辺回路部分のソース／ドレインの形成が、同
一のマスクにより可能であるため、工程合理化につなが
り、製造時間の短縮化や、コスト低減を実現できる。
【００２６】
【発明の効果】上述したように本発明によれば、短い工
程で製造を行うことができ、よって、より低コストかつ
より短時間内で製造可能な不揮発性メモリ半導体装置の
製造方法を提供することができ、また、ゲート酸化膜等
の絶縁膜の膜質の劣化を防止して信頼性を向上させた不
揮発性メモリ半導体装置の製造方法を提供することがで
きた。
程で製造を行うことができ、よって、より低コストかつ
より短時間内で製造可能な不揮発性メモリ半導体装置の
製造方法を提供することができ、また、ゲート酸化膜等
の絶縁膜の膜質の劣化を防止して信頼性を向上させた不
揮発性メモリ半導体装置の製造方法を提供することがで
きた。
【図１】実施例１の工程を順に断面図で示すものである
（１）。
（１）。
【図２】実施例１の工程を順に断面図で示すものである
（２）。
（２）。
【図３】実施例１の工程を順に断面図で示すものである
（３）。
（３）。
【図４】実施例１の工程を順に断面図で示すものである
（４）。
（４）。
【図５】実施例１の工程を順に断面図で示すものである
（５）。
（５）。
【図６】実施例１の工程を順に断面図で示すものである
（６）。
（６）。
【図７】実施例１の工程を順に断面図で示すものである
（７）。
（７）。
【図８】実施例１の工程を順に断面図で示すものである
（８）。
（８）。
【図９】実施例１のメモリ半導体装置の平面構造を示す
図である。
図である。
【図１０】実施例１のメモリ半導体装置のメモリ素子部
の断面構造を示す図である。
の断面構造を示す図である。
【図１１】実施例１のメモリ半導体装置のメモリ素子部
の断面構造を示す図である。
の断面構造を示す図である。
【図１２】実施例１の作用説明図であり、シリコン酸化
膜中およびシリコン中への不純物導入のプロジェクトレ
ンジのデータを示す図である。
膜中およびシリコン中への不純物導入のプロジェクトレ
ンジのデータを示す図である。
１ 半導体基板（シリコン基板） ２ ＬＯＣＯＳ酸化膜 ３ チャンネルストッパ用不純物 ４ 犠牲酸化膜 ５ 絶縁膜（ＥＰＲＯＭ部ゲート酸化膜） ６ 第１のゲートー材（第１の多結晶シリコン） ７ ＯＮＯ膜 ８ 周辺回路部ゲート絶縁膜 ９ ポリサイド ９ａ 第２のゲート材（第２の多結晶シリコン） ９ｂ タングステンシリサイド １０ 第１のレジスト １１ 周辺回路部ソース／ドレイン（低濃度層） １２ 第２のレジスト １３ ＥＰＲＯＭ部ソース／ドレイン １４ サイドウォール １５ ソース／ドレイン拡散層（高濃度層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】少なくともゲート絶縁膜と、ソース／ドレ
イン領域を有する構造の半導体素子を備えた不揮発性メ
モリ半導体装置の製造方法において、 ソース／ドレイン領域形成部に不純物を導入する際、ゲ
ート絶縁膜のアモルファス化を防ぐ条件で不純物の導入
を行うことを特徴とする不揮発性メモリ半導体装置の製
造方法。 - 【請求項２】半導体基板上に少なくともフローティング
ゲートを有する構造の半導体素子を備えた不揮発性メモ
リ半導体装置の製造方法において、 フローティングゲートとなるゲート材の上から不純物を
導入することを特徴とする不揮発性メモリ半導体装置の
製造方法。 - 【請求項３】少なくともフローティングゲートとコント
ロールゲートをもつスタックゲートを有する構造の半導
体素子と、該半導体素子の周辺回路とを備えた不揮発性
メモリ半導体装置の製造方法において、 前記半導体素子と前記周辺回路のソース／ドレイン領域
のそれぞれの形成を、スタックゲートのフローティング
ゲート部分の段差から生じるイオン注入におけるプロジ
ェクションレンジの違いを利用して、同じレジストマス
クによってそれぞれに不純物を導入することを特徴とす
る不揮発性メモリ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6094221A JPH07302852A (ja) | 1994-05-06 | 1994-05-06 | 不揮発性メモリ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6094221A JPH07302852A (ja) | 1994-05-06 | 1994-05-06 | 不揮発性メモリ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302852A true JPH07302852A (ja) | 1995-11-14 |
Family
ID=14104268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6094221A Pending JPH07302852A (ja) | 1994-05-06 | 1994-05-06 | 不揮発性メモリ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168303A (ja) * | 1998-08-27 | 2001-06-22 | Stmicroelectronics Srl | 電子仮想接地メモリ・デバイスおよびその製造方法 |
| JP2005533370A (ja) * | 2002-05-16 | 2005-11-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層アレイおよびメモリーアレイ |
-
1994
- 1994-05-06 JP JP6094221A patent/JPH07302852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168303A (ja) * | 1998-08-27 | 2001-06-22 | Stmicroelectronics Srl | 電子仮想接地メモリ・デバイスおよびその製造方法 |
| JP2005533370A (ja) * | 2002-05-16 | 2005-11-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層アレイおよびメモリーアレイ |
| US7713810B2 (en) | 2002-05-16 | 2010-05-11 | Infineon Technologies Ag | Method for fabricating a layer arrangement, layer arrangement and memory arrangement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7422937B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6940120B2 (en) | Non-volatile semiconductor memory device and method of fabricating thereof | |
| US5658812A (en) | Nonvolatile semiconductor memory device and its manufacturing method | |
| JP2001044391A (ja) | 半導体記憶装置とその製造方法 | |
| JP2655124B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6380584B1 (en) | Semiconductor memory device with single and double sidewall spacers | |
| JP2741193B2 (ja) | フラッシュｅｅｐｒｏｍセル製造方法 | |
| US6236081B1 (en) | AND-type non-volatile semiconductor memory device and method of manufacturing thereof | |
| JPH07302852A (ja) | 不揮発性メモリ半導体装置の製造方法 | |
| JP4672217B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH07297301A (ja) | 半導体装置の製造方法 | |
| EP0893820A2 (en) | Anisotropic chemical etching process of silicon oxide in the manufacture of MOS transistor flash EPROM devices | |
| US20070296041A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20050009515A (ko) | 비휘발성 메모리 소자 제조방법 | |
| KR20010036336A (ko) | 반도체 디바이스의 메모리 셀 제조 방법 | |
| KR20050068901A (ko) | 비 휘발성 메모리 소자의 제조방법 | |
| KR100763100B1 (ko) | 플래쉬 소자의 소오스 라인 형성 방법 | |
| KR20010029935A (ko) | 매립 플래쉬 메모리에 응용되는 ｎｍｏｓ 다결정 실리콘의신규한 주입 방법 | |
| JPH0774274A (ja) | 半導体装置の製造方法 | |
| KR100479886B1 (ko) | 넌 살리사이드 트랜지스터 제조 방법 | |
| JPH0272671A (ja) | 不揮発性メモリ装置の製造方法 | |
| JPH1022404A (ja) | スプリットゲートタイプの半導体装置の製造方法 | |
| US6734508B2 (en) | Mask ROM, and fabrication method thereof | |
| US6087221A (en) | Method of fabricating two dissimilar devices with diminished processing steps | |
| JPH03211775A (ja) | 半導体不揮発性メモリの製造方法 |