JPH0685178A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0685178A JPH0685178A JP23794492A JP23794492A JPH0685178A JP H0685178 A JPH0685178 A JP H0685178A JP 23794492 A JP23794492 A JP 23794492A JP 23794492 A JP23794492 A JP 23794492A JP H0685178 A JPH0685178 A JP H0685178A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- gate electrode
- element formation
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＮＭＯＳトランジスタのゲート電極中のヒ素が
ゲート電極の抵抗を低減させるために形成しているＴｉ
シリサイド膜中を拡散してＰＭＯＳトランジスタの特性
の製造ばらつきを抑制する。 【構成】ＮＭＯＳトランジスタのＰＭＯＳトランジスタ
との間を接続して設けた多結晶シリコン膜６ａとＴｉシ
リサイド膜６ｂの積層からなるゲート電極６のＴｉシリ
サイド膜６ｂをＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタの境界上の多結晶シリコン膜６ａ上に設けた酸化
シリコン膜７により分断させることにより、ＮＭＯＳト
ランジスタのヒ素がＴｉシリサイド膜６ｂ中を拡散して
ＰＭＯＳトランジスタ内に導入されることを防止するこ
とができ、特性のばらつきを抑制することが可能にな
る。
ゲート電極の抵抗を低減させるために形成しているＴｉ
シリサイド膜中を拡散してＰＭＯＳトランジスタの特性
の製造ばらつきを抑制する。 【構成】ＮＭＯＳトランジスタのＰＭＯＳトランジスタ
との間を接続して設けた多結晶シリコン膜６ａとＴｉシ
リサイド膜６ｂの積層からなるゲート電極６のＴｉシリ
サイド膜６ｂをＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタの境界上の多結晶シリコン膜６ａ上に設けた酸化
シリコン膜７により分断させることにより、ＮＭＯＳト
ランジスタのヒ素がＴｉシリサイド膜６ｂ中を拡散して
ＰＭＯＳトランジスタ内に導入されることを防止するこ
とができ、特性のばらつきを抑制することが可能にな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＣＭＯＳトランジスタを有する半導体集積回路
装置に関する。
し、特にＣＭＯＳトランジスタを有する半導体集積回路
装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置は図３
（ａ），（ｂ）に示すように、Ｐ- 型シリコン基板１の
一主面に設けたＰ型ウェル２及びＮ型ウェル３と、Ｐ型
ウェル２及びＮ型ウェル３を含む表面に選択的に設けて
素子形成領域５０，５１を区画するフィールド酸化膜４
と、素子形成領域５０，５１の表面に設けたゲート酸化
膜５と、素子形成領域５０及び素子形成領域５１の双方
を横切ってゲート酸化膜５及びフィールド酸化膜４の上
に設けた多結晶シリコン膜６ａ及び高融点金属シリサイ
ド膜６ｂを積層したポリサイド構造のゲート電極６と、
ゲート電極６に整合して素子形成領域５０のＰ型ウェル
２内に設けたＮ型のソース・ドレイン領域を有するＮチ
ャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ
と記す）と、同様にゲート電極６に整合して素子形成領
域５１のＮ型ウェル３内に設けたＰ型のソース・ドレイ
ン領域を有するＰチャネルトランジスタ（以下ＰＭＯＳ
トランジスタと記す）を含むＣＭＯＳ集積回路を有して
構成される。
（ａ），（ｂ）に示すように、Ｐ- 型シリコン基板１の
一主面に設けたＰ型ウェル２及びＮ型ウェル３と、Ｐ型
ウェル２及びＮ型ウェル３を含む表面に選択的に設けて
素子形成領域５０，５１を区画するフィールド酸化膜４
と、素子形成領域５０，５１の表面に設けたゲート酸化
膜５と、素子形成領域５０及び素子形成領域５１の双方
を横切ってゲート酸化膜５及びフィールド酸化膜４の上
に設けた多結晶シリコン膜６ａ及び高融点金属シリサイ
ド膜６ｂを積層したポリサイド構造のゲート電極６と、
ゲート電極６に整合して素子形成領域５０のＰ型ウェル
２内に設けたＮ型のソース・ドレイン領域を有するＮチ
ャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ
と記す）と、同様にゲート電極６に整合して素子形成領
域５１のＮ型ウェル３内に設けたＰ型のソース・ドレイ
ン領域を有するＰチャネルトランジスタ（以下ＰＭＯＳ
トランジスタと記す）を含むＣＭＯＳ集積回路を有して
構成される。
【０００３】ここで、ＣＭＯＳ集積回路の高速化・低電
圧化に伴い、ＭＯＳトランジスタのしきい値電圧（以下
ＶT と記す）の低減化とＶT の製造ばらつきの低減化が
必須となる。そのためＮＭＯＳトランジスタにはＮ+ 型
多結晶シリコン膜からなるゲート電極をＰＭＯＳトラン
ジスタにはＰ+ 型多結晶シリコン膜からなるゲート電極
を用いるＰＮゲート電極により表面チャネル化を図らな
ければならない。ＰＮゲート電極を実現するためには、
まず、ゲート酸化膜５を含む表面にノンドープの多結晶
シリコン膜６ａを堆積した後パターニングして形成した
ゲート電極に整合してＮ型のソース・ドレイン領域を形
成する際にヒ素イオンをＰ型ウェル２内にイオン注入す
ると同時に素子形成領域５０の多結晶シリコン膜６ａに
もイオン注入してＮ+ 型化し、同様にＰ型ソース・ドレ
イン領域を形成する際に同時に素子形成領域５１の多結
晶シリコン膜６ａにホウ素イオンをイオン注入してＰ+
型化する。その後、多結晶シリコン膜６ａの上面にＴ
ｉ，Ｍｏ，Ｗ等を用いた高融点金属シリサイド膜６ｂを
設けてポリサイド構造のゲート電極６を形成する。
圧化に伴い、ＭＯＳトランジスタのしきい値電圧（以下
ＶT と記す）の低減化とＶT の製造ばらつきの低減化が
必須となる。そのためＮＭＯＳトランジスタにはＮ+ 型
多結晶シリコン膜からなるゲート電極をＰＭＯＳトラン
ジスタにはＰ+ 型多結晶シリコン膜からなるゲート電極
を用いるＰＮゲート電極により表面チャネル化を図らな
ければならない。ＰＮゲート電極を実現するためには、
まず、ゲート酸化膜５を含む表面にノンドープの多結晶
シリコン膜６ａを堆積した後パターニングして形成した
ゲート電極に整合してＮ型のソース・ドレイン領域を形
成する際にヒ素イオンをＰ型ウェル２内にイオン注入す
ると同時に素子形成領域５０の多結晶シリコン膜６ａに
もイオン注入してＮ+ 型化し、同様にＰ型ソース・ドレ
イン領域を形成する際に同時に素子形成領域５１の多結
晶シリコン膜６ａにホウ素イオンをイオン注入してＰ+
型化する。その後、多結晶シリコン膜６ａの上面にＴ
ｉ，Ｍｏ，Ｗ等を用いた高融点金属シリサイド膜６ｂを
設けてポリサイド構造のゲート電極６を形成する。
【０００４】
【発明が解決しようとする課題】この従来の半導体集積
回路装置は、ゲート電極に後工程の高温熱処理に対する
耐熱性を持たせるために、Ｔｉシリサイド膜，Ｗシリサ
イド膜等の高融点金属シリサイド膜が用いられている
が、Ｔｉシリサイド膜やＷシリサイド膜に含まれるヒ素
やホウ素の拡散速度は非常に早くその拡散係数は単結晶
シリコン膜中に比べると４桁以上大きい。例えばＷシリ
サイド膜中のヒ素は８５０℃の熱処理を３０分間行った
だけで５０μｍ以上拡散することが知られている。
回路装置は、ゲート電極に後工程の高温熱処理に対する
耐熱性を持たせるために、Ｔｉシリサイド膜，Ｗシリサ
イド膜等の高融点金属シリサイド膜が用いられている
が、Ｔｉシリサイド膜やＷシリサイド膜に含まれるヒ素
やホウ素の拡散速度は非常に早くその拡散係数は単結晶
シリコン膜中に比べると４桁以上大きい。例えばＷシリ
サイド膜中のヒ素は８５０℃の熱処理を３０分間行った
だけで５０μｍ以上拡散することが知られている。
【０００５】前述の様に、ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのゲート電極が互に連結された構造で
は、熱処理工程によりＮＭＯＳトランジスタのゲート電
極中のヒ素がＴｉ又はＷシリサイド膜中を拡散してＰＭ
ＯＳトランジスタ上の多結晶シリコン膜まで到達し、多
結晶シリコン膜とＮ型ウェル間の仕事関数差φMSが変化
するため、ＰＭＯＳトランジスタのＶT 特性に影響を及
ぼしたり、ＰＭＯＳトランジスタのゲート電極中のホウ
素がＷシリサイド膜中を拡散してＮＭＯＳトランジスタ
のＶT 特性に影響を及ぼすこともある。又、ＭＯＳトラ
ンジスタの特性が制御できたとしても、ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタ間の距離や、トランジス
タのゲート幅により不純物の拡散程度が異なるため、特
性の製造ばらつきが大きくなってしまい、低ＶT 化，Ｖ
T ばらつきの低減化を目的とする表面チャネル型の利点
が薄れてしまうという問題点がある。
ＯＳトランジスタのゲート電極が互に連結された構造で
は、熱処理工程によりＮＭＯＳトランジスタのゲート電
極中のヒ素がＴｉ又はＷシリサイド膜中を拡散してＰＭ
ＯＳトランジスタ上の多結晶シリコン膜まで到達し、多
結晶シリコン膜とＮ型ウェル間の仕事関数差φMSが変化
するため、ＰＭＯＳトランジスタのＶT 特性に影響を及
ぼしたり、ＰＭＯＳトランジスタのゲート電極中のホウ
素がＷシリサイド膜中を拡散してＮＭＯＳトランジスタ
のＶT 特性に影響を及ぼすこともある。又、ＭＯＳトラ
ンジスタの特性が制御できたとしても、ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタ間の距離や、トランジス
タのゲート幅により不純物の拡散程度が異なるため、特
性の製造ばらつきが大きくなってしまい、低ＶT 化，Ｖ
T ばらつきの低減化を目的とする表面チャネル型の利点
が薄れてしまうという問題点がある。
【０００６】高融点金属シリサイド膜形成後の製造プロ
セス温度を例えば６００℃以下に低温化することによ
り、ゲート電極中の不純物の拡散を抑制することは可能
であるが、製造プロセスの自由度が小さくなり、特にＢ
ｉＣＭＯＳ集積回路においては高性能のバイポーラトラ
ンジスタを形成することが困難になるという問題を有す
る。
セス温度を例えば６００℃以下に低温化することによ
り、ゲート電極中の不純物の拡散を抑制することは可能
であるが、製造プロセスの自由度が小さくなり、特にＢ
ｉＣＭＯＳ集積回路においては高性能のバイポーラトラ
ンジスタを形成することが困難になるという問題を有す
る。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、シリコン基板上に設けた一導電型ウェル及び逆
導電型ウェルと、前記一導電型及び逆導電型ウェルを含
む表面に設けて前記一導電型ウェルに第１の素子形成領
域を区画し前記逆導電型ウェルに第２の素子形成領域を
区画するフィールド絶縁膜と、前記第１及び第２の素子
形成領域の表面に設けたゲート絶縁膜と、前記ゲート絶
縁膜を含む表面に設けて前記第１及び第２の素子形成領
域の双方を横切る多結晶シリコン膜からなるゲート電極
の下層部と、前記第１及び第２の素子形成領域の境界又
はその近傍の前記多結晶シリコン膜上に設けた絶縁膜
と、前記絶縁膜以外の前記多結晶シリコン膜上に積層し
て設けた高融点金属シリサイド膜からなるゲート電極の
上層部とを有する。
装置は、シリコン基板上に設けた一導電型ウェル及び逆
導電型ウェルと、前記一導電型及び逆導電型ウェルを含
む表面に設けて前記一導電型ウェルに第１の素子形成領
域を区画し前記逆導電型ウェルに第２の素子形成領域を
区画するフィールド絶縁膜と、前記第１及び第２の素子
形成領域の表面に設けたゲート絶縁膜と、前記ゲート絶
縁膜を含む表面に設けて前記第１及び第２の素子形成領
域の双方を横切る多結晶シリコン膜からなるゲート電極
の下層部と、前記第１及び第２の素子形成領域の境界又
はその近傍の前記多結晶シリコン膜上に設けた絶縁膜
と、前記絶縁膜以外の前記多結晶シリコン膜上に積層し
て設けた高融点金属シリサイド膜からなるゲート電極の
上層部とを有する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）〜（ｃ）及び図２は本発明の一
実施例の製造方法を説明するための工程順に示した平面
図及びＡ−Ａ′線断面図及びＢ−Ｂ′線断面図である。
実施例の製造方法を説明するための工程順に示した平面
図及びＡ−Ａ′線断面図及びＢ−Ｂ′線断面図である。
【００１０】まず、図１（ａ），（ｂ）に示すように、
ホウ素を１×１０16ｃｍ-3程度含むＰ- 型シリコン基板
１の一主面にそれぞれ選択的にホウ素イオンとリンイオ
ンをイオン注入し、１２００℃のドライブインにより、
表面濃度が１×１０17〜５×１０17ｃｍ-3のＰ型ウェル
２と、表面温度が１×１０17〜５×１０17ｃｍ-3のＮ型
ウェル３をそれぞれ形成する。次に、Ｐ型ウェル２及び
Ｎ型ウェル３を含む表面に選択酸化法により厚さ０．５
〜０．８μｍのフィールド酸化膜４を形成してＰ型ウェ
ル２の素子形成領域５０及びＮ型ウェル３の素子形成領
域５１を区画し、素子形成領域５０，５１の表面にチャ
ネルドーピングを行なう。次に、素子形成領域５０，５
１の表面を７５０℃で熱酸化して厚さ１０〜１５ｎｍの
ゲート酸化膜５を形成した後、全面に多結晶シリコン膜
６ａを１００〜３００ｎｍの厚さに堆積する。次に、多
結晶シリコン膜６ａの上にホウ素を高濃度に含んだ厚さ
５０ｎｍの酸化シリコン膜７及び厚さ５０〜１００ｎｍ
の窒化シリコン膜８を順次堆積した後、窒化シリコン膜
８及び酸化シリコン膜７を選択的に順次エッチングして
素子形成領域５０，５１の境界上の多結晶シリコン膜６
ａの上に５μｍ×５μｍ程度の面積の絶縁膜を形成す
る。次に、多結晶シリコン膜６ａをパターニングし素子
形成領域５０，５１の双方を横切るゲート電極の下部を
形成する。ここで、窒化シリコン膜８がエッチングスト
ッパとなり絶縁膜直下の多結晶シリコン膜６ａはエッチ
ングされないで残る。次に、多結晶シリコン膜６ａの表
面を極く薄く酸化した後、図１（ｃ）に示すように、多
結晶シリコン膜６ａをマスクとしてヒ素イオンを選択的
にイオン注入し、素子形成領域５０のＰ型ウェル２内に
Ｎ型拡散層９を形成する。同様に、多結晶シリコン膜６
ａをマスクとしてホウ素を選択的にイオン注入し素子形
成領域５１のＮ型ウェル３内にＰ型拡散層（図示せず）
を形成する。
ホウ素を１×１０16ｃｍ-3程度含むＰ- 型シリコン基板
１の一主面にそれぞれ選択的にホウ素イオンとリンイオ
ンをイオン注入し、１２００℃のドライブインにより、
表面濃度が１×１０17〜５×１０17ｃｍ-3のＰ型ウェル
２と、表面温度が１×１０17〜５×１０17ｃｍ-3のＮ型
ウェル３をそれぞれ形成する。次に、Ｐ型ウェル２及び
Ｎ型ウェル３を含む表面に選択酸化法により厚さ０．５
〜０．８μｍのフィールド酸化膜４を形成してＰ型ウェ
ル２の素子形成領域５０及びＮ型ウェル３の素子形成領
域５１を区画し、素子形成領域５０，５１の表面にチャ
ネルドーピングを行なう。次に、素子形成領域５０，５
１の表面を７５０℃で熱酸化して厚さ１０〜１５ｎｍの
ゲート酸化膜５を形成した後、全面に多結晶シリコン膜
６ａを１００〜３００ｎｍの厚さに堆積する。次に、多
結晶シリコン膜６ａの上にホウ素を高濃度に含んだ厚さ
５０ｎｍの酸化シリコン膜７及び厚さ５０〜１００ｎｍ
の窒化シリコン膜８を順次堆積した後、窒化シリコン膜
８及び酸化シリコン膜７を選択的に順次エッチングして
素子形成領域５０，５１の境界上の多結晶シリコン膜６
ａの上に５μｍ×５μｍ程度の面積の絶縁膜を形成す
る。次に、多結晶シリコン膜６ａをパターニングし素子
形成領域５０，５１の双方を横切るゲート電極の下部を
形成する。ここで、窒化シリコン膜８がエッチングスト
ッパとなり絶縁膜直下の多結晶シリコン膜６ａはエッチ
ングされないで残る。次に、多結晶シリコン膜６ａの表
面を極く薄く酸化した後、図１（ｃ）に示すように、多
結晶シリコン膜６ａをマスクとしてヒ素イオンを選択的
にイオン注入し、素子形成領域５０のＰ型ウェル２内に
Ｎ型拡散層９を形成する。同様に、多結晶シリコン膜６
ａをマスクとしてホウ素を選択的にイオン注入し素子形
成領域５１のＮ型ウェル３内にＰ型拡散層（図示せず）
を形成する。
【００１１】次に、図２に示すように、多結晶シリコン
膜６ａを含む表面に窒化シリコン膜を堆積した後エッチ
バックして多結晶シリコン膜６ａの上面の窒化シリコン
膜８を含む平面上の窒化シリコン膜を除去し、多結晶シ
リコン膜６ａの側面にのみ窒化シリコン膜を残した後、
素子形成領域５０にヒ素イオンを加速エネルギー４０〜
６０ｋｅＶ、ドーズ量５×１０15〜１×１０16ｃｍ-2で
イオン注入しＬＤＤ構造のソース・ドレイン領域のＮ+
型拡散層を形成すると同時に素子形成領域５０上の多結
晶シリコン膜６ａをＮ+ 型化する。同様に、素子形成領
域５１にホウ素イオンを加速エネルギー５０ｋｅＶ、ド
ーズ量１×１０15〜５×１０15ｃｍ-2でイオン注入しＰ
+ 型拡散層を形成すると同時に素子形成領域５１上の多
結晶シリコン膜６ａをＰ+ 型化する。次に、全面にＴｉ
膜を２０〜５０ｎｍの厚さに堆積して６００℃でＩＲア
ニールし、多結晶シリコン膜６ａ及びソース・ドレイン
領域の表面のＴｉとシリコンを反応させＴｉシリサイド
膜６ｂを形成する。次に、未反応Ｔｉを除去した後８０
０〜９００℃でＩＲアニールしＴｉシリサイド構造を形
成する。
膜６ａを含む表面に窒化シリコン膜を堆積した後エッチ
バックして多結晶シリコン膜６ａの上面の窒化シリコン
膜８を含む平面上の窒化シリコン膜を除去し、多結晶シ
リコン膜６ａの側面にのみ窒化シリコン膜を残した後、
素子形成領域５０にヒ素イオンを加速エネルギー４０〜
６０ｋｅＶ、ドーズ量５×１０15〜１×１０16ｃｍ-2で
イオン注入しＬＤＤ構造のソース・ドレイン領域のＮ+
型拡散層を形成すると同時に素子形成領域５０上の多結
晶シリコン膜６ａをＮ+ 型化する。同様に、素子形成領
域５１にホウ素イオンを加速エネルギー５０ｋｅＶ、ド
ーズ量１×１０15〜５×１０15ｃｍ-2でイオン注入しＰ
+ 型拡散層を形成すると同時に素子形成領域５１上の多
結晶シリコン膜６ａをＰ+ 型化する。次に、全面にＴｉ
膜を２０〜５０ｎｍの厚さに堆積して６００℃でＩＲア
ニールし、多結晶シリコン膜６ａ及びソース・ドレイン
領域の表面のＴｉとシリコンを反応させＴｉシリサイド
膜６ｂを形成する。次に、未反応Ｔｉを除去した後８０
０〜９００℃でＩＲアニールしＴｉシリサイド構造を形
成する。
【００１２】ここで、素子形成領域５０，５１の双方を
横切って構成されるゲート電極６の多結晶シリコン膜６
ａはＮＭＯＳトランジスタとＰＭＯＳトランジスタとの
間で接続されているが、Ｔｉシリサイド膜６ｂは酸化シ
リコン膜７が介在しているため直接接続されていない。
従って、Ｔｉシリサイド膜６ｂを介してＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタの間を不純物が相互に混
入することを抑制でき、特性低下を防止することができ
る。
横切って構成されるゲート電極６の多結晶シリコン膜６
ａはＮＭＯＳトランジスタとＰＭＯＳトランジスタとの
間で接続されているが、Ｔｉシリサイド膜６ｂは酸化シ
リコン膜７が介在しているため直接接続されていない。
従って、Ｔｉシリサイド膜６ｂを介してＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタの間を不純物が相互に混
入することを抑制でき、特性低下を防止することができ
る。
【００１３】なお、酸化シリコン膜７の代りに窒化シリ
コン膜を設けても良く、Ｔｉ膜堆積前に弗化水素酸水溶
液による前処理ができる利点がある。
コン膜を設けても良く、Ｔｉ膜堆積前に弗化水素酸水溶
液による前処理ができる利点がある。
【００１４】また、酸化シリコン膜７の介在により分断
されたＴｉシリサイド膜の影響でゲート抵抗が増加する
が、酸化シリコン膜７直下の多結晶シリコン膜中に不純
物を高濃度に導入しておくことにより抵抗の増加分を僅
少に抑えることができる。
されたＴｉシリサイド膜の影響でゲート抵抗が増加する
が、酸化シリコン膜７直下の多結晶シリコン膜中に不純
物を高濃度に導入しておくことにより抵抗の増加分を僅
少に抑えることができる。
【００１５】
【発明の効果】以上説明したように本発明は、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとの間をゲート電
極の多結晶シリコン膜により互に接続され、多結晶シリ
コン膜上に積層して設けた高融点金属シリサイド膜は絶
縁膜の介在により分断されているため、後工程で高温の
熱処理を行なってもＮＭＯＳトランジスタのゲート電極
中のＮ型不純物が高融点金属シリサイド膜中を拡散して
ＰＭＯＳトランジスタの特性に影響を及ぼすことを防止
でき、特性ばらつきの小さいＰＮゲート方式のＣＭＯＳ
集積回路装置を実現できるという効果を有する。又、Ｖ
T の低減化も容易となる。
トランジスタとＮＭＯＳトランジスタとの間をゲート電
極の多結晶シリコン膜により互に接続され、多結晶シリ
コン膜上に積層して設けた高融点金属シリサイド膜は絶
縁膜の介在により分断されているため、後工程で高温の
熱処理を行なってもＮＭＯＳトランジスタのゲート電極
中のＮ型不純物が高融点金属シリサイド膜中を拡散して
ＰＭＯＳトランジスタの特性に影響を及ぼすことを防止
でき、特性ばらつきの小さいＰＮゲート方式のＣＭＯＳ
集積回路装置を実現できるという効果を有する。又、Ｖ
T の低減化も容易となる。
【００１６】なお、従来例に比べて金属シリサイドの切
れ目の分ゲート抵抗が増加するが、絶縁膜下の多結晶シ
リコン膜に高濃度に不純物を導入すれば、その増加はわ
ずかであり、スピードには影響を与えない。
れ目の分ゲート抵抗が増加するが、絶縁膜下の多結晶シ
リコン膜に高濃度に不純物を導入すれば、その増加はわ
ずかであり、スピードには影響を与えない。
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した平面図及びＡ−Ａ′線断面図及びＢ−
Ｂ′線断面図。
工程順に示した平面図及びＡ−Ａ′線断面図及びＢ−
Ｂ′線断面図。
【図２】本発明の一実施例の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
【図３】従来の半導体集積回路装置の一例を示す平面図
及びＣ−Ｃ′線断面図。
及びＣ−Ｃ′線断面図。
１ Ｐ- 型シリコン基板 ２ Ｐ型ウェル ３ Ｎ型ウェル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ６ａ 多結晶シリコン膜 ６ｂ Ｔｉシリサイド膜 ６ｃ 高融点金属シリサイド膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ５０，５１ 素子形成領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】まず、図１（ａ），（ｂ）に示すように、
ホウ素を１×１０１６ｃｍ−３程度含むＰ−型シリコン
基板１の一主面にそれぞれ選択的にホウ素イオンとリン
イオンをイオン注入し、１２００℃のドライブインによ
り、表面濃度が１×１０１７〜５×１０１７ｃｍ−３の
Ｐ型ウェル２と、表面温度が１×１０１７〜５×１０
１７ｃｍ−３のＮ型ウェル３をそれぞれ形成する。次
に、Ｐ型ウェル２及びＮ型ウェル３を含む表面に選択酸
化法により厚さ０．５〜０．８μｍのフィールド酸化膜
４を形成してＰ型ウェル２の素子形成領域５０及びＮ型
ウェル３の素子形成領域５１を区画し、素子形成領域５
０→５１の表面にチャネルドーピングを行なう。次に、
素子形成領域５０，５１の表面にチャネルドーピングを
行なう。次に、素子形成領域５０，５１の表面を７５０
℃で熱酸化して厚さ１０〜１５ｎｍのゲート酸化膜５を
形成した後、全面に多結晶シリコン膜６ａを１００〜３
００ｎｍの厚さに堆積する。次に、多結晶シリコン膜６
ａの上にホウ素を高濃度に含んだ厚さ５０ｎｍの酸化シ
リコン膜７及び厚さ５０〜１００ｎｍの窒化シリコン膜
８を順次堆積した後、窒化シリコン膜８及び酸化シリコ
ン膜７を選択的に順次エッチングして素子形成領域５
０，５１の境界上の多結晶シリコン膜６ａの上に１μｍ
×１μｍ程度の面積の絶縁膜を形成する。次に、多結晶
シリコン膜６ａをパターニングし素子形成領域５０，５
１の双方を横切るゲート電極の下部を形成する。ここ
で、窒化シリコン膜８がエッチングストッパとなり絶縁
膜直下の多結晶シリコン膜６ａはエッチングされないで
残る。次に、多結晶シリコン膜６ａの表面を極く薄く酸
化した後、多結晶シリコン膜６ａをマスクとしてヒ素イ
オンを選択的にイオン注入し、素子形成領域５０のＰ型
ウェル２内にＮ型拡散層（図示せず）を形成する。同様
に、多結晶シリコン膜６ａをマスクとしてホウ素を選択
的にイオン注入し素子形成領域５１のＮ型ウェル３内に
Ｐ型拡散層（図示せず）を形成する。
ホウ素を１×１０１６ｃｍ−３程度含むＰ−型シリコン
基板１の一主面にそれぞれ選択的にホウ素イオンとリン
イオンをイオン注入し、１２００℃のドライブインによ
り、表面濃度が１×１０１７〜５×１０１７ｃｍ−３の
Ｐ型ウェル２と、表面温度が１×１０１７〜５×１０
１７ｃｍ−３のＮ型ウェル３をそれぞれ形成する。次
に、Ｐ型ウェル２及びＮ型ウェル３を含む表面に選択酸
化法により厚さ０．５〜０．８μｍのフィールド酸化膜
４を形成してＰ型ウェル２の素子形成領域５０及びＮ型
ウェル３の素子形成領域５１を区画し、素子形成領域５
０→５１の表面にチャネルドーピングを行なう。次に、
素子形成領域５０，５１の表面にチャネルドーピングを
行なう。次に、素子形成領域５０，５１の表面を７５０
℃で熱酸化して厚さ１０〜１５ｎｍのゲート酸化膜５を
形成した後、全面に多結晶シリコン膜６ａを１００〜３
００ｎｍの厚さに堆積する。次に、多結晶シリコン膜６
ａの上にホウ素を高濃度に含んだ厚さ５０ｎｍの酸化シ
リコン膜７及び厚さ５０〜１００ｎｍの窒化シリコン膜
８を順次堆積した後、窒化シリコン膜８及び酸化シリコ
ン膜７を選択的に順次エッチングして素子形成領域５
０，５１の境界上の多結晶シリコン膜６ａの上に１μｍ
×１μｍ程度の面積の絶縁膜を形成する。次に、多結晶
シリコン膜６ａをパターニングし素子形成領域５０，５
１の双方を横切るゲート電極の下部を形成する。ここ
で、窒化シリコン膜８がエッチングストッパとなり絶縁
膜直下の多結晶シリコン膜６ａはエッチングされないで
残る。次に、多結晶シリコン膜６ａの表面を極く薄く酸
化した後、多結晶シリコン膜６ａをマスクとしてヒ素イ
オンを選択的にイオン注入し、素子形成領域５０のＰ型
ウェル２内にＮ型拡散層（図示せず）を形成する。同様
に、多結晶シリコン膜６ａをマスクとしてホウ素を選択
的にイオン注入し素子形成領域５１のＮ型ウェル３内に
Ｐ型拡散層（図示せず）を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】次に、図２に示すように、多結晶シリコン
膜６ａを含む表面に窒化シリコン膜を堆積した後エッチ
バックして多結晶シリコン膜６ａの上面の窒化シリコン
膜８を含む平面上の窒化シリコン膜を除去し、多結晶シ
リコン膜６ａの側面にのみ窒化シリコン膜を残した後、
素子形成領域５０にヒ素イオンを加速エネルギー４０〜
６０ｋｅＶ、ドーズ量５×１０１５〜１×１０１８ｃｍ
−２でイオン注入しＬＤＤ構造のソース・ドレイン領域
のＮ＋型拡散層を形成すると同時に素子形成領域５０上
の多結晶シリコン膜６ａをＮ＋型化する。同様に、素子
形成領域５１と残存する酸化シリコン膜７を含む領域に
ＢＦ２イオンを加速エネルギー５０ｋｅＶ、ドーズ量１
×１０１５〜５×１０１５ｃｍ−２でイオン注入しＰ＋
型拡散層を形成すると同時に素子形成領域５１上と酸化
シリコン膜７直下の多結晶シリコン膜６ａをＰ＋型化す
る。次に、全面にＴｉ膜を２０〜５０ｎｍの厚さに堆積
して６００℃でＩＲアニールし、多結晶シリコン膜６ａ
及びソース・ドレイン領域の表面のＴｉとシリコンを反
応させＴｉシリサイド膜６ｂを形成する。次に、未反応
Ｔｉを除去した後８００〜９００℃でＩＲアニールしＴ
ｉシリサイド構造を形成する。
膜６ａを含む表面に窒化シリコン膜を堆積した後エッチ
バックして多結晶シリコン膜６ａの上面の窒化シリコン
膜８を含む平面上の窒化シリコン膜を除去し、多結晶シ
リコン膜６ａの側面にのみ窒化シリコン膜を残した後、
素子形成領域５０にヒ素イオンを加速エネルギー４０〜
６０ｋｅＶ、ドーズ量５×１０１５〜１×１０１８ｃｍ
−２でイオン注入しＬＤＤ構造のソース・ドレイン領域
のＮ＋型拡散層を形成すると同時に素子形成領域５０上
の多結晶シリコン膜６ａをＮ＋型化する。同様に、素子
形成領域５１と残存する酸化シリコン膜７を含む領域に
ＢＦ２イオンを加速エネルギー５０ｋｅＶ、ドーズ量１
×１０１５〜５×１０１５ｃｍ−２でイオン注入しＰ＋
型拡散層を形成すると同時に素子形成領域５１上と酸化
シリコン膜７直下の多結晶シリコン膜６ａをＰ＋型化す
る。次に、全面にＴｉ膜を２０〜５０ｎｍの厚さに堆積
して６００℃でＩＲアニールし、多結晶シリコン膜６ａ
及びソース・ドレイン領域の表面のＴｉとシリコンを反
応させＴｉシリサイド膜６ｂを形成する。次に、未反応
Ｔｉを除去した後８００〜９００℃でＩＲアニールしＴ
ｉシリサイド構造を形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】また、酸化シリコン膜７の介在により分断
されたＴｉシリサイド膜の影響でゲート抵抗が増加する
が、酸化シリコン膜７直下の多結晶シリコン膜中に酸化
シリコン膜７からのホウ素の熱拡散とＢＦ２のイオン注
入により不純物を高濃度に導入しておくことにより抵抗
の増加分を僅少に抑えることができる。
されたＴｉシリサイド膜の影響でゲート抵抗が増加する
が、酸化シリコン膜７直下の多結晶シリコン膜中に酸化
シリコン膜７からのホウ素の熱拡散とＢＦ２のイオン注
入により不純物を高濃度に導入しておくことにより抵抗
の増加分を僅少に抑えることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した平面図及びＡ−Ａ′線断面図。
工程順に示した平面図及びＡ−Ａ′線断面図。
【図２】本発明の一実施例の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
【図３】従来の半導体集積回路装置の一例を示す平面図
及びＣ−Ｃ′線断面図。
及びＣ−Ｃ′線断面図。
【符号の説明】 １ Ｐ−型シリコン基板 ２ Ｐ型ウェル ３ Ｎ型ウェル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ６ａ 多結晶シリコン膜 ６ｂ Ｔｉシリサイド膜
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【請求項１】 シリコン基板上に設けた一導電型ウェル
及び逆導電型ウェルと、前記一導電型及び逆導電型ウェ
ルを含む表面に設けて前記一導電型ウェルに第１の素子
形成領域を区画し前記逆導電型ウェルに第２の素子形成
領域を区画するフィールド絶縁膜と、前記第１及び第２
の素子形成領域の表面に設けたゲート絶縁膜と、前記ゲ
ート絶縁膜を含む表面に設けて前記第１及び第２の素子
形成領域の双方を横切る多結晶シリコン膜からなるゲー
ト電極の下層部と、前記第１及び第２の素子形成領域の
境界又はその近傍の前記多結晶シリコン膜上に設けた絶
縁膜と、前記絶縁膜以外の前記多結晶シリコン膜上に積
層して設けた高融点金属シリサイド膜からなるゲート電
極の上層部とを有することを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23794492A JPH0685178A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23794492A JPH0685178A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685178A true JPH0685178A (ja) | 1994-03-25 |
Family
ID=17022779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23794492A Pending JPH0685178A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153802A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | Ｃｍｏｓ型半導体集積回路装置 |
-
1992
- 1992-09-07 JP JP23794492A patent/JPH0685178A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153802A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | Ｃｍｏｓ型半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| JPH0536918A (ja) | 半導体集積回路装置 | |
| KR920008120B1 (ko) | Mos형 전계효과트랜지스터 | |
| JPS6251216A (ja) | 半導体装置の製造方法 | |
| JP2662029B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH02270335A (ja) | 半導体装置及びその製造方法 | |
| JPH01283956A (ja) | 半導体装置およびその製造方法 | |
| JPH0685178A (ja) | 半導体集積回路装置 | |
| JPS6038856A (ja) | 半導体装置及びその製造方法 | |
| JPH0837239A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH0855914A (ja) | Ｃｍｏｓ半導体装置とその製造方法 | |
| JPS6336555A (ja) | 半導体装置の製造方法 | |
| JP2886186B2 (ja) | 半導体装置 | |
| JPH0612826B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JPH02237024A (ja) | 半導体装置及びその製造方法 | |
| JP3379312B2 (ja) | 半導体への不純物拡散抑制方法、半導体への不純物選択拡散方法、半導体装置及び半導体装置の製造方法 | |
| JPH10247730A (ja) | Ｍｉｓ型半導体装置の製造方法とｍｉｓ型半導体装置 | |
| JPH0221648A (ja) | 半導体装置の製造方法 | |
| JPS59138363A (ja) | 半導体装置及びその製造方法 | |
| JPS61287160A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2709714B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06350086A (ja) | 半導体装置の製造方法 | |
| JPH03204968A (ja) | 半導体装置の製造方法 | |
| JP2000114393A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |