JPH08153802A - Ｃｍｏｓ型半導体集積回路装置 - Google Patents
Ｃｍｏｓ型半導体集積回路装置Info
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- JPH08153802A JPH08153802A JP6294847A JP29484794A JPH08153802A JP H08153802 A JPH08153802 A JP H08153802A JP 6294847 A JP6294847 A JP 6294847A JP 29484794 A JP29484794 A JP 29484794A JP H08153802 A JPH08153802 A JP H08153802A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】ホットキャリア耐性の低下を抑制し、さらに、
電流駆動能力の低下も抑制できる構造のＣＭＯＳトラン
ジスタからなる単位セルを提供する。 【構成】Ｎ型ソース・ドレイン領域１２１ａｂおよびＰ
型ソース・ドレイン領域１２２ａｂはそれぞれＬＤＤ構
造であり、Ｎ型ソース・ドレイン領域１２１ａ，１２１
ｂはそれぞれゲート電極１０５ａ，１０５ｂに自己整合
的なＮ+ 型拡散層１０９ａ，１０９ｂを含み、Ｐ型ソー
ス・ドレイン領域１２２ａ，１２２ｂもそれぞれゲート
電極１０５ａ，１０５ｂに自己整合的なＰ+ 型拡散層１
１０ａ，１１０ｂを含んでいる。
電流駆動能力の低下も抑制できる構造のＣＭＯＳトラン
ジスタからなる単位セルを提供する。 【構成】Ｎ型ソース・ドレイン領域１２１ａｂおよびＰ
型ソース・ドレイン領域１２２ａｂはそれぞれＬＤＤ構
造であり、Ｎ型ソース・ドレイン領域１２１ａ，１２１
ｂはそれぞれゲート電極１０５ａ，１０５ｂに自己整合
的なＮ+ 型拡散層１０９ａ，１０９ｂを含み、Ｐ型ソー
ス・ドレイン領域１２２ａ，１２２ｂもそれぞれゲート
電極１０５ａ，１０５ｂに自己整合的なＰ+ 型拡散層１
１０ａ，１１０ｂを含んでいる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳトランジスタか
らなる半導体集積回路装置に関し、特にＣＭＯＳトラン
ジスタからなる単位セルを有する半導体集積回路装置に
関する。
らなる半導体集積回路装置に関し、特にＣＭＯＳトラン
ジスタからなる単位セルを有する半導体集積回路装置に
関する。
【０００２】
【従来の技術】高濃度のドレイン領域およびソース領域
がチャネル領域を介して対向する構造のＭＯＳトランジ
スタでは、チャネル長が例えば１μｍ以下になると、ド
レイン接合にかかる強電界によりホットキャリアが生
じ、これがゲート絶縁膜へ注入し、しきい値電圧の上
昇，電流利得の低下等の素子特性の劣化が経時的に生ず
る。このため、短チャネル・トランジスタで構成された
ＣＭＯＳトランジスタからなる半導体集積回路装置で
も、その性能が時間とともに損なわれる。この問題を解
決する従来の技術としては、単位セルを構成する全ての
トランジスタのドレイン領域を例えばＬＤＤ構造にし
て、ドレイン接合にかかる電界を緩和している。
がチャネル領域を介して対向する構造のＭＯＳトランジ
スタでは、チャネル長が例えば１μｍ以下になると、ド
レイン接合にかかる強電界によりホットキャリアが生
じ、これがゲート絶縁膜へ注入し、しきい値電圧の上
昇，電流利得の低下等の素子特性の劣化が経時的に生ず
る。このため、短チャネル・トランジスタで構成された
ＣＭＯＳトランジスタからなる半導体集積回路装置で
も、その性能が時間とともに損なわれる。この問題を解
決する従来の技術としては、単位セルを構成する全ての
トランジスタのドレイン領域を例えばＬＤＤ構造にし
て、ドレイン接合にかかる電界を緩和している。
【０００３】ＣＭＯＳ型半導体集積回路装置の模式的平
面図である図７（ａ）と、図７（ａ）のＸＸ線およびＹ
Ｙ線での模式的断面図である図７（ｂ）および（ｃ）と
を参照すると、例えば２つのＮ−ＭＯＳトランジスタと
２つのＰ−ＭＯＳトランジスタとにより構成されたＣＭ
ＯＳトランジスタからなる従来の単位セルは、次のよう
になっている。なお、図面の煩雑さを避け、理解を容易
にするために、模式的断面図におけるハッチングは省略
する。
面図である図７（ａ）と、図７（ａ）のＸＸ線およびＹ
Ｙ線での模式的断面図である図７（ｂ）および（ｃ）と
を参照すると、例えば２つのＮ−ＭＯＳトランジスタと
２つのＰ−ＭＯＳトランジスタとにより構成されたＣＭ
ＯＳトランジスタからなる従来の単位セルは、次のよう
になっている。なお、図面の煩雑さを避け、理解を容易
にするために、模式的断面図におけるハッチングは省略
する。
【０００４】単位セル２４１ａｂはＮ−ＭＯＳトランジ
スタ２３１ａ，２３１ｂおよびＰ−ＭＯＳトランジスタ
２３２ａ，２３２ｂから構成される。Ｎ−ＭＯＳトラン
ジスタ２３１ａ，２３１ｂは、フィールド酸化膜２０２
により区画されたＰ型シリコン基板２０１表面に設けら
れている。Ｎ−ＭＯＳトランジスタ２３１ａは、ゲート
酸化膜２０４を介してＰ型シリコン基板２０１表面に設
けられたゲート電極２０５ａと、Ｐ型シリコン基板２０
１表面に設けられたＮ型ソース・ドレイン領域２２１
ａ，２２１ａｂとから構成される。Ｎ−ＭＯＳトランジ
スタ２３１ｂは、ゲート酸化膜２０４を介してＰ型シリ
コン基板２０１表面に設けられたゲート電極２０５ｂ
と、Ｐ型シリコン基板２０１表面に設けられたＮ型ソー
ス・ドレイン領域２２１ａｂ，２２１ｂとから構成され
る。ゲート電極２０５ａ，２０５ｂの側面には、それぞ
れ絶縁膜スペーサ２１１が設けられている。
スタ２３１ａ，２３１ｂおよびＰ−ＭＯＳトランジスタ
２３２ａ，２３２ｂから構成される。Ｎ−ＭＯＳトラン
ジスタ２３１ａ，２３１ｂは、フィールド酸化膜２０２
により区画されたＰ型シリコン基板２０１表面に設けら
れている。Ｎ−ＭＯＳトランジスタ２３１ａは、ゲート
酸化膜２０４を介してＰ型シリコン基板２０１表面に設
けられたゲート電極２０５ａと、Ｐ型シリコン基板２０
１表面に設けられたＮ型ソース・ドレイン領域２２１
ａ，２２１ａｂとから構成される。Ｎ−ＭＯＳトランジ
スタ２３１ｂは、ゲート酸化膜２０４を介してＰ型シリ
コン基板２０１表面に設けられたゲート電極２０５ｂ
と、Ｐ型シリコン基板２０１表面に設けられたＮ型ソー
ス・ドレイン領域２２１ａｂ，２２１ｂとから構成され
る。ゲート電極２０５ａ，２０５ｂの側面には、それぞ
れ絶縁膜スペーサ２１１が設けられている。
【０００５】Ｎ型ソース・ドレイン領域２２１ａはＮ-
型拡散層２０６とＮ+ 型拡散層２１２ａとから構成さ
れ、Ｎ型ソース・ドレイン領域２２１ａｂはＮ- 型拡散
層２０６とＮ+ 型拡散層２１２ａｂとから構成され、Ｎ
型ソース・ドレイン領域２２１ｂはＮ- 型拡散層２０６
とＮ+ 型拡散層２１２ｂとから構成されている。Ｎ- 型
拡散層２０６は、ゲート電極２０５ａおよびゲート電極
２０５ｂの少なくとも一方に自己整合的に、Ｐ型シリコ
ン基板２０１表面に設けられている。Ｎ+ 型拡散層２１
２ａは、ゲート電極２０５ｂに対向しない側のゲート電
極２０５ａ側面の絶縁膜スペーサ２１１に自己整合的
に、Ｐ型シリコン基板２０１表面に設けられている。Ｎ
+ 型拡散層２１２ａｂは、ゲート電極２０５ｂに対向す
る側のゲート電極２０５ａ側面の絶縁膜スペーサ２１１
並びにゲート電極２０５ａに対向する側のゲート電極２
０５ｂ側面の絶縁膜スペーサ２１１に自己整合的に、Ｐ
型シリコン基板２０１表面に設けられている。Ｎ+ 型拡
散層２１２ｂは、ゲート電極２０５ａに対向しない側の
ゲート電極２０５ｂ側面の絶縁膜スペーサ２１１に自己
整合的に、Ｐ型シリコン基板２０１表面に設けられてい
る。
型拡散層２０６とＮ+ 型拡散層２１２ａとから構成さ
れ、Ｎ型ソース・ドレイン領域２２１ａｂはＮ- 型拡散
層２０６とＮ+ 型拡散層２１２ａｂとから構成され、Ｎ
型ソース・ドレイン領域２２１ｂはＮ- 型拡散層２０６
とＮ+ 型拡散層２１２ｂとから構成されている。Ｎ- 型
拡散層２０６は、ゲート電極２０５ａおよびゲート電極
２０５ｂの少なくとも一方に自己整合的に、Ｐ型シリコ
ン基板２０１表面に設けられている。Ｎ+ 型拡散層２１
２ａは、ゲート電極２０５ｂに対向しない側のゲート電
極２０５ａ側面の絶縁膜スペーサ２１１に自己整合的
に、Ｐ型シリコン基板２０１表面に設けられている。Ｎ
+ 型拡散層２１２ａｂは、ゲート電極２０５ｂに対向す
る側のゲート電極２０５ａ側面の絶縁膜スペーサ２１１
並びにゲート電極２０５ａに対向する側のゲート電極２
０５ｂ側面の絶縁膜スペーサ２１１に自己整合的に、Ｐ
型シリコン基板２０１表面に設けられている。Ｎ+ 型拡
散層２１２ｂは、ゲート電極２０５ａに対向しない側の
ゲート電極２０５ｂ側面の絶縁膜スペーサ２１１に自己
整合的に、Ｐ型シリコン基板２０１表面に設けられてい
る。
【０００６】Ｐ型シリコン基板２０１表面の（Ｐ−ＭＯ
Ｓトランジスタ２３２ａ，２３２ｂ等が形成される）所
定の領域には、Ｎウェル２０２が設けられている。Ｐ−
ＭＯＳトランジスタ２３２ａ，２３２ｂは、フィールド
酸化膜２０２により区画されたＮウェル２０２表面に設
けられている。Ｐ−ＭＯＳトランジスタ２３２ａは、ゲ
ート酸化膜２０４を介してＮウェル２０２表面に（Ｎ−
ＭＯＳトランジスタ２３１ａ側から）延在されたゲート
電極２０５ａと、Ｎウェル２０２表面に設けられたＰ型
ソース・ドレイン領域２２２ａ，２２２ａｂとから構成
される。Ｐ−ＭＯＳトランジスタ２３２ｂは、ゲート酸
化膜２０４を介してＮウェル２０２表面に（Ｎ−ＭＯＳ
トランジスタ２３１ｂ側から）延在されたゲート電極２
０５ｂと、Ｎウェル２０２表面に設けられたＰ型ソース
・ドレイン領域２２２ａｂ，２２２ｂとから構成され
る。
Ｓトランジスタ２３２ａ，２３２ｂ等が形成される）所
定の領域には、Ｎウェル２０２が設けられている。Ｐ−
ＭＯＳトランジスタ２３２ａ，２３２ｂは、フィールド
酸化膜２０２により区画されたＮウェル２０２表面に設
けられている。Ｐ−ＭＯＳトランジスタ２３２ａは、ゲ
ート酸化膜２０４を介してＮウェル２０２表面に（Ｎ−
ＭＯＳトランジスタ２３１ａ側から）延在されたゲート
電極２０５ａと、Ｎウェル２０２表面に設けられたＰ型
ソース・ドレイン領域２２２ａ，２２２ａｂとから構成
される。Ｐ−ＭＯＳトランジスタ２３２ｂは、ゲート酸
化膜２０４を介してＮウェル２０２表面に（Ｎ−ＭＯＳ
トランジスタ２３１ｂ側から）延在されたゲート電極２
０５ｂと、Ｎウェル２０２表面に設けられたＰ型ソース
・ドレイン領域２２２ａｂ，２２２ｂとから構成され
る。
【０００７】Ｐ型ソース・ドレイン領域２２２ａはＰ-
型拡散層２０７とＰ+ 型拡散層２１３ａとから構成さ
れ、Ｐ型ソース・ドレイン領域２２１ａｂはＰ- 型拡散
層２０７とＰ+ 型拡散層２１３ａｂとから構成され、Ｐ
型ソース・ドレイン領域２２１ｂはＰ- 型拡散層２０７
とＰ+ 型拡散層２１３ｂとから構成されている。Ｐ- 型
拡散層２０７は、ゲート電極２０５ａおよびゲート電極
２０５ｂの少なくとも一方に自己整合的に、Ｎウェル２
０２表面に設けられている。Ｐ+ 型拡散層２１３ａは、
ゲート電極２０５ｂに対向しない側のゲート電極２０５
ａ側面の絶縁膜スペーサ２１１に自己整合的に、Ｎウェ
ル２０２表面に設けられている。Ｐ+ 型拡散層２１３ａ
ｂは、ゲート電極２０５ｂに対向する側のゲート電極２
０５ａ側面の絶縁膜スペーサ２１１並びにゲート電極２
０５ａに対向する側のゲート電極２０５ｂ側面の絶縁膜
スペーサ２１１に自己整合的に、Ｎウェル２０２表面に
設けられている。Ｐ+ 型拡散層２１３ｂは、ゲート電極
２０５ａに対向しない側のゲート電極２０５ｂ側面の絶
縁膜スペーサ２１１に自己整合的に、Ｎウェル２０２表
面に設けられている。
型拡散層２０７とＰ+ 型拡散層２１３ａとから構成さ
れ、Ｐ型ソース・ドレイン領域２２１ａｂはＰ- 型拡散
層２０７とＰ+ 型拡散層２１３ａｂとから構成され、Ｐ
型ソース・ドレイン領域２２１ｂはＰ- 型拡散層２０７
とＰ+ 型拡散層２１３ｂとから構成されている。Ｐ- 型
拡散層２０７は、ゲート電極２０５ａおよびゲート電極
２０５ｂの少なくとも一方に自己整合的に、Ｎウェル２
０２表面に設けられている。Ｐ+ 型拡散層２１３ａは、
ゲート電極２０５ｂに対向しない側のゲート電極２０５
ａ側面の絶縁膜スペーサ２１１に自己整合的に、Ｎウェ
ル２０２表面に設けられている。Ｐ+ 型拡散層２１３ａ
ｂは、ゲート電極２０５ｂに対向する側のゲート電極２
０５ａ側面の絶縁膜スペーサ２１１並びにゲート電極２
０５ａに対向する側のゲート電極２０５ｂ側面の絶縁膜
スペーサ２１１に自己整合的に、Ｎウェル２０２表面に
設けられている。Ｐ+ 型拡散層２１３ｂは、ゲート電極
２０５ａに対向しない側のゲート電極２０５ｂ側面の絶
縁膜スペーサ２１１に自己整合的に、Ｎウェル２０２表
面に設けられている。
【０００８】フィールド酸化膜２０３，Ｎ−ＭＯＳトラ
ンジスタ２３１ａ，２３１ｂ，およびＰ−ＭＯＳトラン
ジスタ２３２ａ，２３２ｂ表面を含めて、単位セル２４
１ａｂ表面は、層間絶縁膜２１４により覆われている。
このような単位セル２４１ａｂにおいて、それぞれＮ−
ＭＯＳトランジスタ２３１ａ，２３１ｂ，およびＰ−Ｍ
ＯＳトランジスタ２３２ａ，２３２ｂの所望の部分に達
するコンタクト孔を設け、所望の配線を形成することに
より、所望のゲートが形成される。
ンジスタ２３１ａ，２３１ｂ，およびＰ−ＭＯＳトラン
ジスタ２３２ａ，２３２ｂ表面を含めて、単位セル２４
１ａｂ表面は、層間絶縁膜２１４により覆われている。
このような単位セル２４１ａｂにおいて、それぞれＮ−
ＭＯＳトランジスタ２３１ａ，２３１ｂ，およびＰ−Ｍ
ＯＳトランジスタ２３２ａ，２３２ｂの所望の部分に達
するコンタクト孔を設け、所望の配線を形成することに
より、所望のゲートが形成される。
【０００９】上記Ｎ−ＭＯＳトランジスタのＮ型ソース
・ドレイン領域，およびＰ−ＭＯＳトランジスタのＰ型
ソース・ドレイン領域は、それぞれ全てＬＤＤ構造にな
っている。例えば、Ｎ−ＭＯＳトランジスタ２３１ａに
注目すると、Ｎ型ソース・ドレイン領域２２１ａのＮ+
型拡散層２１２ａ並びにＮ型ソース・ドレイン領域２２
１ａｂのＮ+ 型拡散層２１２ａｂとゲート電極２０５ａ
直下のチャネル領域との間には、それぞれＮ- 型拡散層
２０６が存在する。このＮ- 型拡散層２０６による直列
抵抗により、ドレイン接合部にかかる電界が緩和され、
ホットキャリアの発生が抑制される。
・ドレイン領域，およびＰ−ＭＯＳトランジスタのＰ型
ソース・ドレイン領域は、それぞれ全てＬＤＤ構造にな
っている。例えば、Ｎ−ＭＯＳトランジスタ２３１ａに
注目すると、Ｎ型ソース・ドレイン領域２２１ａのＮ+
型拡散層２１２ａ並びにＮ型ソース・ドレイン領域２２
１ａｂのＮ+ 型拡散層２１２ａｂとゲート電極２０５ａ
直下のチャネル領域との間には、それぞれＮ- 型拡散層
２０６が存在する。このＮ- 型拡散層２０６による直列
抵抗により、ドレイン接合部にかかる電界が緩和され、
ホットキャリアの発生が抑制される。
【００１０】
【発明が解決しようとする課題】このようなＣＭＯＳト
ランジスタからなる従来の単位セルでは、電源ＶCC側に
接続されるＰ−ＭＯＳトランジスタのソース（となるＰ
型ソース・ドレイン領域）および（接地）電源ＶSS側に
接続されるＮ−ＭＯＳトランジスタのソース（となるＮ
型ソース・ドレイン領域）の構造もそれぞれＬＤＤ構造
をなす。このことを回路的な見地に立って見くと、電源
ＶCCあるいはＶSSとそれぞれのトランジスタとの間に直
列抵抗が挿入されることになる。この結果、このような
単位セルで複数種類の基本ゲートが構成され、これらの
基本ゲートが組み合わされてなる集積回路では、これら
の回路の電流駆動能力が低下することになる。
ランジスタからなる従来の単位セルでは、電源ＶCC側に
接続されるＰ−ＭＯＳトランジスタのソース（となるＰ
型ソース・ドレイン領域）および（接地）電源ＶSS側に
接続されるＮ−ＭＯＳトランジスタのソース（となるＮ
型ソース・ドレイン領域）の構造もそれぞれＬＤＤ構造
をなす。このことを回路的な見地に立って見くと、電源
ＶCCあるいはＶSSとそれぞれのトランジスタとの間に直
列抵抗が挿入されることになる。この結果、このような
単位セルで複数種類の基本ゲートが構成され、これらの
基本ゲートが組み合わされてなる集積回路では、これら
の回路の電流駆動能力が低下することになる。
【００１１】したがって本発明の目的は、ホットキャリ
アの発生（ホットキャリア耐性の低下）を抑制し、さら
に、電流駆動能力の低下も抑制できる構造のＣＭＯＳト
ランジスタからなる単位セルを提供することにある。
アの発生（ホットキャリア耐性の低下）を抑制し、さら
に、電流駆動能力の低下も抑制できる構造のＣＭＯＳト
ランジスタからなる単位セルを提供することにある。
【００１２】
【課題を解決するための手段】本発明のＣＭＯＳ型半導
体集積回路装置は、側面に絶縁膜スペーサが設けられた
第１のゲート電極，第１のＮ型ソース・ドレイン領域お
よび第２のＮ型ソース・ドレイン領域を含んでシリコン
基板表面のＰ型領域の表面に設けられた第１のＮ型ＭＯ
Ｓトランジスタと、側面に絶縁膜スペーサが設けられた
第２のゲート電極，この第２のＮ型ソース・ドレイン領
域および第３のＮ型ソース・ドレイン領域とを含んでこ
のＰ型領域の表面に設けられた第２のＮ型ＭＯＳトラン
ジスタと、この第１のゲート電極，第１のＰ型ソース・
ドレイン領域および第２のＰ型ソース・ドレイン領域を
含んでこのシリコン基板表面のＮ型領域の表面に設けら
れた第１のＰ型ＭＯＳトランジスタと、この第２のゲー
ト電極，この第２のＰ型ソース・ドレイン領域および第
３のＰ型ソース・ドレイン領域とを含んでこのＮ型領域
の表面に設けられた第２のＰ型ＭＯＳトランジスタとか
らなる単位セルを有し、さらに、上記第１のＮ型ソース
・ドレイン領域が上記第１のゲート電極に自己整合的に
上記Ｐ型領域表面に設けられたＮ+ 型拡散層からなり、
上記第２のＮ型ソース・ドレイン領域がこの第１のゲー
ト電極並びに上記第２のゲート電極に自己整合的にこの
Ｐ型領域表面に設けられたＮ- 型拡散層とこの第１のゲ
ート電極側面並びにこの第２のゲート電極側面に設けら
れた絶縁膜スペーサに自己整合的にこのＰ型領域表面に
設けられたＮ+ 型拡散層とからなり、上記第３のＮ型ソ
ース・ドレイン領域がこの第２のゲート電極に自己整合
的にこのＰ型領域表面に設けられたＮ+ 型拡散層からな
り、上記第１のＰ型ソース・ドレイン領域がこの第１の
ゲート電極に自己整合的に上記Ｎ型領域表面に設けられ
たＰ+ 型拡散層からなり、上記第２のＰ型ソース・ドレ
イン領域がこの第１のゲート電極並びにこの第２のゲー
ト電極に自己整合的にこのＮ型領域表面に設けられたＰ
- 型拡散層とこの第１のゲート電極側面並びにこの第２
のゲート電極側面に設けられた絶縁膜スペーサに自己整
合的にこのＮ型領域表面に設けられたＰ+ 型拡散層とか
らなり、上記第３のＰ型ソース・ドレイン領域がこの第
２のゲート電極に自己整合的にこのＮ型領域表面に設け
られたＰ+ 型拡散層からなる。
体集積回路装置は、側面に絶縁膜スペーサが設けられた
第１のゲート電極，第１のＮ型ソース・ドレイン領域お
よび第２のＮ型ソース・ドレイン領域を含んでシリコン
基板表面のＰ型領域の表面に設けられた第１のＮ型ＭＯ
Ｓトランジスタと、側面に絶縁膜スペーサが設けられた
第２のゲート電極，この第２のＮ型ソース・ドレイン領
域および第３のＮ型ソース・ドレイン領域とを含んでこ
のＰ型領域の表面に設けられた第２のＮ型ＭＯＳトラン
ジスタと、この第１のゲート電極，第１のＰ型ソース・
ドレイン領域および第２のＰ型ソース・ドレイン領域を
含んでこのシリコン基板表面のＮ型領域の表面に設けら
れた第１のＰ型ＭＯＳトランジスタと、この第２のゲー
ト電極，この第２のＰ型ソース・ドレイン領域および第
３のＰ型ソース・ドレイン領域とを含んでこのＮ型領域
の表面に設けられた第２のＰ型ＭＯＳトランジスタとか
らなる単位セルを有し、さらに、上記第１のＮ型ソース
・ドレイン領域が上記第１のゲート電極に自己整合的に
上記Ｐ型領域表面に設けられたＮ+ 型拡散層からなり、
上記第２のＮ型ソース・ドレイン領域がこの第１のゲー
ト電極並びに上記第２のゲート電極に自己整合的にこの
Ｐ型領域表面に設けられたＮ- 型拡散層とこの第１のゲ
ート電極側面並びにこの第２のゲート電極側面に設けら
れた絶縁膜スペーサに自己整合的にこのＰ型領域表面に
設けられたＮ+ 型拡散層とからなり、上記第３のＮ型ソ
ース・ドレイン領域がこの第２のゲート電極に自己整合
的にこのＰ型領域表面に設けられたＮ+ 型拡散層からな
り、上記第１のＰ型ソース・ドレイン領域がこの第１の
ゲート電極に自己整合的に上記Ｎ型領域表面に設けられ
たＰ+ 型拡散層からなり、上記第２のＰ型ソース・ドレ
イン領域がこの第１のゲート電極並びにこの第２のゲー
ト電極に自己整合的にこのＮ型領域表面に設けられたＰ
- 型拡散層とこの第１のゲート電極側面並びにこの第２
のゲート電極側面に設けられた絶縁膜スペーサに自己整
合的にこのＮ型領域表面に設けられたＰ+ 型拡散層とか
らなり、上記第３のＰ型ソース・ドレイン領域がこの第
２のゲート電極に自己整合的にこのＮ型領域表面に設け
られたＰ+ 型拡散層からなる。
【００１３】好ましくは、上記単位セルの他に、側面に
絶縁膜スペーサが設けられた第３のゲート電極，第４の
Ｎ型ソース・ドレイン領域および第５のＮ型ソース・ド
レイン領域を含んで上記シリコン基板表面の上記Ｐ型領
域の表面に設けられた第３のＮ型ＭＯＳトランジスタ
と、側面に絶縁膜スペーサが設けられた第４のゲート電
極，この第５のＮ型ソース・ドレイン領域および第６の
Ｎ型ソース・ドレイン領域とを含んでこのＰ型領域の表
面に設けられた第４のＮ型ＭＯＳトランジスタと、この
第３のゲート電極，第４のＰ型ソース・ドレイン領域お
よび第５のＰ型ソース・ドレイン領域を含んでこのシリ
コン基板表面の上記Ｎ型領域の表面に設けられた第３の
Ｐ型ＭＯＳトランジスタと、この第４のゲート電極，こ
の第５のＰ型ソース・ドレイン領域および第６のＰ型ソ
ース・ドレイン領域とを含んでこのＮ型領域の表面に設
けられた第４のＰ型ＭＯＳトランジスタとからなる第２
の単位セルを有し、さらに、上記第４のＮ型ソース・ド
レイン領域が上記第３のゲート電極に自己整合的に上記
Ｐ型領域表面に設けられたＮ- 型拡散層とこの第３のゲ
ート電極側面に設けられた絶縁膜スペーサに自己整合的
にこのＰ型領域表面に設けられたＮ+ 型拡散層とからな
り、上記第５のＮ型ソース・ドレイン領域がこの第３の
ゲート電極並びに上記第４のゲート電極に自己整合的に
このＰ型領域表面に設けられたＮ- 型拡散層とこの第３
のゲート電極側面並びにこの第４のゲート電極側面に設
けられた絶縁膜スペーサに自己整合的にこのＰ型領域表
面に設けられたＮ+ 型拡散層とからなり、上記第６のＮ
型ソース・ドレイン領域がこの第４のゲート電極に自己
整合的にこのＰ型領域表面に設けられたＮ- 型拡散層と
この第４のゲート電極側面に設けられた絶縁膜スペーサ
に自己整合的にこのＰ型領域表面に設けられたＮ+ 型拡
散層とからなり、上記第４のＰ型ソース・ドレイン領域
がこの第３のゲート電極に自己整合的に上記Ｎ型領域表
面に設けられたＰ-型拡散層とこの第３のゲート電極側
面に設けられた絶縁膜スペーサに自己整合的にこのＮ型
領域表面に設けられたＰ+ 型拡散層とからなり、上記第
５のＰ型ソース・ドレイン領域がこの第３のゲート電極
並びにこの第４のゲート電極に自己整合的にこのＮ型領
域表面に設けられたＰ- 型拡散層とこの第３のゲート電
極側面並びにこの第４のゲート電極側面に設けられた絶
縁膜スペーサに自己整合的にこのＮ型領域表面に設けら
れたＰ+ 型拡散層とからなり、上記第６のＰ型ソース・
ドレイン領域がこの第４のゲート電極に自己整合的にこ
のＮ型領域表面に設けられたＰ- 型拡散層とこの第４の
ゲート電極側面に設けられた絶縁膜スペーサに自己整合
的にこのＮ型領域表面に設けられたＰ+ 型拡散層とから
なる。
絶縁膜スペーサが設けられた第３のゲート電極，第４の
Ｎ型ソース・ドレイン領域および第５のＮ型ソース・ド
レイン領域を含んで上記シリコン基板表面の上記Ｐ型領
域の表面に設けられた第３のＮ型ＭＯＳトランジスタ
と、側面に絶縁膜スペーサが設けられた第４のゲート電
極，この第５のＮ型ソース・ドレイン領域および第６の
Ｎ型ソース・ドレイン領域とを含んでこのＰ型領域の表
面に設けられた第４のＮ型ＭＯＳトランジスタと、この
第３のゲート電極，第４のＰ型ソース・ドレイン領域お
よび第５のＰ型ソース・ドレイン領域を含んでこのシリ
コン基板表面の上記Ｎ型領域の表面に設けられた第３の
Ｐ型ＭＯＳトランジスタと、この第４のゲート電極，こ
の第５のＰ型ソース・ドレイン領域および第６のＰ型ソ
ース・ドレイン領域とを含んでこのＮ型領域の表面に設
けられた第４のＰ型ＭＯＳトランジスタとからなる第２
の単位セルを有し、さらに、上記第４のＮ型ソース・ド
レイン領域が上記第３のゲート電極に自己整合的に上記
Ｐ型領域表面に設けられたＮ- 型拡散層とこの第３のゲ
ート電極側面に設けられた絶縁膜スペーサに自己整合的
にこのＰ型領域表面に設けられたＮ+ 型拡散層とからな
り、上記第５のＮ型ソース・ドレイン領域がこの第３の
ゲート電極並びに上記第４のゲート電極に自己整合的に
このＰ型領域表面に設けられたＮ- 型拡散層とこの第３
のゲート電極側面並びにこの第４のゲート電極側面に設
けられた絶縁膜スペーサに自己整合的にこのＰ型領域表
面に設けられたＮ+ 型拡散層とからなり、上記第６のＮ
型ソース・ドレイン領域がこの第４のゲート電極に自己
整合的にこのＰ型領域表面に設けられたＮ- 型拡散層と
この第４のゲート電極側面に設けられた絶縁膜スペーサ
に自己整合的にこのＰ型領域表面に設けられたＮ+ 型拡
散層とからなり、上記第４のＰ型ソース・ドレイン領域
がこの第３のゲート電極に自己整合的に上記Ｎ型領域表
面に設けられたＰ-型拡散層とこの第３のゲート電極側
面に設けられた絶縁膜スペーサに自己整合的にこのＮ型
領域表面に設けられたＰ+ 型拡散層とからなり、上記第
５のＰ型ソース・ドレイン領域がこの第３のゲート電極
並びにこの第４のゲート電極に自己整合的にこのＮ型領
域表面に設けられたＰ- 型拡散層とこの第３のゲート電
極側面並びにこの第４のゲート電極側面に設けられた絶
縁膜スペーサに自己整合的にこのＮ型領域表面に設けら
れたＰ+ 型拡散層とからなり、上記第６のＰ型ソース・
ドレイン領域がこの第４のゲート電極に自己整合的にこ
のＮ型領域表面に設けられたＰ- 型拡散層とこの第４の
ゲート電極側面に設けられた絶縁膜スペーサに自己整合
的にこのＮ型領域表面に設けられたＰ+ 型拡散層とから
なる。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】ＣＭＯＳ型半導体集積回路装置の模式的平
面図である図１（ａ），図１（ａ）のＸＸ線およびＹＹ
線での模式的断面図である図１（ｂ）および（ｃ）と、
単位セルの等価回路図である図２とを参照すると、本発
明の第１の実施例の単位セルは、次のようになってい
る。なお、図面の煩雑さを避け、理解を容易にするため
に、模式的断面図におけるハッチングは省略する。
面図である図１（ａ），図１（ａ）のＸＸ線およびＹＹ
線での模式的断面図である図１（ｂ）および（ｃ）と、
単位セルの等価回路図である図２とを参照すると、本発
明の第１の実施例の単位セルは、次のようになってい
る。なお、図面の煩雑さを避け、理解を容易にするため
に、模式的断面図におけるハッチングは省略する。
【００１６】単位セル１４１ａｂは第１のＮ−ＭＯＳト
ランジスタ１３１ａ，第２のＮ−ＭＯＳトランジスタ１
３１ｂ，第１のＰ−ＭＯＳトランジスタ１３２ａおよび
第２のＰ−ＭＯＳトランジスタ１３２ｂから構成され
る。Ｎ−ＭＯＳトランジスタ１３１ａ，１３１ｂは、フ
ィールド酸化膜１０２により区画されたＰ型シリコン基
板１０１表面に設けられている。Ｎ−ＭＯＳトランジス
タ１３１ａは、ゲート酸化膜１０４を介してＰ型シリコ
ン基板１０１表面に設けられた第１のゲート電極１０５
ａと、Ｐ型シリコン基板１０１表面に設けられた第１の
Ｎ型ソース・ドレイン領域１２１ａおよび第２のＮ型ソ
ース・ドレイン領域１２１ａｂとから構成される。Ｎ−
ＭＯＳトランジスタ１３１ｂは、ゲート酸化膜１０４を
介してＰ型シリコン基板１０１表面に設けられた第２の
ゲート電極１０５ｂと、Ｐ型シリコン基板１０１表面に
設けられたＮ型ソース・ドレイン領域１２１ａｂおよび
第３のＮ型ソース・ドレイン領域１２１ｂとから構成さ
れる。ゲート電極１０５ａ，１０５ｂの側面には、それ
ぞれ絶縁膜スペーサ１１１が設けられている。例えば、
フィールド酸化膜１０３とゲート電極１０５ａとの間
隔，ゲート電極１０５ａとゲート電極１０５ｂとの間
隔，およびゲート電極１０５ｂとフィールド酸化膜１０
３との間隔は、全て同じにしてある〔図１（ａ）〕。
ランジスタ１３１ａ，第２のＮ−ＭＯＳトランジスタ１
３１ｂ，第１のＰ−ＭＯＳトランジスタ１３２ａおよび
第２のＰ−ＭＯＳトランジスタ１３２ｂから構成され
る。Ｎ−ＭＯＳトランジスタ１３１ａ，１３１ｂは、フ
ィールド酸化膜１０２により区画されたＰ型シリコン基
板１０１表面に設けられている。Ｎ−ＭＯＳトランジス
タ１３１ａは、ゲート酸化膜１０４を介してＰ型シリコ
ン基板１０１表面に設けられた第１のゲート電極１０５
ａと、Ｐ型シリコン基板１０１表面に設けられた第１の
Ｎ型ソース・ドレイン領域１２１ａおよび第２のＮ型ソ
ース・ドレイン領域１２１ａｂとから構成される。Ｎ−
ＭＯＳトランジスタ１３１ｂは、ゲート酸化膜１０４を
介してＰ型シリコン基板１０１表面に設けられた第２の
ゲート電極１０５ｂと、Ｐ型シリコン基板１０１表面に
設けられたＮ型ソース・ドレイン領域１２１ａｂおよび
第３のＮ型ソース・ドレイン領域１２１ｂとから構成さ
れる。ゲート電極１０５ａ，１０５ｂの側面には、それ
ぞれ絶縁膜スペーサ１１１が設けられている。例えば、
フィールド酸化膜１０３とゲート電極１０５ａとの間
隔，ゲート電極１０５ａとゲート電極１０５ｂとの間
隔，およびゲート電極１０５ｂとフィールド酸化膜１０
３との間隔は、全て同じにしてある〔図１（ａ）〕。
【００１７】Ｎ型ソース・ドレイン領域１２１ａはＮ+
型拡散層１０９ａとＮ+ 型拡散層１１２ａとから構成さ
れ、Ｎ型ソース・ドレイン領域１２１ａｂはＮ- 型拡散
層１０６とＮ+ 型拡散層１１２ａｂとから構成され、Ｎ
型ソース・ドレイン領域１２１ｂはＮ+ 型拡散層１０９
ｂとＮ+ 型拡散層１１２ｂとから構成されている。Ｎ-
型拡散層１０６は、ゲート電極１０５ａおよびゲート電
極１０５ｂに挟まれた領域において、これらゲート電極
１０５ａおよびゲート電極１０５ｂ（およびフィールド
酸化膜１０３）に自己整合的に、Ｐ型シリコン基板１０
１表面に設けられている。Ｎ+ 型拡散層１０９ａおよび
Ｎ+ 型拡散層１０９ｂは、ゲート電極１０５ａおよびゲ
ート電極１０５ｂに挟まれない領域において、それぞれ
ゲート電極１０５ａおよびゲート電極１０５ｂ（および
フィールド酸化膜１０３）に自己整合的に、Ｐ型シリコ
ン基板１０１表面に設けられている。Ｎ+ 型拡散層１１
２ａは、ゲート電極１０５ｂに対向しない側のゲート電
極１０５ａ側面の絶縁膜スペーサ１１１（およびフィー
ルド酸化膜１０３）に自己整合的に、Ｐ型シリコン基板
１０１表面に設けられている。Ｎ+ 型拡散層１１２ａｂ
は、ゲート電極１０５ｂに対向する側のゲート電極１０
５ａ側面の絶縁膜スペーサ１１１並びにゲート電極１０
５ａに対向する側のゲート電極１０５ｂ側面の絶縁膜ス
ペーサ１１１（およびフィールド酸化膜１０３）に自己
整合的に、Ｐ型シリコン基板１０１表面に設けられてい
る。Ｎ+ 型拡散層１１２ｂは、ゲート電極１０５ａに対
向しない側のゲート電極１０５ｂ側面の絶縁膜スペーサ
１１１（およびフィールド酸化膜１０３）に自己整合的
に、Ｐ型シリコン基板１０１表面に設けられている〔図
１（ａ），（ｂ）〕。
型拡散層１０９ａとＮ+ 型拡散層１１２ａとから構成さ
れ、Ｎ型ソース・ドレイン領域１２１ａｂはＮ- 型拡散
層１０６とＮ+ 型拡散層１１２ａｂとから構成され、Ｎ
型ソース・ドレイン領域１２１ｂはＮ+ 型拡散層１０９
ｂとＮ+ 型拡散層１１２ｂとから構成されている。Ｎ-
型拡散層１０６は、ゲート電極１０５ａおよびゲート電
極１０５ｂに挟まれた領域において、これらゲート電極
１０５ａおよびゲート電極１０５ｂ（およびフィールド
酸化膜１０３）に自己整合的に、Ｐ型シリコン基板１０
１表面に設けられている。Ｎ+ 型拡散層１０９ａおよび
Ｎ+ 型拡散層１０９ｂは、ゲート電極１０５ａおよびゲ
ート電極１０５ｂに挟まれない領域において、それぞれ
ゲート電極１０５ａおよびゲート電極１０５ｂ（および
フィールド酸化膜１０３）に自己整合的に、Ｐ型シリコ
ン基板１０１表面に設けられている。Ｎ+ 型拡散層１１
２ａは、ゲート電極１０５ｂに対向しない側のゲート電
極１０５ａ側面の絶縁膜スペーサ１１１（およびフィー
ルド酸化膜１０３）に自己整合的に、Ｐ型シリコン基板
１０１表面に設けられている。Ｎ+ 型拡散層１１２ａｂ
は、ゲート電極１０５ｂに対向する側のゲート電極１０
５ａ側面の絶縁膜スペーサ１１１並びにゲート電極１０
５ａに対向する側のゲート電極１０５ｂ側面の絶縁膜ス
ペーサ１１１（およびフィールド酸化膜１０３）に自己
整合的に、Ｐ型シリコン基板１０１表面に設けられてい
る。Ｎ+ 型拡散層１１２ｂは、ゲート電極１０５ａに対
向しない側のゲート電極１０５ｂ側面の絶縁膜スペーサ
１１１（およびフィールド酸化膜１０３）に自己整合的
に、Ｐ型シリコン基板１０１表面に設けられている〔図
１（ａ），（ｂ）〕。
【００１８】Ｐ型シリコン基板１０１表面の（Ｐ−ＭＯ
Ｓトランジスタ１３２ａ，１３２ｂ等が形成される）所
定の領域には、Ｎウェル１０２が設けられている。Ｐ−
ＭＯＳトランジスタ１３２ａ，１３２ｂは、フィールド
酸化膜１０２により区画されたＮウェル１０２表面に設
けられている。Ｐ−ＭＯＳトランジスタ１３２ａは、ゲ
ート酸化膜１０４を介してＮウェル１０２表面に（Ｎ−
ＭＯＳトランジスタ１３１ａ側から）延在されたゲート
電極１０５ａと、Ｎウェル１０２表面に設けられた第１
のＰ型ソース・ドレイン領域１２２ａおよび第２のＰ型
ソース・ドレイン領域１２２ａｂとから構成される。Ｐ
−ＭＯＳトランジスタ１３２ｂは、ゲート酸化膜１０４
を介してＮウェル１０２表面に（Ｎ−ＭＯＳトランジス
タ１３１ｂ側から）延在されたゲート電極１０５ｂと、
Ｎウェル１０２表面に設けられたＰ型ソース・ドレイン
領域１２２ａｂおよび第３のＰ型ソース・ドレイン領域
１２２ｂとから構成される〔図１（ａ）〕。
Ｓトランジスタ１３２ａ，１３２ｂ等が形成される）所
定の領域には、Ｎウェル１０２が設けられている。Ｐ−
ＭＯＳトランジスタ１３２ａ，１３２ｂは、フィールド
酸化膜１０２により区画されたＮウェル１０２表面に設
けられている。Ｐ−ＭＯＳトランジスタ１３２ａは、ゲ
ート酸化膜１０４を介してＮウェル１０２表面に（Ｎ−
ＭＯＳトランジスタ１３１ａ側から）延在されたゲート
電極１０５ａと、Ｎウェル１０２表面に設けられた第１
のＰ型ソース・ドレイン領域１２２ａおよび第２のＰ型
ソース・ドレイン領域１２２ａｂとから構成される。Ｐ
−ＭＯＳトランジスタ１３２ｂは、ゲート酸化膜１０４
を介してＮウェル１０２表面に（Ｎ−ＭＯＳトランジス
タ１３１ｂ側から）延在されたゲート電極１０５ｂと、
Ｎウェル１０２表面に設けられたＰ型ソース・ドレイン
領域１２２ａｂおよび第３のＰ型ソース・ドレイン領域
１２２ｂとから構成される〔図１（ａ）〕。
【００１９】Ｐ型ソース・ドレイン領域１２２ａはＰ+
型拡散層１１０ａとＰ+ 型拡散層１１３ａとから構成さ
れ、Ｐ型ソース・ドレイン領域１２１ａｂはＰ- 型拡散
層１０７とＰ+ 型拡散層１１３ａｂとから構成され、Ｐ
型ソース・ドレイン領域１２１ｂはＰ+ 型拡散層１１０
ｂとＰ+ 型拡散層１１３ｂとから構成されている。Ｐ-
型拡散層１０７は、ゲート電極１０５ａおよびゲート電
極１０５ｂに挟まれた領域において、これらゲート電極
１０５ａおよびゲート電極１０５ｂ（およびフィールド
酸化膜１０３）に自己整合的に、Ｎウェル１０２表面に
設けられている。Ｐ+ 型拡散層１１０ａおよびＰ+ 型拡
散層１１０ｂは、ゲート電極１０５ａおよびゲート電極
１０５ｂに挟まれない領域において、それぞれゲート電
極１０５ａおよびゲート電極１０５ｂ（およびフィール
ド酸化膜１０３）に自己整合的に、Ｎウェル１０２表面
に設けられている。Ｐ+ 型拡散層１１３ａは、ゲート電
極１０５ｂに対向しない側のゲート電極１０５ａ側面の
絶縁膜スペーサ１１１（およびフィールド酸化膜１０
３）に自己整合的に、Ｎウェル１０２表面に設けられて
いる。Ｐ+ 型拡散層１１３ａｂは、ゲート電極１０５ｂ
に対向する側のゲート電極１０５ａ側面の絶縁膜スペー
サ１１１並びにゲート電極１０５ａに対向する側のゲー
ト電極１０５ｂ側面の絶縁膜スペーサ１１１（およびフ
ィールド酸化膜１０３）に自己整合的に、Ｎウェル１０
２表面に設けられている。Ｐ+ 型拡散層１１３ｂは、ゲ
ート電極１０５ａに対向しない側のゲート電極１０５ｂ
側面の絶縁膜スペーサ１１１（およびフィールド酸化膜
１０３）に自己整合的に、Ｎウェル１０２表面に設けら
れている〔図１（ａ），（ｃ）〕。
型拡散層１１０ａとＰ+ 型拡散層１１３ａとから構成さ
れ、Ｐ型ソース・ドレイン領域１２１ａｂはＰ- 型拡散
層１０７とＰ+ 型拡散層１１３ａｂとから構成され、Ｐ
型ソース・ドレイン領域１２１ｂはＰ+ 型拡散層１１０
ｂとＰ+ 型拡散層１１３ｂとから構成されている。Ｐ-
型拡散層１０７は、ゲート電極１０５ａおよびゲート電
極１０５ｂに挟まれた領域において、これらゲート電極
１０５ａおよびゲート電極１０５ｂ（およびフィールド
酸化膜１０３）に自己整合的に、Ｎウェル１０２表面に
設けられている。Ｐ+ 型拡散層１１０ａおよびＰ+ 型拡
散層１１０ｂは、ゲート電極１０５ａおよびゲート電極
１０５ｂに挟まれない領域において、それぞれゲート電
極１０５ａおよびゲート電極１０５ｂ（およびフィール
ド酸化膜１０３）に自己整合的に、Ｎウェル１０２表面
に設けられている。Ｐ+ 型拡散層１１３ａは、ゲート電
極１０５ｂに対向しない側のゲート電極１０５ａ側面の
絶縁膜スペーサ１１１（およびフィールド酸化膜１０
３）に自己整合的に、Ｎウェル１０２表面に設けられて
いる。Ｐ+ 型拡散層１１３ａｂは、ゲート電極１０５ｂ
に対向する側のゲート電極１０５ａ側面の絶縁膜スペー
サ１１１並びにゲート電極１０５ａに対向する側のゲー
ト電極１０５ｂ側面の絶縁膜スペーサ１１１（およびフ
ィールド酸化膜１０３）に自己整合的に、Ｎウェル１０
２表面に設けられている。Ｐ+ 型拡散層１１３ｂは、ゲ
ート電極１０５ａに対向しない側のゲート電極１０５ｂ
側面の絶縁膜スペーサ１１１（およびフィールド酸化膜
１０３）に自己整合的に、Ｎウェル１０２表面に設けら
れている〔図１（ａ），（ｃ）〕。
【００２０】上述したことから明らかなように、単位セ
ル１４１ａｂでは、Ｎ−ＭＯＳトランジスタ１３１ａと
Ｐ−ＭＯＳトランジスタ１３２ａとはゲート電極１０５
ａにより接続され、Ｎ−ＭＯＳトランジスタ１３１ｂと
Ｐ−ＭＯＳトランジスタ１３２ｂとはゲート電極１０５
ｂにより接続され、Ｎ−ＭＯＳトランジスタ１３１ａと
Ｎ−ＭＯＳトランジスタ１３１ｂとはＮ型ソース・ドレ
イン領域１２１ａｂにより接続され、Ｐ−ＭＯＳトラン
ジスタ１３２ａとＰ−ＭＯＳトランジスタ１３２ｂとは
Ｐ型ソース・ドレイン領域１２２ａｂにより接続されて
いる。この単位セル１４１ａｂにおいて、ゲート電極１
０５ａ，１０５ｂと、Ｎ型ソース・ドレイン領域１２１
ａ，１２１ａｂ，１２１ｂと、Ｐ型ソース・ドレイン領
域１２２ａ，１２２ａｂ，１２２ｂとはそれぞれ接続端
子となる〔図１（ａ），図２〕。これらの接続端子等に
所望の結線が施されて所望の基本ゲートが得られる。
ル１４１ａｂでは、Ｎ−ＭＯＳトランジスタ１３１ａと
Ｐ−ＭＯＳトランジスタ１３２ａとはゲート電極１０５
ａにより接続され、Ｎ−ＭＯＳトランジスタ１３１ｂと
Ｐ−ＭＯＳトランジスタ１３２ｂとはゲート電極１０５
ｂにより接続され、Ｎ−ＭＯＳトランジスタ１３１ａと
Ｎ−ＭＯＳトランジスタ１３１ｂとはＮ型ソース・ドレ
イン領域１２１ａｂにより接続され、Ｐ−ＭＯＳトラン
ジスタ１３２ａとＰ−ＭＯＳトランジスタ１３２ｂとは
Ｐ型ソース・ドレイン領域１２２ａｂにより接続されて
いる。この単位セル１４１ａｂにおいて、ゲート電極１
０５ａ，１０５ｂと、Ｎ型ソース・ドレイン領域１２１
ａ，１２１ａｂ，１２１ｂと、Ｐ型ソース・ドレイン領
域１２２ａ，１２２ａｂ，１２２ｂとはそれぞれ接続端
子となる〔図１（ａ），図２〕。これらの接続端子等に
所望の結線が施されて所望の基本ゲートが得られる。
【００２１】図１と図１（ａ）のＸＸ線での製造工程の
模式的断面図である図３とを併せて参照すると、上記第
１を実施例の単位セルは、次のように形成される。
模式的断面図である図３とを併せて参照すると、上記第
１を実施例の単位セルは、次のように形成される。
【００２２】まず、Ｐ型シリコン基板１０１表面の所定
の領域にＮウェル１０２が形成され、フィールド酸化膜
１０３，ゲート酸化膜１０４が形成される。なお、Ｐ型
シリコン基板１０１にツイン・ウェル（Ｎウェル１０２
およびＰウェル）が形成されてもよく、Ｎ型シリコン基
板表面にＰウェルもしくはツイン・ウェルが形成されて
もよい。また、ゲート酸化膜１０３の代りに、ゲート絶
縁膜が形成されてもよい。続いて、ゲート電極１０５
ａ，１０５ｂ等が形成される。Ｐ−ＭＯＳトランジスタ
形成予定領域を覆う第１のフォトレジスト膜とフィルド
酸化膜１０３とゲート電極１０５ａ，１０５ｂとをマス
クにしたＮ型不純物のイオン注入（ドーズ量は１０14ｃ
ｍ-2台）が行なわれ、Ｎ- 型拡散層１０６が形成され
る。同様の方法により、Ｐ- 型拡散層１０７が形成され
る〔図３（ａ），図１〕。
の領域にＮウェル１０２が形成され、フィールド酸化膜
１０３，ゲート酸化膜１０４が形成される。なお、Ｐ型
シリコン基板１０１にツイン・ウェル（Ｎウェル１０２
およびＰウェル）が形成されてもよく、Ｎ型シリコン基
板表面にＰウェルもしくはツイン・ウェルが形成されて
もよい。また、ゲート酸化膜１０３の代りに、ゲート絶
縁膜が形成されてもよい。続いて、ゲート電極１０５
ａ，１０５ｂ等が形成される。Ｐ−ＭＯＳトランジスタ
形成予定領域を覆う第１のフォトレジスト膜とフィルド
酸化膜１０３とゲート電極１０５ａ，１０５ｂとをマス
クにしたＮ型不純物のイオン注入（ドーズ量は１０14ｃ
ｍ-2台）が行なわれ、Ｎ- 型拡散層１０６が形成され
る。同様の方法により、Ｐ- 型拡散層１０７が形成され
る〔図３（ａ），図１〕。
【００２３】次に、Ｐ−ＭＯＳトランジスタ形成予定領
域を覆い，Ｎ−ＭＯＳトランジスタ形成予定領域におけ
るゲート電極１０５ａおよびゲート電極１０５ｂに挟ま
れた領域を覆う第２のフォトレジスト膜１０８か形成さ
れる。フィルド酸化膜１０３，ゲート電極１０５ａ，１
０５ｂおよび上記第２のフォトレジスト膜１０８をマス
クにして、例えば２×１０15ｃｍ-2程度の砒素のイオン
注入が行なわれ、Ｎ+型拡散層１０９ａ，１０９ｂが形
成される。Ｎ−ＭＯＳトランジスタ形成予定領域におけ
るゲート電極１０５ａおよびゲート電極１０５ｂに挟ま
れない領域に形成されていた上記Ｎ- 型拡散層１０６
は、これらＮ+ 型拡散層１０９ａ，１０９ｂの形成によ
り、これらに内包される（隠される）ことになる。同様
の方法により、Ｐ+ 型拡散層１１０ａ，１１０ｂが形成
される。また、Ｐ−ＭＯＳトランジスタ形成予定領域に
おけるゲート電極１０５ａおよびゲート電極１０５ｂに
挟まれない領域に形成されていた上記Ｐ- 型拡散層１０
７も、これらＰ+ 型拡散層１１０ａ，１１０ｂの形成に
より、これらに内包される（隠される）ことになる〔図
３（ｂ），図１〕。
域を覆い，Ｎ−ＭＯＳトランジスタ形成予定領域におけ
るゲート電極１０５ａおよびゲート電極１０５ｂに挟ま
れた領域を覆う第２のフォトレジスト膜１０８か形成さ
れる。フィルド酸化膜１０３，ゲート電極１０５ａ，１
０５ｂおよび上記第２のフォトレジスト膜１０８をマス
クにして、例えば２×１０15ｃｍ-2程度の砒素のイオン
注入が行なわれ、Ｎ+型拡散層１０９ａ，１０９ｂが形
成される。Ｎ−ＭＯＳトランジスタ形成予定領域におけ
るゲート電極１０５ａおよびゲート電極１０５ｂに挟ま
れない領域に形成されていた上記Ｎ- 型拡散層１０６
は、これらＮ+ 型拡散層１０９ａ，１０９ｂの形成によ
り、これらに内包される（隠される）ことになる。同様
の方法により、Ｐ+ 型拡散層１１０ａ，１１０ｂが形成
される。また、Ｐ−ＭＯＳトランジスタ形成予定領域に
おけるゲート電極１０５ａおよびゲート電極１０５ｂに
挟まれない領域に形成されていた上記Ｐ- 型拡散層１０
７も、これらＰ+ 型拡散層１１０ａ，１１０ｂの形成に
より、これらに内包される（隠される）ことになる〔図
３（ｂ），図１〕。
【００２４】次に、全面に所定膜厚の絶縁膜が形成さ
れ、この絶縁膜がエッチバックされ、ゲート電極１０５
ａ，１０５ｂの側面にそれぞれ絶縁膜スペーサ１１１が
形成される。Ｐ−ＭＯＳトランジスタ形成予定領域を覆
う第３のフォトレジスト膜とフィルド酸化膜１０３とゲ
ート電極１０５ａ，１０５ｂと絶縁膜スペーサ１１１と
をマスクにして、例えば５×１０15ｃｍ-2程度の砒素の
イオン注入が行なわれ、Ｎ+ 型拡散層１１２ａ，１１２
ａｂ，１１２ｂが形成される。同様の方法により、Ｐ+
型拡散層１１３ａ，１１３ａｂ，１１３ｂが形成される
〔図３（ｃ），図１〕。その後、全面に層間絶縁膜１１
４が形成され、図１に示した構造の単位セル１４１ａｂ
が形成される。
れ、この絶縁膜がエッチバックされ、ゲート電極１０５
ａ，１０５ｂの側面にそれぞれ絶縁膜スペーサ１１１が
形成される。Ｐ−ＭＯＳトランジスタ形成予定領域を覆
う第３のフォトレジスト膜とフィルド酸化膜１０３とゲ
ート電極１０５ａ，１０５ｂと絶縁膜スペーサ１１１と
をマスクにして、例えば５×１０15ｃｍ-2程度の砒素の
イオン注入が行なわれ、Ｎ+ 型拡散層１１２ａ，１１２
ａｂ，１１２ｂが形成される。同様の方法により、Ｐ+
型拡散層１１３ａ，１１３ａｂ，１１３ｂが形成される
〔図３（ｃ），図１〕。その後、全面に層間絶縁膜１１
４が形成され、図１に示した構造の単位セル１４１ａｂ
が形成される。
【００２５】上記単位セル１４１ａｂを用いて基本ゲー
トを形成した上記第１の実施例の適用例を参照して、本
実施例の効果を説明する。
トを形成した上記第１の実施例の適用例を参照して、本
実施例の効果を説明する。
【００２６】インバータ・ゲートの回路図である図４
（ａ），２入力ＮＡＮＤゲートの回路図である図４
（ｂ）および２入力ＮＯＲゲートの回路図である図４
（ｃ）を参照すると、上記第１の実施例による単位セル
から、これらの基本ゲートを形成することが可能とな
る。
（ａ），２入力ＮＡＮＤゲートの回路図である図４
（ｂ）および２入力ＮＯＲゲートの回路図である図４
（ｃ）を参照すると、上記第１の実施例による単位セル
から、これらの基本ゲートを形成することが可能とな
る。
【００２７】まず、図４（ａ）に示すように、上記第１
の実施例を適用したインバータ・ゲートは、次のように
構成されている。Ｎ型ソース・ドレイン領域１２１ａ，
１２１ｂはそれぞれ（接地）電源ＶSSに接続され、Ｐ型
ソース・ドレイン領域１２２ａ，１２２ｂはそれぞれ電
源ＶCCに接続され、ゲート電極１０５ａ，１０５ｂはそ
れぞれ入力端子ＩＮに接続され、Ｎ型ソース・ドレイン
領域１２１ａｂおよびＰ型ソース・ドレイン領域１２２
ａｂはそれぞれ出力端子ＯＵＴに接続されている。
の実施例を適用したインバータ・ゲートは、次のように
構成されている。Ｎ型ソース・ドレイン領域１２１ａ，
１２１ｂはそれぞれ（接地）電源ＶSSに接続され、Ｐ型
ソース・ドレイン領域１２２ａ，１２２ｂはそれぞれ電
源ＶCCに接続され、ゲート電極１０５ａ，１０５ｂはそ
れぞれ入力端子ＩＮに接続され、Ｎ型ソース・ドレイン
領域１２１ａｂおよびＰ型ソース・ドレイン領域１２２
ａｂはそれぞれ出力端子ＯＵＴに接続されている。
【００２８】上記インバータ・ゲートでは、Ｎ+ 型拡散
層１０９ａとＮ+ 型拡散層１１２ａとから構成されたＮ
型ソース・ドレイン領域１２１ａ，Ｎ+ 型拡散層１０９
ｂとＮ+ 型拡散層１１２ｂとから構成されたＮ型ソース
・ドレイン領域１２１ｂは、それぞれＮ−ＭＯＳトラン
ジスタ１３１ａ，１３１ｂのソースとなる。一方、Ｎ-
型拡散層１０６とＮ+ 型拡散層１１２ａｂとから構成さ
れるＮ型ソース・ドレイン領域１２１ａｂは、Ｎ−ＭＯ
Ｓトランジスタ１３１ａ，１３１ｂの共通のドレインと
なる。同様に、Ｐ+ 型拡散層１１０ａとＰ+ 型拡散層１
１３ａとから構成されたＰ型ソース・ドレイン領域１２
２ａ，Ｐ+ 型拡散層１１０ｂとＰ+ 型拡散層１１３ｂと
から構成されたＰ型ソース・ドレイン領域１２２ｂは、
それぞれＰ−ＭＯＳトランジスタ１３２ａ，１３２ｂの
ソースとなる。一方、Ｐ- 型拡散層１０７とＰ+ 型拡散
層１１３ａｂとから構成されるＰ型ソース・ドレイン領
域１２２ａｂは、Ｐ−ＭＯＳトランジスタ１３２ａ，１
３２ｂの共通のドレインとなる。
層１０９ａとＮ+ 型拡散層１１２ａとから構成されたＮ
型ソース・ドレイン領域１２１ａ，Ｎ+ 型拡散層１０９
ｂとＮ+ 型拡散層１１２ｂとから構成されたＮ型ソース
・ドレイン領域１２１ｂは、それぞれＮ−ＭＯＳトラン
ジスタ１３１ａ，１３１ｂのソースとなる。一方、Ｎ-
型拡散層１０６とＮ+ 型拡散層１１２ａｂとから構成さ
れるＮ型ソース・ドレイン領域１２１ａｂは、Ｎ−ＭＯ
Ｓトランジスタ１３１ａ，１３１ｂの共通のドレインと
なる。同様に、Ｐ+ 型拡散層１１０ａとＰ+ 型拡散層１
１３ａとから構成されたＰ型ソース・ドレイン領域１２
２ａ，Ｐ+ 型拡散層１１０ｂとＰ+ 型拡散層１１３ｂと
から構成されたＰ型ソース・ドレイン領域１２２ｂは、
それぞれＰ−ＭＯＳトランジスタ１３２ａ，１３２ｂの
ソースとなる。一方、Ｐ- 型拡散層１０７とＰ+ 型拡散
層１１３ａｂとから構成されるＰ型ソース・ドレイン領
域１２２ａｂは、Ｐ−ＭＯＳトランジスタ１３２ａ，１
３２ｂの共通のドレインとなる。
【００２９】これらＮ−ＭＯＳトランジスタ１３１ａ，
１３１ｂのソースはそれぞれゲート電極１０５ａ，１０
５ｂに自己整合的なＮ+ 型拡散層から構成されていると
みなせ，Ｐ−ＭＯＳトランジスタ１３２ａ，１３２ｂの
ソースもそれぞれゲート電極１０５ａ，１０５ｂに自己
整合的なＰ+ 型拡散層から構成されているとみなせる。
このことから、例えば、ゲート電極１０５ａ，１０５ｂ
のゲート長が１μｍ，ゲート電極１０５ａ，１０５ｂの
間隔が２．５μｍ，絶縁膜スペーサ１１１の幅が１００
〜１５０ｎｍ程度である場合、Ｎ−ＭＯＳトランジスタ
およびＰ−ＭＯＳトランジスタの電流駆動能力は、それ
ぞれ従来の構造より２０〜３０％上昇する。また、これ
らＮ−ＭＯＳトランジスタ１３１ａ，１３１ｂのドレイ
ンはＬＤＤ構造であり，Ｐ−ＭＯＳトランジスタ１３２
ａ，１３２ｂのドレインもＬＤＤ構造であることから、
これらＮ−ＭＯＳトランジスタ１３１ａ，１３１ｂおよ
びＰ−ＭＯＳトランジスタ１３２ａ，１３２ｂは、それ
ぞれ従来の構造のＮ−ＭＯＳトランジスタおよびＰ−Ｍ
ＯＳトランジスタと同程度のホットキャリア耐性を有す
る。なお、例えばＮ型ソース・ドレイン領域１２１ａｂ
をドレインとする理由は、この構造がＬＤＤ構造である
という理由の他に、Ｎ+ 型拡散層１１２ａｂの面積がＮ
+ 型拡散層１１２ａ（およびＮ+ 型拡散層１１２ｂ）の
面積より小さいことから明らかなよるに、Ｎ型ソース・
ドレイン領域１２１ａｂの寄生抵抗がより小さいことに
よる。
１３１ｂのソースはそれぞれゲート電極１０５ａ，１０
５ｂに自己整合的なＮ+ 型拡散層から構成されていると
みなせ，Ｐ−ＭＯＳトランジスタ１３２ａ，１３２ｂの
ソースもそれぞれゲート電極１０５ａ，１０５ｂに自己
整合的なＰ+ 型拡散層から構成されているとみなせる。
このことから、例えば、ゲート電極１０５ａ，１０５ｂ
のゲート長が１μｍ，ゲート電極１０５ａ，１０５ｂの
間隔が２．５μｍ，絶縁膜スペーサ１１１の幅が１００
〜１５０ｎｍ程度である場合、Ｎ−ＭＯＳトランジスタ
およびＰ−ＭＯＳトランジスタの電流駆動能力は、それ
ぞれ従来の構造より２０〜３０％上昇する。また、これ
らＮ−ＭＯＳトランジスタ１３１ａ，１３１ｂのドレイ
ンはＬＤＤ構造であり，Ｐ−ＭＯＳトランジスタ１３２
ａ，１３２ｂのドレインもＬＤＤ構造であることから、
これらＮ−ＭＯＳトランジスタ１３１ａ，１３１ｂおよ
びＰ−ＭＯＳトランジスタ１３２ａ，１３２ｂは、それ
ぞれ従来の構造のＮ−ＭＯＳトランジスタおよびＰ−Ｍ
ＯＳトランジスタと同程度のホットキャリア耐性を有す
る。なお、例えばＮ型ソース・ドレイン領域１２１ａｂ
をドレインとする理由は、この構造がＬＤＤ構造である
という理由の他に、Ｎ+ 型拡散層１１２ａｂの面積がＮ
+ 型拡散層１１２ａ（およびＮ+ 型拡散層１１２ｂ）の
面積より小さいことから明らかなよるに、Ｎ型ソース・
ドレイン領域１２１ａｂの寄生抵抗がより小さいことに
よる。
【００３０】次に、図４（ｂ）に示すように、上記第１
の実施例を適用した２入力ＮＡＮＤゲートは、次のよう
に構成されている。Ｎ型ソース・ドレイン領域１２１ｂ
は（接地）電源ＶSSに接続され、Ｐ型ソース・ドレイン
領域１２２ａ，１２２ｂはそれぞれ電源ＶCCに接続さ
れ、ゲート電極１０５ａ，１０５ｂはそれぞれ入力端子
ＩＮ−１，ＩＮ−２に接続され、Ｎ型ソース・ドレイン
領域１２１ａおよびＰ型ソース・ドレイン領域１２２ａ
ｂはそれぞれ出力端子ＯＵＴに接続されている。Ｐ−Ｍ
ＯＳトランジスタ１３２ａ，１３２ｂの並列接続より電
源ＶCCと出力端子ＯＵＴとが接続され、Ｎ−ＭＯＳトラ
ンジスタ１３１ａおよびＮ−ＭＯＳトランジスタ１３１
ｂとの直列接続より電源ＶSSと出力端子ＯＵＴとが接続
されている。
の実施例を適用した２入力ＮＡＮＤゲートは、次のよう
に構成されている。Ｎ型ソース・ドレイン領域１２１ｂ
は（接地）電源ＶSSに接続され、Ｐ型ソース・ドレイン
領域１２２ａ，１２２ｂはそれぞれ電源ＶCCに接続さ
れ、ゲート電極１０５ａ，１０５ｂはそれぞれ入力端子
ＩＮ−１，ＩＮ−２に接続され、Ｎ型ソース・ドレイン
領域１２１ａおよびＰ型ソース・ドレイン領域１２２ａ
ｂはそれぞれ出力端子ＯＵＴに接続されている。Ｐ−Ｍ
ＯＳトランジスタ１３２ａ，１３２ｂの並列接続より電
源ＶCCと出力端子ＯＵＴとが接続され、Ｎ−ＭＯＳトラ
ンジスタ１３１ａおよびＮ−ＭＯＳトランジスタ１３１
ｂとの直列接続より電源ＶSSと出力端子ＯＵＴとが接続
されている。
【００３１】上記２入力ＮＡＮＤゲートにおいて、Ｐ−
ＭＯＳトランジスタ１３２ａ，１３２ｂに着目すると、
これらのＰ型ソース・ドレイン領域１２２ａ，１２２ｂ
はそれぞれソースとなり、それぞれＰ+ 型拡散層のみか
ら構成されているとみなせることから、Ｐ−ＭＯＳトラ
ンジスタ１３２ａ，１３２ｂの電流駆動能力は改善され
る。また、Ｐ−ＭＯＳトランジスタ１３２ａおよびＰ−
ＭＯＳトランジスタ１３２ｂが共有するＰ型ソース・ド
レイン領域１２２ａｂは、これらＰ−ＭＯＳトランジス
タ１３２ａ，１３２ｂのドレインとなり、ＬＤＤ構造で
あることから、ホットキャリア耐性の低下は抑制され
る。一方、Ｎ−ＭＯＳトランジスタ１３１ａ，１３１ｂ
に着目すると、Ｎ−ＭＯＳトランジスタ１３１ａのＮ型
ソース・ドレイン領域１２１ａはドレインとなるが、Ｌ
ＤＤ構造ではない。しかしながらこの場合、電源ＶSSと
出力端子ＯＵＴとの接続が２段のＮ−ＭＯＳトランジス
タによりなされているため、それぞれのドレインにかか
る電界強度は１段のＮ−ＭＯＳトランジスタからなる場
合の１／２程度に低くなり、ホットキャリア耐性は１桁
以上向上する。それ故、これらＮ−ＭＯＳトランジスタ
１３１ａ，１３１ｂによる電流駆動能力の向上は無いも
のの、ホットキャリア耐性の劣化も招かない。これらの
ことから、この２入力ＮＡＮＤゲートの電流駆動能力は
（上記インバート・ゲートほどではないものの）従来の
２入力ＮＡＮＤゲートより改善され、また、ホットキャ
リア耐性は従来よりも低下することはない。
ＭＯＳトランジスタ１３２ａ，１３２ｂに着目すると、
これらのＰ型ソース・ドレイン領域１２２ａ，１２２ｂ
はそれぞれソースとなり、それぞれＰ+ 型拡散層のみか
ら構成されているとみなせることから、Ｐ−ＭＯＳトラ
ンジスタ１３２ａ，１３２ｂの電流駆動能力は改善され
る。また、Ｐ−ＭＯＳトランジスタ１３２ａおよびＰ−
ＭＯＳトランジスタ１３２ｂが共有するＰ型ソース・ド
レイン領域１２２ａｂは、これらＰ−ＭＯＳトランジス
タ１３２ａ，１３２ｂのドレインとなり、ＬＤＤ構造で
あることから、ホットキャリア耐性の低下は抑制され
る。一方、Ｎ−ＭＯＳトランジスタ１３１ａ，１３１ｂ
に着目すると、Ｎ−ＭＯＳトランジスタ１３１ａのＮ型
ソース・ドレイン領域１２１ａはドレインとなるが、Ｌ
ＤＤ構造ではない。しかしながらこの場合、電源ＶSSと
出力端子ＯＵＴとの接続が２段のＮ−ＭＯＳトランジス
タによりなされているため、それぞれのドレインにかか
る電界強度は１段のＮ−ＭＯＳトランジスタからなる場
合の１／２程度に低くなり、ホットキャリア耐性は１桁
以上向上する。それ故、これらＮ−ＭＯＳトランジスタ
１３１ａ，１３１ｂによる電流駆動能力の向上は無いも
のの、ホットキャリア耐性の劣化も招かない。これらの
ことから、この２入力ＮＡＮＤゲートの電流駆動能力は
（上記インバート・ゲートほどではないものの）従来の
２入力ＮＡＮＤゲートより改善され、また、ホットキャ
リア耐性は従来よりも低下することはない。
【００３２】なお、上記第１の実施例を適用して例えば
３入力ＮＡＮＤゲートを形成するには、単位セル１４１
ａｂを２つ使用する必要がある。このとき、２番目の単
位セルの（第１のＰ−ＭＯＳトランジスタおよび第１の
Ｎ−ＭＯＳトランジスタの）第１のゲート電極が第３の
入力端子に接続されるものとすると、入力端子に接続さ
れない２番目の単位セルの第２のゲート電極に属する第
２のＰ−ＭＯＳトランジスタおよび第２のＮ−ＭＯＳト
ランジスタはそのままではフローティング状態になるた
め、これらの接続に対する配慮が必要である。この場
合、例えば２番目の単位セルの第１のＰ型ソース・ドレ
イン領域を（Ｐ型ソース・ドレイン領域１２２ａｂとと
もに）出力端子に接続し，２番目の単位セルの第１のＮ
型ソース・ドレイン領域をＮ型ソース・ドレイン領域１
２１ｂに接続するならば、２番目の単位セルの第２のＮ
型ソース・ドレイン領域は電源ＶSSに接続され，２番目
の単位セルの第２のＰ型ソース・ドレイン領域は電源Ｖ
CCに接続されるこのになることから、２番目の単位セル
の第３のＮ型ソース・ドレイン領域を電源ＶSSに接続
し，２番目の単位セルの第３のＰ型ソース・ドレイン領
域を電源ＶCCに接続すればよく、さらに、２番目の単位
セルの第２のゲート電極を電源ＶCCもしかは電源ＶSSに
接続しておけばよくなる。
３入力ＮＡＮＤゲートを形成するには、単位セル１４１
ａｂを２つ使用する必要がある。このとき、２番目の単
位セルの（第１のＰ−ＭＯＳトランジスタおよび第１の
Ｎ−ＭＯＳトランジスタの）第１のゲート電極が第３の
入力端子に接続されるものとすると、入力端子に接続さ
れない２番目の単位セルの第２のゲート電極に属する第
２のＰ−ＭＯＳトランジスタおよび第２のＮ−ＭＯＳト
ランジスタはそのままではフローティング状態になるた
め、これらの接続に対する配慮が必要である。この場
合、例えば２番目の単位セルの第１のＰ型ソース・ドレ
イン領域を（Ｐ型ソース・ドレイン領域１２２ａｂとと
もに）出力端子に接続し，２番目の単位セルの第１のＮ
型ソース・ドレイン領域をＮ型ソース・ドレイン領域１
２１ｂに接続するならば、２番目の単位セルの第２のＮ
型ソース・ドレイン領域は電源ＶSSに接続され，２番目
の単位セルの第２のＰ型ソース・ドレイン領域は電源Ｖ
CCに接続されるこのになることから、２番目の単位セル
の第３のＮ型ソース・ドレイン領域を電源ＶSSに接続
し，２番目の単位セルの第３のＰ型ソース・ドレイン領
域を電源ＶCCに接続すればよく、さらに、２番目の単位
セルの第２のゲート電極を電源ＶCCもしかは電源ＶSSに
接続しておけばよくなる。
【００３３】次に、図４（ｃ）に示すように、上記第１
の実施例を適用した２入力ＮＯＲゲートは、次のように
構成されている。Ｎ型ソース・ドレイン領域１２１ａ，
１２１ｂはそれぞれ（接地）電源ＶSSに接続され、Ｐ型
ソース・ドレイン領域１２２ａは電源ＶCCに接続され、
ゲート電極１０５ａ，１０５ｂはそれぞれ入力端子ＩＮ
−１，ＩＮ−２に接続され、Ｎ型ソース・ドレイン領域
１２１ａｂおよびＰ型ソース・ドレイン領域１２２ｂは
それぞれ出力端子ＯＵＴに接続されている。Ｐ−ＭＯＳ
トランジスタ１３２ａとＰ−ＭＯＳトランジスタ１３２
ｂとの直列接続より電源ＶCCと出力端子ＯＵＴとが接続
され、Ｎ−ＭＯＳトランジスタ１３１ａ，１３１ｂの並
列接続より電源ＶSSと出力端子ＯＵＴとが接続されてい
る。
の実施例を適用した２入力ＮＯＲゲートは、次のように
構成されている。Ｎ型ソース・ドレイン領域１２１ａ，
１２１ｂはそれぞれ（接地）電源ＶSSに接続され、Ｐ型
ソース・ドレイン領域１２２ａは電源ＶCCに接続され、
ゲート電極１０５ａ，１０５ｂはそれぞれ入力端子ＩＮ
−１，ＩＮ−２に接続され、Ｎ型ソース・ドレイン領域
１２１ａｂおよびＰ型ソース・ドレイン領域１２２ｂは
それぞれ出力端子ＯＵＴに接続されている。Ｐ−ＭＯＳ
トランジスタ１３２ａとＰ−ＭＯＳトランジスタ１３２
ｂとの直列接続より電源ＶCCと出力端子ＯＵＴとが接続
され、Ｎ−ＭＯＳトランジスタ１３１ａ，１３１ｂの並
列接続より電源ＶSSと出力端子ＯＵＴとが接続されてい
る。
【００３４】上記２入力ＮＯＲゲートでは、上記２中力
ＮＡＮＤゲートとは逆に、Ｎ−ＭＯＳトランジスタ１３
１ａ，１３１ｂによってのみ電流駆動能力は向上する。
また、ホットキャリア耐性の劣化はない。
ＮＡＮＤゲートとは逆に、Ｎ−ＭＯＳトランジスタ１３
１ａ，１３１ｂによってのみ電流駆動能力は向上する。
また、ホットキャリア耐性の劣化はない。
【００３５】なお、上記第１の実施例における単位セル
では、第２のＰ型ソース・ドレイン領域１２２ａｂはＬ
ＤＤ構造であったが、ＤＤＤ構造でもよい。この場合の
形成方法は、次のようになる。まず、ゲート電極１０５
ａ，１０５ｂ等を形成した後、Ｎウェル１０２における
ゲート電極１０５ａ，１０５ｂにより挾まれた領域に開
口部を有するフォトレジスト膜等をマスクにしてＰ- 型
拡散層を形成する。このＰ- 型拡散層の接合の深さは、
上記Ｐ- 型拡散層１０７の接合の深さより深くなってい
る。次に、Ｎウェル１０２におけるゲート電極１０５
ａ，１０５ｂにより挾まれた領域を覆うフォトレジスト
膜等をマスクにして、Ｐ+ 型拡散層１１０ａ，１１０ｂ
を形成する。それ以外の工程は、上記第１の実施例の製
造方法と同じである。
では、第２のＰ型ソース・ドレイン領域１２２ａｂはＬ
ＤＤ構造であったが、ＤＤＤ構造でもよい。この場合の
形成方法は、次のようになる。まず、ゲート電極１０５
ａ，１０５ｂ等を形成した後、Ｎウェル１０２における
ゲート電極１０５ａ，１０５ｂにより挾まれた領域に開
口部を有するフォトレジスト膜等をマスクにしてＰ- 型
拡散層を形成する。このＰ- 型拡散層の接合の深さは、
上記Ｐ- 型拡散層１０７の接合の深さより深くなってい
る。次に、Ｎウェル１０２におけるゲート電極１０５
ａ，１０５ｂにより挾まれた領域を覆うフォトレジスト
膜等をマスクにして、Ｐ+ 型拡散層１１０ａ，１１０ｂ
を形成する。それ以外の工程は、上記第１の実施例の製
造方法と同じである。
【００３６】ところで、入力端子および出力端子を一義
的に規定できない基本ゲート（トランシミッション・ゲ
ート）が上記第１の実施例による単位セル１４１ａｂの
みにより構成されるなら、支障を生じる。これは、ソー
ス・ドレイン領域の構造の非対称性（１つのトランジス
タに属する２つのソース・ドレイン領域のうち，一方の
みがＬＤＤ構造）に、起因する。上記単位セル１４１ａ
ｂの他に、１つのトランジスタに属する２つのソース・
ドレイン領域が同一構造となる別の単位セルを設けてお
くならば、トランスミッション・ゲートを形成すること
が可能になる。さらに、トランシミッション・ゲートを
含んでなる複合ゲート（例えば、ＸＯＲゲート等）も形
成できる。
的に規定できない基本ゲート（トランシミッション・ゲ
ート）が上記第１の実施例による単位セル１４１ａｂの
みにより構成されるなら、支障を生じる。これは、ソー
ス・ドレイン領域の構造の非対称性（１つのトランジス
タに属する２つのソース・ドレイン領域のうち，一方の
みがＬＤＤ構造）に、起因する。上記単位セル１４１ａ
ｂの他に、１つのトランジスタに属する２つのソース・
ドレイン領域が同一構造となる別の単位セルを設けてお
くならば、トランスミッション・ゲートを形成すること
が可能になる。さらに、トランシミッション・ゲートを
含んでなる複合ゲート（例えば、ＸＯＲゲート等）も形
成できる。
【００３７】ＣＭＯＳ型半導体集積回路装置の模式的平
面図である図５（ａ），図５（ａ）のＸＸ線およびＹＹ
線での模式的断面図である図５（ｂ）および（ｃ）を参
照すると、本発明の第２の実施例は、上記第１の実施例
によるの単位セルと第２の単位セルとを有している。
面図である図５（ａ），図５（ａ）のＸＸ線およびＹＹ
線での模式的断面図である図５（ｂ）および（ｃ）を参
照すると、本発明の第２の実施例は、上記第１の実施例
によるの単位セルと第２の単位セルとを有している。
【００３８】第２の単位セル１４１ｃｄは、従来の単位
セル２４１ａｂ（図７参照）と概ね同じであり、第３の
Ｎ−ＭＯＳトランジスタ１３１ｃ，第４のＮ−ＭＯＳト
ランジスタ２３１ｄ，第３のＰ−ＭＯＳトランジスタ１
３２ｃおよび第４のＰ−ＭＯＳトランジスタ１３２ｄか
ら構成される。Ｎ−ＭＯＳトランジスタ１３１ｃ，１３
１ｄは、フィールド酸化膜１０２により区画されたＰ型
シリコン基板１０１表面に設けられている。Ｎ−ＭＯＳ
トランジスタ１３１ｃは、ゲート酸化膜１０４を介して
Ｐ型シリコン基板１０１表面に設けられた第３のゲート
電極１０５ｃと、Ｐ型シリコン基板１０１表面に設けら
れた第４のＮ型ソース・ドレイン領域１２１ｃおよび第
５のＮ型ソース・ドレイン領域１２１ｃｄとから構成さ
れる。Ｎ−ＭＯＳトランジスタ１３１ｄは、ゲート酸化
膜１０４を介してＰ型シリコン基板１０１表面に設けら
れた第４のゲート電極１０５ｄと、Ｐ型シリコン基板１
０１表面に設けられたＮ型ソース・ドレイン領域１２１
ｃｄおよび第６のＮ型ソース・ドレイン領域１２１ｄと
から構成される。ゲート電極１０５ａ，１０５ｂの側面
には、それぞれ絶縁膜スペーサ１１１が設けられてい
る。例えば、フィールド酸化膜１０３とゲート電極１０
５ｃとの間隔およびゲート電極１０５ｄとフィールド酸
化膜１０３との間隔は、全て同じであり、ゲート電極１
０５ａとゲート電極１０５ｂとの間隔等に等しい。しか
しながら、ゲート電極１０５ｃとゲート電極１０５ｄと
の間隔は、ゲート電極１０５ａとゲート電極１０５ｂと
の間隔に絶縁膜スペーサ１１１の幅を加えた値に等しく
してある〔図５（ａ）〕。
セル２４１ａｂ（図７参照）と概ね同じであり、第３の
Ｎ−ＭＯＳトランジスタ１３１ｃ，第４のＮ−ＭＯＳト
ランジスタ２３１ｄ，第３のＰ−ＭＯＳトランジスタ１
３２ｃおよび第４のＰ−ＭＯＳトランジスタ１３２ｄか
ら構成される。Ｎ−ＭＯＳトランジスタ１３１ｃ，１３
１ｄは、フィールド酸化膜１０２により区画されたＰ型
シリコン基板１０１表面に設けられている。Ｎ−ＭＯＳ
トランジスタ１３１ｃは、ゲート酸化膜１０４を介して
Ｐ型シリコン基板１０１表面に設けられた第３のゲート
電極１０５ｃと、Ｐ型シリコン基板１０１表面に設けら
れた第４のＮ型ソース・ドレイン領域１２１ｃおよび第
５のＮ型ソース・ドレイン領域１２１ｃｄとから構成さ
れる。Ｎ−ＭＯＳトランジスタ１３１ｄは、ゲート酸化
膜１０４を介してＰ型シリコン基板１０１表面に設けら
れた第４のゲート電極１０５ｄと、Ｐ型シリコン基板１
０１表面に設けられたＮ型ソース・ドレイン領域１２１
ｃｄおよび第６のＮ型ソース・ドレイン領域１２１ｄと
から構成される。ゲート電極１０５ａ，１０５ｂの側面
には、それぞれ絶縁膜スペーサ１１１が設けられてい
る。例えば、フィールド酸化膜１０３とゲート電極１０
５ｃとの間隔およびゲート電極１０５ｄとフィールド酸
化膜１０３との間隔は、全て同じであり、ゲート電極１
０５ａとゲート電極１０５ｂとの間隔等に等しい。しか
しながら、ゲート電極１０５ｃとゲート電極１０５ｄと
の間隔は、ゲート電極１０５ａとゲート電極１０５ｂと
の間隔に絶縁膜スペーサ１１１の幅を加えた値に等しく
してある〔図５（ａ）〕。
【００３９】Ｎ型ソース・ドレイン領域１２１ｃはＮ-
型拡散層１０６とＮ+ 型拡散層１１２ｃとから構成さ
れ、Ｎ型ソース・ドレイン領域１２１ｃｄはＮ- 型拡散
層１０６とＮ+ 型拡散層１１２ｃｄとから構成され、Ｎ
型ソース・ドレイン領域１２１ｄはＮ- 型拡散層１０６
とＮ+ 型拡散層１１２ｄとから構成されている。単位セ
ル１４１ｃｄにおけるＮ- 型拡散層１０６は、ゲート電
極１０５ｃおよびゲート電極１０５ｄ（およびフィール
ド酸化膜１０３）に自己整合的に、Ｐ型シリコン基板１
０１表面に設けられている。Ｎ+ 型拡散層１１２ｃは、
ゲート電極１０５ｄに対向しない側のゲート電極１０５
ｃ側面の絶縁膜スペーサ１１１（およびフィールド酸化
膜１０３）に自己整合的に、Ｐ型シリコン基板１０１表
面に設けられている。Ｎ+ 型拡散層１１２ｃｄは、ゲー
ト電極１０５ｄに対向する側のゲート電極１０５ｃ側面
の絶縁膜スペーサ１１１並びにゲート電極１０５ｃに対
向する側のゲート電極１０５ｄ側面の絶縁膜スペーサ１
１１（およびフィールド酸化膜１０３）に自己整合的
に、Ｐ型シリコン基板１０１表面に設けられている。Ｎ
+ 型拡散層１１２ｄは、ゲート電極１０５ｃに対向しな
い側のゲート電極１０５ｄ側面の絶縁膜スペーサ１１１
（およびフィールド酸化膜１０３）に自己整合的に、Ｐ
型シリコン基板１０１表面に設けられている。上記Ｎ+
型拡散層１１２ｃ，１１２ｃｄ，１１２ｄは、Ｎ+ 型拡
散層１１２ａ等と同時に形成される。フィールド酸化膜
１０２，ゲート電極１０５ｃ，ゲート電極１０５ｄ等の
間の間隔が上述した関係にあることから、Ｎ+ 型拡散層
１１２ｃ，Ｎ+ 型拡散層１１２ｃｄおよびＮ+ 型拡散層
１１２ｄの幅は全て同じ（Ｎ+ 型拡散層１１２ａの幅と
同じ）である。それ故、Ｎ型ソース・ドレイン領域１２
１ｃ，Ｎ型ソース・ドレイン領域１２１ｃｄおよびＮ型
ソース・ドレイン領域１２１ｄの寄生抵抗は、ほぼ等し
くなる〔図５（ａ），（ｂ）〕。
型拡散層１０６とＮ+ 型拡散層１１２ｃとから構成さ
れ、Ｎ型ソース・ドレイン領域１２１ｃｄはＮ- 型拡散
層１０６とＮ+ 型拡散層１１２ｃｄとから構成され、Ｎ
型ソース・ドレイン領域１２１ｄはＮ- 型拡散層１０６
とＮ+ 型拡散層１１２ｄとから構成されている。単位セ
ル１４１ｃｄにおけるＮ- 型拡散層１０６は、ゲート電
極１０５ｃおよびゲート電極１０５ｄ（およびフィール
ド酸化膜１０３）に自己整合的に、Ｐ型シリコン基板１
０１表面に設けられている。Ｎ+ 型拡散層１１２ｃは、
ゲート電極１０５ｄに対向しない側のゲート電極１０５
ｃ側面の絶縁膜スペーサ１１１（およびフィールド酸化
膜１０３）に自己整合的に、Ｐ型シリコン基板１０１表
面に設けられている。Ｎ+ 型拡散層１１２ｃｄは、ゲー
ト電極１０５ｄに対向する側のゲート電極１０５ｃ側面
の絶縁膜スペーサ１１１並びにゲート電極１０５ｃに対
向する側のゲート電極１０５ｄ側面の絶縁膜スペーサ１
１１（およびフィールド酸化膜１０３）に自己整合的
に、Ｐ型シリコン基板１０１表面に設けられている。Ｎ
+ 型拡散層１１２ｄは、ゲート電極１０５ｃに対向しな
い側のゲート電極１０５ｄ側面の絶縁膜スペーサ１１１
（およびフィールド酸化膜１０３）に自己整合的に、Ｐ
型シリコン基板１０１表面に設けられている。上記Ｎ+
型拡散層１１２ｃ，１１２ｃｄ，１１２ｄは、Ｎ+ 型拡
散層１１２ａ等と同時に形成される。フィールド酸化膜
１０２，ゲート電極１０５ｃ，ゲート電極１０５ｄ等の
間の間隔が上述した関係にあることから、Ｎ+ 型拡散層
１１２ｃ，Ｎ+ 型拡散層１１２ｃｄおよびＮ+ 型拡散層
１１２ｄの幅は全て同じ（Ｎ+ 型拡散層１１２ａの幅と
同じ）である。それ故、Ｎ型ソース・ドレイン領域１２
１ｃ，Ｎ型ソース・ドレイン領域１２１ｃｄおよびＮ型
ソース・ドレイン領域１２１ｄの寄生抵抗は、ほぼ等し
くなる〔図５（ａ），（ｂ）〕。
【００４０】Ｐ型シリコン基板１０１表面の（Ｐ−ＭＯ
Ｓトランジスタ１３２ｃ，１３２ｄ等が形成される）所
定の領域には、Ｎウェル１０２が設けられている。Ｐ−
ＭＯＳトランジスタ１３２ｃ，１３２ｄは、フィールド
酸化膜１０２により区画されたＮウェル１０２表面に設
けられている。Ｐ−ＭＯＳトランジスタ１３２ｃは、ゲ
ート酸化膜１０４を介してＮウェル１０２表面に（Ｎ−
ＭＯＳトランジスタ１３１ｃ側から）延在されたゲート
電極１０５ｃと、Ｎウェル１０２表面に設けられた第４
のＰ型ソース・ドレイン領域１２２ｃおよび第５のＰ型
ソース・ドレイン領域１２２ｃｄとから構成される。Ｐ
−ＭＯＳトランジスタ１３２ｄは、ゲート酸化膜１０４
を介してＮウェル１０２表面に（Ｎ−ＭＯＳトランジス
タ１３１ｄ側から）延在されたゲート電極１０５ｄと、
Ｎウェル１０２表面に設けられたＰ型ソース・ドレイン
領域１２２ｃｄおよび第６のＰ型ソース・ドレイン領域
１２２ｄとから構成される〔図５（ａ）〕。
Ｓトランジスタ１３２ｃ，１３２ｄ等が形成される）所
定の領域には、Ｎウェル１０２が設けられている。Ｐ−
ＭＯＳトランジスタ１３２ｃ，１３２ｄは、フィールド
酸化膜１０２により区画されたＮウェル１０２表面に設
けられている。Ｐ−ＭＯＳトランジスタ１３２ｃは、ゲ
ート酸化膜１０４を介してＮウェル１０２表面に（Ｎ−
ＭＯＳトランジスタ１３１ｃ側から）延在されたゲート
電極１０５ｃと、Ｎウェル１０２表面に設けられた第４
のＰ型ソース・ドレイン領域１２２ｃおよび第５のＰ型
ソース・ドレイン領域１２２ｃｄとから構成される。Ｐ
−ＭＯＳトランジスタ１３２ｄは、ゲート酸化膜１０４
を介してＮウェル１０２表面に（Ｎ−ＭＯＳトランジス
タ１３１ｄ側から）延在されたゲート電極１０５ｄと、
Ｎウェル１０２表面に設けられたＰ型ソース・ドレイン
領域１２２ｃｄおよび第６のＰ型ソース・ドレイン領域
１２２ｄとから構成される〔図５（ａ）〕。
【００４１】Ｐ型ソース・ドレイン領域１２２ｃはＰ-
型拡散層１０７とＰ+ 型拡散層１１３ｃとから構成さ
れ、Ｐ型ソース・ドレイン領域１２１ｃｄはＰ- 型拡散
層１０７とＰ+ 型拡散層１１３ｃｄとから構成され、Ｐ
型ソース・ドレイン領域１２１ｄはＰ- 型拡散層１０７
とＰ+ 型拡散層１１３ｄとから構成されている。単位セ
ル１４１ｃｄにおけるＰ- 型拡散層１０７は、ゲート電
極１０５ｃおよびゲート電極１０５ｄ（およびフィール
ド酸化膜１０３）に自己整合的に、Ｎウェル１０２表面
に設けられている。Ｐ+ 型拡散層１１３ｃは、ゲート電
極１０５ｄに対向しない側のゲート電極１０５ｃ側面の
絶縁膜スペーサ１１１（およびフィールド酸化膜１０
３）に自己整合的に、Ｎウェル１０２表面に設けられて
いる。Ｐ+ 型拡散層１１３ｃｄは、ゲート電極１０５ｄ
に対向する側のゲート電極１０５ｃ側面の絶縁膜スペー
サ１１１並びにゲート電極１０５ｃに対向する側のゲー
ト電極１０５ｄ側面の絶縁膜スペーサ１１１（およびフ
ィールド酸化膜１０３）に自己整合的に、Ｎウェル１０
２表面に設けられている。Ｐ+ 型拡散層１１３ｄは、ゲ
ート電極１０５ｃに対向しない側のゲート電極１０５ｄ
側面の絶縁膜スペーサ１１１（およびフィールド酸化膜
１０３）に自己整合的に、Ｎウェル１０２表面に設けら
れている。上記Ｐ+ 型拡散層１１３ｃ，１１３ｃｄ，１
１３ｄも、Ｐ+ 型拡散層１１３ａ等と同時に形成され
る。また、Ｐ+ 型拡散層１１３ｃ，Ｐ+ 型拡散層１１３
ｃｄおよびＰ+ 型拡散層１１３ｄの幅も全て同じ（Ｎ+
型拡散層１１２ｃの幅と同じ）である。それ故、Ｐ型ソ
ース・ドレイン領域１２２ｃ，Ｐ型ソース・ドレイン領
域１２２ｃｄおよびＰ型ソース・ドレイン領域１２２ｄ
の寄生抵抗も、ほぼ等しくなる〔図５（ａ），
（ｃ）〕。
型拡散層１０７とＰ+ 型拡散層１１３ｃとから構成さ
れ、Ｐ型ソース・ドレイン領域１２１ｃｄはＰ- 型拡散
層１０７とＰ+ 型拡散層１１３ｃｄとから構成され、Ｐ
型ソース・ドレイン領域１２１ｄはＰ- 型拡散層１０７
とＰ+ 型拡散層１１３ｄとから構成されている。単位セ
ル１４１ｃｄにおけるＰ- 型拡散層１０７は、ゲート電
極１０５ｃおよびゲート電極１０５ｄ（およびフィール
ド酸化膜１０３）に自己整合的に、Ｎウェル１０２表面
に設けられている。Ｐ+ 型拡散層１１３ｃは、ゲート電
極１０５ｄに対向しない側のゲート電極１０５ｃ側面の
絶縁膜スペーサ１１１（およびフィールド酸化膜１０
３）に自己整合的に、Ｎウェル１０２表面に設けられて
いる。Ｐ+ 型拡散層１１３ｃｄは、ゲート電極１０５ｄ
に対向する側のゲート電極１０５ｃ側面の絶縁膜スペー
サ１１１並びにゲート電極１０５ｃに対向する側のゲー
ト電極１０５ｄ側面の絶縁膜スペーサ１１１（およびフ
ィールド酸化膜１０３）に自己整合的に、Ｎウェル１０
２表面に設けられている。Ｐ+ 型拡散層１１３ｄは、ゲ
ート電極１０５ｃに対向しない側のゲート電極１０５ｄ
側面の絶縁膜スペーサ１１１（およびフィールド酸化膜
１０３）に自己整合的に、Ｎウェル１０２表面に設けら
れている。上記Ｐ+ 型拡散層１１３ｃ，１１３ｃｄ，１
１３ｄも、Ｐ+ 型拡散層１１３ａ等と同時に形成され
る。また、Ｐ+ 型拡散層１１３ｃ，Ｐ+ 型拡散層１１３
ｃｄおよびＰ+ 型拡散層１１３ｄの幅も全て同じ（Ｎ+
型拡散層１１２ｃの幅と同じ）である。それ故、Ｐ型ソ
ース・ドレイン領域１２２ｃ，Ｐ型ソース・ドレイン領
域１２２ｃｄおよびＰ型ソース・ドレイン領域１２２ｄ
の寄生抵抗も、ほぼ等しくなる〔図５（ａ），
（ｃ）〕。
【００４２】上記第２の実施例は、単位セル１４１ａｂ
に加えて、単位セル１４１ｃｄを兼備えている。単位セ
ル１４１ｃｄのＮ−ＭＯＳトランジスタ１３１ｃおよび
Ｐ−ＭＯＳトランジスタ１３２ｄ，もしくはＮ−ＭＯＳ
トランジスタ１３１ｄおよびＰ−ＭＯＳトランジスタ１
３２ｃにより、トランスミッション・ゲートを形成する
ことが可能となる。さらに、トランスミッション・ゲー
トを含んだ複合ゲートを形成することも可能になる。な
お、トランシミッション・ゲート自体に着目するなら
ば、ゲート電極を別個に有する１つのＮ−ＭＯＳトラン
ジスタと１つのＰ−ＭＯＳトランジスタとからなる単位
セルを設ければよいことになる。しかしながら、レイア
ウト設計上からは、セル・サイズ（セル・ピッチ）の異
なる２種類の単位セルを配置するよりセル・サイズの同
じな２種類の単位セルを配置する方が好ましい。
に加えて、単位セル１４１ｃｄを兼備えている。単位セ
ル１４１ｃｄのＮ−ＭＯＳトランジスタ１３１ｃおよび
Ｐ−ＭＯＳトランジスタ１３２ｄ，もしくはＮ−ＭＯＳ
トランジスタ１３１ｄおよびＰ−ＭＯＳトランジスタ１
３２ｃにより、トランスミッション・ゲートを形成する
ことが可能となる。さらに、トランスミッション・ゲー
トを含んだ複合ゲートを形成することも可能になる。な
お、トランシミッション・ゲート自体に着目するなら
ば、ゲート電極を別個に有する１つのＮ−ＭＯＳトラン
ジスタと１つのＰ−ＭＯＳトランジスタとからなる単位
セルを設ければよいことになる。しかしながら、レイア
ウト設計上からは、セル・サイズ（セル・ピッチ）の異
なる２種類の単位セルを配置するよりセル・サイズの同
じな２種類の単位セルを配置する方が好ましい。
【００４３】インバータ・ゲートにトランシミッション
・ゲートが接続された複合ゲートの回路図である図６を
参照すると、上記第２の実施例の適用によるこの複合ゲ
ートは、次のような構成になっている。
・ゲートが接続された複合ゲートの回路図である図６を
参照すると、上記第２の実施例の適用によるこの複合ゲ
ートは、次のような構成になっている。
【００４４】インバータ・ゲートは、上記第１の実施例
の適用例と同様に、次のように構成されている。Ｎ型ソ
ース・ドレイン領域１２１ａ，１２１ｂはそれぞれ電源
ＶSSに接続され、Ｐ型ソース・ドレイン領域１２２ａ，
１２２ｂはそれぞれ電源ＶCCに接続され、ゲート電極１
０５ａ，１０５ｂはそれぞれ入力端子ＩＮに接続され、
Ｎ型ソース・ドレイン領域１２１ａｂおよびＰ型ソース
・ドレイン領域１２２ａｂはそれぞれ出力端子ＯＵＴ−
１に接続されている。トランスミッション・ゲートで
は、出力端子ＯＵＴ−１が（入力端子となり、これが）
Ｎ型ソース・ドレイン領域１２１ｃｄおよびＰ型ソース
・ドレイン領域１２２ｃに接続され、Ｎ型ソース・ドレ
イン領域１２１ｄおよびＰ型ソース・ドレイン領域１２
２ｃｄが出力端子ＯＵＴ−２に接続されている。さら
に、Ｎ−ＭＯＳトランジスタ１３１のゲート電極１０５
ｄおよびＰ−ＭＯＳトランジスタ１３２ｃのゲート電極
１０５ｃは、それぞれ別々の信号線に接続されている。
なお、Ｎ型ソース・ドレイン領域１２１ｃおよびＰ型ソ
ース・ドレイン領域１２２ｄに接続される端子は無い
が、これらをフローティング状態にしておくのは好まし
くない。それ故、Ｎ型ソース・ドレイン領域１２１ｃは
電源ＶSSに接続し，Ｐ型ソース・ドレイン領域１２２ｄ
は電源ＶCCに接続しておくのが、好ましい。
の適用例と同様に、次のように構成されている。Ｎ型ソ
ース・ドレイン領域１２１ａ，１２１ｂはそれぞれ電源
ＶSSに接続され、Ｐ型ソース・ドレイン領域１２２ａ，
１２２ｂはそれぞれ電源ＶCCに接続され、ゲート電極１
０５ａ，１０５ｂはそれぞれ入力端子ＩＮに接続され、
Ｎ型ソース・ドレイン領域１２１ａｂおよびＰ型ソース
・ドレイン領域１２２ａｂはそれぞれ出力端子ＯＵＴ−
１に接続されている。トランスミッション・ゲートで
は、出力端子ＯＵＴ−１が（入力端子となり、これが）
Ｎ型ソース・ドレイン領域１２１ｃｄおよびＰ型ソース
・ドレイン領域１２２ｃに接続され、Ｎ型ソース・ドレ
イン領域１２１ｄおよびＰ型ソース・ドレイン領域１２
２ｃｄが出力端子ＯＵＴ−２に接続されている。さら
に、Ｎ−ＭＯＳトランジスタ１３１のゲート電極１０５
ｄおよびＰ−ＭＯＳトランジスタ１３２ｃのゲート電極
１０５ｃは、それぞれ別々の信号線に接続されている。
なお、Ｎ型ソース・ドレイン領域１２１ｃおよびＰ型ソ
ース・ドレイン領域１２２ｄに接続される端子は無い
が、これらをフローティング状態にしておくのは好まし
くない。それ故、Ｎ型ソース・ドレイン領域１２１ｃは
電源ＶSSに接続し，Ｐ型ソース・ドレイン領域１２２ｄ
は電源ＶCCに接続しておくのが、好ましい。
【００４５】ここで形成されるトランスミッション・ゲ
ートでは、ホットキャリア耐性を優先することから、そ
れぞれのトランジスタのソース・ドレイン領域が全てＬ
ＤＤ構造にしてあり、トランスミッション・ゲート単独
での電流駆動能力の向上は望めなくなる。それに対して
ここでのインバータ・ゲートは上記第１の実施例の適用
例でも説明したように、電流駆動能力が向上する。その
結果、このトランスミッション・ゲートを含んでなる複
合ゲートでは、ホットキャリア耐性を保持し，従来のも
のより電流駆動能力が向上することになる。
ートでは、ホットキャリア耐性を優先することから、そ
れぞれのトランジスタのソース・ドレイン領域が全てＬ
ＤＤ構造にしてあり、トランスミッション・ゲート単独
での電流駆動能力の向上は望めなくなる。それに対して
ここでのインバータ・ゲートは上記第１の実施例の適用
例でも説明したように、電流駆動能力が向上する。その
結果、このトランスミッション・ゲートを含んでなる複
合ゲートでは、ホットキャリア耐性を保持し，従来のも
のより電流駆動能力が向上することになる。
【００４６】
【発明の効果】以上説明したように本発明のＣＭＯＳ型
半導体集積回路装置による２つのＮ−ＭＯＳトランジス
タと２つのＰ−ＭＯＳトランジスタとからなる単位セル
では、２つのＮ−ＭＯＳトランジスタの共有するＮ型ソ
ース・ドレイン領域および２つのＰ−ＭＯＳトランジス
タの共有するＰ型ソース・ドレイン領域のみがＬＤＤ構
造をなす。このため、この単位セルにより構成される基
本ゲートは、ホットキャリア耐性を保持して、電流駆動
能力を向上させることが可能となる。
半導体集積回路装置による２つのＮ−ＭＯＳトランジス
タと２つのＰ−ＭＯＳトランジスタとからなる単位セル
では、２つのＮ−ＭＯＳトランジスタの共有するＮ型ソ
ース・ドレイン領域および２つのＰ−ＭＯＳトランジス
タの共有するＰ型ソース・ドレイン領域のみがＬＤＤ構
造をなす。このため、この単位セルにより構成される基
本ゲートは、ホットキャリア耐性を保持して、電流駆動
能力を向上させることが可能となる。
【図１】本発明の第１の実施例の模式的平面図および模
式的断面図である。
式的断面図である。
【図２】上記第１の実施例の単位セルの等価回路図であ
る。
る。
【図３】上記第１の実施例の製造工程の模式的断面図で
あり、図１（ａ）のＸＸ線での模式的断面図である。
あり、図１（ａ）のＸＸ線での模式的断面図である。
【図４】上記第１の実施例の効果を説明するための図で
あり、本実施例を適用した基本ゲートの回路図である。
あり、本実施例を適用した基本ゲートの回路図である。
【図５】本発明の第２の実施例の模式的平面図および模
式的断面図である。
式的断面図である。
【図６】上記第２の実施例の効果を説明するための図で
あり、本実施例を適用した基本ゲートの回路図である。
あり、本実施例を適用した基本ゲートの回路図である。
【図７】２つのＣＭＯＳトランジスタからなる従来の単
位セルの模式的平面図および模式的断面図である。
位セルの模式的平面図および模式的断面図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ Ｎウェル １０３，２０３ フィールド酸化膜 １０４，２０４ ゲート酸化膜 １０５ａ〜１０５ｄ，２０５ａ，２０５ｂ ゲート電
極 １０６，２０６ Ｎ- 型拡散層 １０７，２０７ Ｐ- 型拡散層 １０８ フォトレジスト膜 １０９ａ，１０９ｂ，１１２ａ，１１２ａｂ，１１２
ｂ，１１２ｃ，１１２ｃｄ，１１２ｄ，２１２ａ，２１
２ａｂ，２１２ｂ Ｎ+ 型拡散層 １１０ａ，１１０ｂ，１１３ａ，１１３ａｂ，１１３
ｂ，１１３ｃ，１１３ｃｄ，１１３ｄ，２１３ａ，２１
３ａｂ，２１３ｂ Ｐ+ 型拡散層 １１１，２１１ 絶縁膜スペーサ １１４，２１４ 層間絶縁膜 １２１ａ，１２１ａｂ，１２１ｂ，１２１ｃ，１２１ｃ
ｄ，１２１ｄ，２２１ａ，２２１ａｂ，２２１ｂ Ｎ型
ソース・ドレイン領域 １２２ａ，１２２ａｂ，１２２ｂ，１２２ｃ，１２２ｃ
ｄ，１２２ｄ，２２２ａ，２２２ａｂ，２２２ｂ Ｐ型
ソース・ドレイン領域 １３１ａ〜１３１ｄ，２３１ａ，２３１ｂ Ｎ−ＭＯ
Ｓトランジスタ １３２ａ〜１３２ｄ，２３２ａ，２３２ｂ Ｐ−ＭＯ
Ｓトランジスタ １４１ａｂ，１４１ｃｄ，２４１ａｂ 単位セル
極 １０６，２０６ Ｎ- 型拡散層 １０７，２０７ Ｐ- 型拡散層 １０８ フォトレジスト膜 １０９ａ，１０９ｂ，１１２ａ，１１２ａｂ，１１２
ｂ，１１２ｃ，１１２ｃｄ，１１２ｄ，２１２ａ，２１
２ａｂ，２１２ｂ Ｎ+ 型拡散層 １１０ａ，１１０ｂ，１１３ａ，１１３ａｂ，１１３
ｂ，１１３ｃ，１１３ｃｄ，１１３ｄ，２１３ａ，２１
３ａｂ，２１３ｂ Ｐ+ 型拡散層 １１１，２１１ 絶縁膜スペーサ １１４，２１４ 層間絶縁膜 １２１ａ，１２１ａｂ，１２１ｂ，１２１ｃ，１２１ｃ
ｄ，１２１ｄ，２２１ａ，２２１ａｂ，２２１ｂ Ｎ型
ソース・ドレイン領域 １２２ａ，１２２ａｂ，１２２ｂ，１２２ｃ，１２２ｃ
ｄ，１２２ｄ，２２２ａ，２２２ａｂ，２２２ｂ Ｐ型
ソース・ドレイン領域 １３１ａ〜１３１ｄ，２３１ａ，２３１ｂ Ｎ−ＭＯ
Ｓトランジスタ １３２ａ〜１３２ｄ，２３２ａ，２３２ｂ Ｐ−ＭＯ
Ｓトランジスタ １４１ａｂ，１４１ｃｄ，２４１ａｂ 単位セル
Claims (2)
- 【請求項１】 側面に絶縁膜スペーサが設けられた第１
のゲート電極，第１のＮ型ソース・ドレイン領域および
第２のＮ型ソース・ドレイン領域を含んでシリコン基板
表面のＰ型領域の表面に設けられた第１のＮ型ＭＯＳト
ランジスタと、側面に絶縁膜スペーサが設けられた第２
のゲート電極，該第２のＮ型ソース・ドレイン領域およ
び第３のＮ型ソース・ドレイン領域とを含んで該Ｐ型領
域の表面に設けられた第２のＮ型ＭＯＳトランジスタ
と、該第１のゲート電極，第１のＰ型ソース・ドレイン
領域および第２のＰ型ソース・ドレイン領域を含んで該
シリコン基板表面のＮ型領域の表面に設けられた第１の
Ｐ型ＭＯＳトランジスタと、該第２のゲート電極，該第
２のＰ型ソース・ドレイン領域および第３のＰ型ソース
・ドレイン領域とを含んで該Ｎ型領域の表面に設けられ
た第２のＰ型ＭＯＳトランジスタとからなる単位セルを
有することと、 前記第１のＮ型ソース・ドレイン領域が前記第１のゲー
ト電極に自己整合的に前記Ｐ型領域表面に設けられたＮ
+ 型拡散層からなり、前記第２のＮ型ソース・ドレイン
領域が該第１のゲート電極並びに前記第２のゲート電極
に自己整合的に該Ｐ型領域表面に設けられたＮ- 型拡散
層と該第１のゲート電極側面並びに該第２のゲート電極
側面に設けられた絶縁膜スペーサに自己整合的に該Ｐ型
領域表面に設けられたＮ+ 型拡散層とからなり、前記第
３のＮ型ソース・ドレイン領域が該第２のゲート電極に
自己整合的に該Ｐ型領域表面に設けられたＮ+ 型拡散層
からなり、前記第１のＰ型ソース・ドレイン領域が該第
１のゲート電極に自己整合的に前記Ｎ型領域表面に設け
られたＰ+ 型拡散層からなり、前記第２のＰ型ソース・
ドレイン領域が該第１のゲート電極並びに該第２のゲー
ト電極に自己整合的に該Ｎ型領域表面に設けられたＰ-
型拡散層と該第１のゲート電極側面並びに該第２のゲー
ト電極側面に設けられた絶縁膜スペーサに自己整合的に
該Ｎ型領域表面に設けられたＰ+ 型拡散層とからなり、
前記第３のＰ型ソース・ドレイン領域が該第２のゲート
電極に自己整合的に該Ｎ型領域表面に設けられたＰ+ 型
拡散層からなることとを併せて特徴とするＣＭＯＳ型半
導体集積回路装置。 - 【請求項２】 前記単位セルを有することと、 側面に絶縁膜スペーサが設けられた第３のゲート電極，
第４のＮ型ソース・ドレイン領域および第５のＮ型ソー
ス・ドレイン領域を含んで前記シリコン基板表面の前記
Ｐ型領域の表面に設けられた第３のＮ型ＭＯＳトランジ
スタと、側面に絶縁膜スペーサが設けられた第４のゲー
ト電極，該第５のＮ型ソース・ドレイン領域および第６
のＮ型ソース・ドレイン領域とを含んで該Ｐ型領域の表
面に設けられた第４のＮ型ＭＯＳトランジスタと、該第
３のゲート電極，第４のＰ型ソース・ドレイン領域およ
び第５のＰ型ソース・ドレイン領域を含んで該シリコン
基板表面の前記Ｎ型領域の表面に設けられた第３のＰ型
ＭＯＳトランジスタと、該第４のゲート電極，該第５の
Ｐ型ソース・ドレイン領域および第６のＰ型ソース・ド
レイン領域とを含んで該Ｎ型領域の表面に設けられた第
４のＰ型ＭＯＳトランジスタとからなる第２の単位セル
を有することと、 前記第４のＮ型ソース・ドレイン領域が前記第３のゲー
ト電極に自己整合的に前記Ｐ型領域表面に設けられたＮ
- 型拡散層と該第３のゲート電極側面に設けられた絶縁
膜スペーサに自己整合的に該Ｐ型領域表面に設けられた
Ｎ+ 型拡散層とからなり、前記第５のＮ型ソース・ドレ
イン領域が該第３のゲート電極並びに前記第４のゲート
電極に自己整合的に該Ｐ型領域表面に設けられたＮ- 型
拡散層と該第３のゲート電極側面並びに該第４のゲート
電極側面に設けられた絶縁膜スペーサに自己整合的に該
Ｐ型領域表面に設けられたＮ+ 型拡散層とからなり、前
記第６のＮ型ソース・ドレイン領域が該第４のゲート電
極に自己整合的に該Ｐ型領域表面に設けられたＮ- 型拡
散層と該第４のゲート電極側面に設けられた絶縁膜スペ
ーサに自己整合的に該Ｐ型領域表面に設けられたＮ+ 型
拡散層とからなり、前記第４のＰ型ソース・ドレイン領
域が該第３のゲート電極に自己整合的に前記Ｎ型領域表
面に設けられたＰ- 型拡散層と該第３のゲート電極側面
に設けられた絶縁膜スペーサに自己整合的に該Ｎ型領域
表面に設けられたＰ+ 型拡散層とからなり、前記第５の
Ｐ型ソース・ドレイン領域が該第３のゲート電極並びに
該第４のゲート電極に自己整合的に該Ｎ型領域表面に設
けられたＰ- 型拡散層と該第３のゲート電極側面並びに
該第４のゲート電極側面に設けられた絶縁膜スペーサに
自己整合的に該Ｎ型領域表面に設けられたＰ+ 型拡散層
とからなり、前記第６のＰ型ソース・ドレイン領域が該
第４のゲート電極に自己整合的に該Ｎ型領域表面に設け
られたＰ- 型拡散層と該第４のゲート電極側面に設けら
れた絶縁膜スペーサに自己整合的に該Ｎ型領域表面に設
けられたＰ+ 型拡散層とからなることとを併せて特徴と
する請求項１記載のＣＭＯＳ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294847A JP2972533B2 (ja) | 1994-11-29 | 1994-11-29 | Ｃｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294847A JP2972533B2 (ja) | 1994-11-29 | 1994-11-29 | Ｃｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153802A true JPH08153802A (ja) | 1996-06-11 |
| JP2972533B2 JP2972533B2 (ja) | 1999-11-08 |
Family
ID=17813029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294847A Expired - Fee Related JP2972533B2 (ja) | 1994-11-29 | 1994-11-29 | Ｃｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972533B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200757A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPH0230185A (ja) * | 1988-07-20 | 1990-01-31 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPH04258160A (ja) * | 1991-02-13 | 1992-09-14 | Nec Corp | 半導体装置 |
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1994
- 1994-11-29 JP JP6294847A patent/JP2972533B2/ja not_active Expired - Fee Related
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2972533B2 (ja) | 1999-11-08 |
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