JPS5935465A - Ｃｍｏｓ素子構造 - Google Patents
Ｃｍｏｓ素子構造Info
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- JPS5935465A JPS5935465A JP57146700A JP14670082A JPS5935465A JP S5935465 A JPS5935465 A JP S5935465A JP 57146700 A JP57146700 A JP 57146700A JP 14670082 A JP14670082 A JP 14670082A JP S5935465 A JPS5935465 A JP S5935465A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、同一基板上にｐチャネル・トランジスタとれ
チャネル・トランジスタを対にして形成した所謂ＣＭＯ
Ｓ集積回路装置に於けるＣＭＯ５素子構造の改良に関す
る。
チャネル・トランジスタを対にして形成した所謂ＣＭＯ
Ｓ集積回路装置に於けるＣＭＯ５素子構造の改良に関す
る。
従来技術と問題点
ＣＭＯ５素子は低消費電力、広い動作電圧範囲など優れ
た特長を有し、大規模集積回路においても広く用いられ
ている。しかしながら、ＣＭＯ５素子の場合、外来雑音
が入力または出力端子に加わると異常電流が流れ続ける
いわゆるラッチアップ現象が起シやすい。このラッチア
ップ現象はＣＭＯ５素子構成上生じる寄生サイリスタに
よるもので、ラッチアンプ防止が設計上の重要な課題と
なっている。以下、ラッチアップ現象の詳細を図面を用
いて説明する。
た特長を有し、大規模集積回路においても広く用いられ
ている。しかしながら、ＣＭＯ５素子の場合、外来雑音
が入力または出力端子に加わると異常電流が流れ続ける
いわゆるラッチアップ現象が起シやすい。このラッチア
ップ現象はＣＭＯ５素子構成上生じる寄生サイリスタに
よるもので、ラッチアンプ防止が設計上の重要な課題と
なっている。以下、ラッチアップ現象の詳細を図面を用
いて説明する。
第１圀は従来のＣＭＯ５素子の要部断面模式図である。
図に於いて、１はｐ−型牛導体基板、２はｎ−型ウェル
、３はｐチャネルＭＯ５）ランリスクのｐ＋型ソース領
域及びｐ＋型ドレイン領域、４はｎチャネルＭＯ５）ラ
ンリスクのｎ中型ソース領域及びｎ＋型ドレイン領域を
それぞれ示す。
、３はｐチャネルＭＯ５）ランリスクのｐ＋型ソース領
域及びｐ＋型ドレイン領域、４はｎチャネルＭＯ５）ラ
ンリスクのｎ中型ソース領域及びｎ＋型ドレイン領域を
それぞれ示す。
図から判るように、０ＭＯ５素子においては同一基板上
にｐチャネルＭＯ５）ランリスクとｎチャネルＭＯ５）
ランリスクを作成する為、基板、ウェル。
にｐチャネルＭＯ５）ランリスクとｎチャネルＭＯ５）
ランリスクを作成する為、基板、ウェル。
ソース領域、ドレイン領域、ガード・リング領域など濃
度及び伝導型を異にする不純物層が共存している。その
為、それ等異種不純物層間にｎｐｔｔ及びｐｎｐ型バイ
ポーラ・トランジスタが形成され、それが互に連なって
ｐｎｐｎ構造の寄生サイリスクが生成される。
度及び伝導型を異にする不純物層が共存している。その
為、それ等異種不純物層間にｎｐｔｔ及びｐｎｐ型バイ
ポーラ・トランジスタが形成され、それが互に連なって
ｐｎｐｎ構造の寄生サイリスクが生成される。
第２図は、その様子を説明する等価回路図である。
図に於いて、Ｔｒｌは寄生ｐｎｐ型バイポーラ・トラン
ジスタ、Ｔデ２は寄生ｎｐｎ型バイポーラ・トランジス
タ、ＫＤＤは電源電位レベル、ＦＩｌ！８は接地レベル
をそれぞれ示す。
ジスタ、Ｔデ２は寄生ｎｐｎ型バイポーラ・トランジス
タ、ＫＤＤは電源電位レベル、ＦＩｌ！８は接地レベル
をそれぞれ示す。
図に見られるように、伺等かの理由で雑音電流１、が流
れると、それをトリガとしてトランジスタＴｒ１ｖＴデ
２がオンとなシ、電源端子からアース端子へ電流が流れ
続けることになる。これがラッチアップ現象である。
れると、それをトリガとしてトランジスタＴｒ１ｖＴデ
２がオンとなシ、電源端子からアース端子へ電流が流れ
続けることになる。これがラッチアップ現象である。
ラッチアップ防止法としてはトランジスタＴｒ１あるい
はＴｒ２の電流増幅率４７１１を低減させることが有効
である。電流増幅率ＡＦＩｆはよく知られているとおシ
、エミッタ注入効率およびベース輸送効率により定まる
。従来技術では寄生バイポーラトランジスタのベースと
して働くウェルを深くして、実効ベース幅を広くとシ、
ベース輸送効率の低下によシミ流増幅率ｈ７Ｋを低減し
、ラッチアップを避けてきた。
はＴｒ２の電流増幅率４７１１を低減させることが有効
である。電流増幅率ＡＦＩｆはよく知られているとおシ
、エミッタ注入効率およびベース輸送効率により定まる
。従来技術では寄生バイポーラトランジスタのベースと
して働くウェルを深くして、実効ベース幅を広くとシ、
ベース輸送効率の低下によシミ流増幅率ｈ７Ｋを低減し
、ラッチアップを避けてきた。
しかしながら、このような方法は高密度化に向かない長
時間の高温拡散を要するなど、ＭＯ５素子の特長である
高密度、短い製作期間という長所を減殺してしまう欠点
があった。
時間の高温拡散を要するなど、ＭＯ５素子の特長である
高密度、短い製作期間という長所を減殺してしまう欠点
があった。
発明の目的
本発明は、０ＭＯ５素子を構成するｐチャネルＭＯ５）
ランリスク及びｎチャネルＭＯ，Ｓ ）ランリスクのい
ずれか一方或いは両方のソース領域及びドレイン領域の
平均不純物濃度を適切に選択する極めて簡単な手段に依
シ、例えは、２μｍ以下の浅いウェルを用いてもラッチ
アップを生じないようにして、これに依シ、集積性を大
きく向上させようとするものである。
ランリスク及びｎチャネルＭＯ，Ｓ ）ランリスクのい
ずれか一方或いは両方のソース領域及びドレイン領域の
平均不純物濃度を適切に選択する極めて簡単な手段に依
シ、例えは、２μｍ以下の浅いウェルを用いてもラッチ
アップを生じないようにして、これに依シ、集積性を大
きく向上させようとするものである。
発明の構成
前述したようにラッチアップ防止には會生バイポーラト
ランジスタの電流増幅率ＡＰＩＩｔの低減が有効でアシ
、従来技術では４ＦＫ低減のため、主としてベース輸送
効率の低下をはかっていた。
ランジスタの電流増幅率ＡＰＩＩｔの低減が有効でアシ
、従来技術では４ＦＫ低減のため、主としてベース輸送
効率の低下をはかっていた。
本発明においては、集積度を低下させないようにする為
、前述のエミッタ注入効率に着目した。
、前述のエミッタ注入効率に着目した。
通常の０ＭＯ５素子では基板ないしウェルの不純物濃度
は１０１５〜１０１６／ｃｔｒＬ３であシ、ソース・ド
レイン領域の不純物濃度はｌＸ１０２°／ｃｔｘ”以上
である。このような条件下ではエミッタ注入効率は０．
９９以上となシ、電流増幅率ＡＩＦ１ｅが２００以上と
なるような寄生バイポーラトランジスタが生成されてい
る。
は１０１５〜１０１６／ｃｔｒＬ３であシ、ソース・ド
レイン領域の不純物濃度はｌＸ１０２°／ｃｔｘ”以上
である。このような条件下ではエミッタ注入効率は０．
９９以上となシ、電流増幅率ＡＩＦ１ｅが２００以上と
なるような寄生バイポーラトランジスタが生成されてい
る。
エミッタ注入効率はベース不純物一度およびエミッタ不
純物濃度に依存する。本発明ではこのエミッタ不純物濃
度を引下げてエミッタ注入効率を低下させ、寄生バイポ
ーラトランジスタの動作を阻止する。そのためエミッタ
として慟（ＭＯ５素子のソース・ドレイン領域の平均不
純物濃度を１×１Ｑ１９／６ｔｎ３以下とする。
純物濃度に依存する。本発明ではこのエミッタ不純物濃
度を引下げてエミッタ注入効率を低下させ、寄生バイポ
ーラトランジスタの動作を阻止する。そのためエミッタ
として慟（ＭＯ５素子のソース・ドレイン領域の平均不
純物濃度を１×１Ｑ１９／６ｔｎ３以下とする。
第３図はベース濃度１ ×１０ ”７ｃｍ” 、ベース
幅６μｍのバイポーラトランジスタにおけるエミッタ濃
度と電流増幅率ＡＦＥの関係である。エミッタ濃度がｌ
Ｘ１０１９／ｃｍ３以下になると電流増幅率が大幅に低
下することがわかる。したがって寄生バイポーラトラン
ジスタのエミッタ（すなわち０ＭＯ５素子のソース・ド
レイン領域）の平均不純物濃度を１×１０１９／ ａｍ
”以下の値とすることにょυ、ラッチアップ防止がはか
れる。
幅６μｍのバイポーラトランジスタにおけるエミッタ濃
度と電流増幅率ＡＦＥの関係である。エミッタ濃度がｌ
Ｘ１０１９／ｃｍ３以下になると電流増幅率が大幅に低
下することがわかる。したがって寄生バイポーラトラン
ジスタのエミッタ（すなわち０ＭＯ５素子のソース・ド
レイン領域）の平均不純物濃度を１×１０１９／ ａｍ
”以下の値とすることにょυ、ラッチアップ防止がはか
れる。
ソース・ドレイン領域の平均不純物濃度を従来よシ引下
げることは製造プロセスには何ら問題を起さず、すこぶ
るプロセス適合性がよい。
げることは製造プロセスには何ら問題を起さず、すこぶ
るプロセス適合性がよい。
またエミッタ注入効率を低下させることにより、従来の
ような深いウェルは不要となシ、２μｍ程度の浅いウェ
ルでもラッチアップを防止できる。したがって本発明は
簡単な製造条件変更により１製造プロセスの迅速化およ
び高密度化が達成できる特長を有する。
ような深いウェルは不要となシ、２μｍ程度の浅いウェ
ルでもラッチアップを防止できる。したがって本発明は
簡単な製造条件変更により１製造プロセスの迅速化およ
び高密度化が達成できる特長を有する。
なお、通常、ソース・ドレイン領域の不純物濃度を低下
させると、ソース・ドレインの抵抗が増大することにな
ｐ、ＭＯＳトランジスタの特性が劣化する。そのため、
本発明のごとくソース・ドレイン領域の平均不純物濃度
を低下させる場合、抵抗の増大を防止するため、ソース
・ドレイン領域の開口部に金属あるいは金属シリサイド
を積層することが望ましい。
させると、ソース・ドレインの抵抗が増大することにな
ｐ、ＭＯＳトランジスタの特性が劣化する。そのため、
本発明のごとくソース・ドレイン領域の平均不純物濃度
を低下させる場合、抵抗の増大を防止するため、ソース
・ドレイン領域の開口部に金属あるいは金属シリサイド
を積層することが望ましい。
発明の実施例
第４図は本発明一実施例の要部断面模式図であり、第１
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に関して説明した部分と同部分は同記号で指示しであ
る。
この実施例を作製するには次のようにする。
面指数（１００） 、抵抗率２０Ω・Ｃｍであるｐ−型
シリコン半導体基板１にリンをイオン注入して平均不純
物濃度４ｘ１０１５／ａｓ３．深さ２μｍのウェル２を
形成した。素子分離、 ＭＯＳ ）ランリスクの閾値調
整。
シリコン半導体基板１にリンをイオン注入して平均不純
物濃度４ｘ１０１５／ａｓ３．深さ２μｍのウェル２を
形成した。素子分離、 ＭＯＳ ）ランリスクの閾値調
整。
リン含有ポリシリコンゲート電極を形成後、ソース・ド
レイン領域６，４をイオン注入によシ形成した。なお、
領域３の平均不純物濃度は５Ｘ１０”７０ｍ３であシ、
接合深さ０．５μｍである。一方領域４の平均不純物濃
度は従来法と同じ＜１×１０２０／Ｃｍ３とし、接合深
さは０．５μｍとした。次にソース・ドレイン領域３，
４の開口部に白金シリサイド５を形成し、ソース・ドレ
インの低抵抗化を行なった。その後、層間絶縁膜形成、
スルーホール形成、配線形成を行なう。
レイン領域６，４をイオン注入によシ形成した。なお、
領域３の平均不純物濃度は５Ｘ１０”７０ｍ３であシ、
接合深さ０．５μｍである。一方領域４の平均不純物濃
度は従来法と同じ＜１×１０２０／Ｃｍ３とし、接合深
さは０．５μｍとした。次にソース・ドレイン領域３，
４の開口部に白金シリサイド５を形成し、ソース・ドレ
インの低抵抗化を行なった。その後、層間絶縁膜形成、
スルーホール形成、配線形成を行なう。
このようにして形成したＣＭＯＳ素子に於けるウェルを
ベースとする寄生バイポーラ素子では電流増幅率ｈＰＩ
！！が２０付近に分布し、従来法に比較して１／１ｏ以
下にｈｌＢを低減できていることがわかった。このため
寄生サイリスクをターンオンさせるだめの雑音トリガ電
圧、すなわちブレークオーバ電圧は３０Ｏｒ以上となシ
、ラッチアップは実効上阻止しうろことがわかった。ま
たウェル内のｐチャネルＭＯ５）ランリスクの特性は従
来法に依る場合と同一であった。
ベースとする寄生バイポーラ素子では電流増幅率ｈＰＩ
！！が２０付近に分布し、従来法に比較して１／１ｏ以
下にｈｌＢを低減できていることがわかった。このため
寄生サイリスクをターンオンさせるだめの雑音トリガ電
圧、すなわちブレークオーバ電圧は３０Ｏｒ以上となシ
、ラッチアップは実効上阻止しうろことがわかった。ま
たウェル内のｐチャネルＭＯ５）ランリスクの特性は従
来法に依る場合と同一であった。
上記実施例ではｐチャネルＭＯ５）ランリスクのみに本
発明の構造を適用したが、ｐチャネル、ｎチャネル両方
のＭＯＳ ）ランリスクに適用すればさらにラッチアッ
プが起シ難くなることは明白である。
発明の構造を適用したが、ｐチャネル、ｎチャネル両方
のＭＯＳ ）ランリスクに適用すればさらにラッチアッ
プが起シ難くなることは明白である。
発明の効果
以上述べたようにソース・ドレイン領域の平均不純物濃
度をＩ Ｘ １０ ”／ａｍ、３以下に低減させること
により、２μｍ以下という浅いウェル深さでもラッチア
ップを防止できる。このため従来法での問題点、すなわ
ち深いウェル形成に伴なう拡散の横波が９による素子密
度の低下は＋９イ決でき、尚密度なｃ’ｕｏｓ素子を実
現しうる。さらに浅いウェルでよいため、ウェル形成の
熱処理温度および時間の低減ができ、これに伴ない欠陥
の発生頻度低減および工程所要時間の短縮も可能となる
。またさらにソース・ドレイン不純物濃度低減によシシ
ョートチャネル効果の抑制という利点も生じている。
度をＩ Ｘ １０ ”／ａｍ、３以下に低減させること
により、２μｍ以下という浅いウェル深さでもラッチア
ップを防止できる。このため従来法での問題点、すなわ
ち深いウェル形成に伴なう拡散の横波が９による素子密
度の低下は＋９イ決でき、尚密度なｃ’ｕｏｓ素子を実
現しうる。さらに浅いウェルでよいため、ウェル形成の
熱処理温度および時間の低減ができ、これに伴ない欠陥
の発生頻度低減および工程所要時間の短縮も可能となる
。またさらにソース・ドレイン不純物濃度低減によシシ
ョートチャネル効果の抑制という利点も生じている。
第１図は従来のＣＭＯＳ素子の要部断面模式図、第２図
は寄生サイリスタの等価回路図、第６図は寄生バイポー
ラトランジスタのエミッタ濃度と電流増幅率の関係を示
す線図、第４図は本発明の１実施例を示す要部断面模式
図である。 １・・・基板、２・・・ウェル、６・・・ｐチャネルＭ
Ｏ５）ランリスクのソース・ドレイン領域、４・・・ｎ
チャネルＭＯＳ ）ランリスクのソース・ドレイン領域
、５・・・白金シリサイド。 特許出願人日本電信電話公社 代理人弁理士 玉 蟲 久 五 部（外３名）第１図 第２図 第３図 エミッタ濃度Ｎｎ （／ｃｍ３） 第４図
は寄生サイリスタの等価回路図、第６図は寄生バイポー
ラトランジスタのエミッタ濃度と電流増幅率の関係を示
す線図、第４図は本発明の１実施例を示す要部断面模式
図である。 １・・・基板、２・・・ウェル、６・・・ｐチャネルＭ
Ｏ５）ランリスクのソース・ドレイン領域、４・・・ｎ
チャネルＭＯＳ ）ランリスクのソース・ドレイン領域
、５・・・白金シリサイド。 特許出願人日本電信電話公社 代理人弁理士 玉 蟲 久 五 部（外３名）第１図 第２図 第３図 エミッタ濃度Ｎｎ （／ｃｍ３） 第４図
Claims (1)
- 【特許請求の範囲】 ｔ ｐチャネルおよびｎチャネルＭＯ５）ランジスタ
から構成されるＣＭＯ５素子において、該ｐチャネルＭ
Ｏ５）ランジスタおよびｎチャネルＭＯ５）ランジスタ
の一方あるいは両方のソース・ドレイン領域の平均不純
物濃度を１ｘ １Ｑ ”／ａｍ”以下の濃度とすること
を特徴とするＣＭＯ５素子構造。 ２、 ｐチャネルおよびｎチャネルＭＯ５）ランジス
タから構成されるｃｕｏｓ素子において、該ｐチャネル
ｘｉｓ ） ５ンジスタおよびｎチャネルＭＯ５）ラン
ジスタの一方あるいは両方のソース・ドレイン領域の平
均不純物濃度を１ｘ １Ｑ ”／ ｃｍ”以下の濃、
度とするとともにソース・ドレイン領域の開口部上に金
属あるいは金属シリサイドを積層したことを特徴とする
ＣＭＯ５素子構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146700A JPS5935465A (ja) | 1982-08-24 | 1982-08-24 | Ｃｍｏｓ素子構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146700A JPS5935465A (ja) | 1982-08-24 | 1982-08-24 | Ｃｍｏｓ素子構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935465A true JPS5935465A (ja) | 1984-02-27 |
Family
ID=15413573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57146700A Pending JPS5935465A (ja) | 1982-08-24 | 1982-08-24 | Ｃｍｏｓ素子構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935465A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0352890A2 (en) * | 1988-06-20 | 1990-01-31 | AT&T Corp. | Field effect devices having shallow junctions |
| US5063422A (en) * | 1988-06-20 | 1991-11-05 | At&T Bell Laboratories | Devices having shallow junctions |
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