KR100594233B1 - 바이씨모스 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims description 38
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 29
- 239000002019 doping agent Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000059 patterning Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000004151 rapid thermal annealing Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000010405 reoxidation reaction Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명의 바이씨모스(BiCMOS) 제조방법에서는 게이트용 도전층을 패터닝하여 CMOS 영역에 게이트를 형성함과 동시에 바이폴라 트랜지스터 영역의 활성 영역을 오픈하는 개구부를 정의하는 도전층 패턴을 형성한다. 이후 CMOS 공정을 진행하면서 바이폴라 트랜지스터 공정을 진행한다. 이렇게 함으로써 마스크 적용 수를 감소시키고 소자 특성의 저하를 방지할 수 있다.
Description
도 1 내지 도 8은 본 발명에 따른 바이씨모스(BiCMOS) 제조방법의 제1 실시예를 설명하기 위한 각 공정별 단면도이다.
도 9는 본 발명에 따른 BiCMOS 제조방법의 제2 실시예를 설명하기 위한 단면도이다.
도 10은 본 발명에 따른 BiCMOS 제조방법의 제3 실시예를 설명하기 위한 단면도이다.
도 11은 본 발명에 따른 BiCMOS 제조방법의 제4 실시예를 설명하기 위한 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100...반도체 기판 114...게이트 산화막
116...게이트용 도전층 116a...게이트
116b...도전층 패턴 117...열산화막
118...개구부 120a...게이트 스페이서
120b...스페이서 122a, 122b...베이스용 도전층
122c...외인성 베이스 영역 124...절연막
126...에미터 윈도우 128...에미터용 도전층
130...베이스 132, 132'...소오스/드레인
본 발명은 바이폴라 트랜지스터와 씨모스(complementary metal oxide semiconductor : CMOS) 트랜지스터를 융합한 바이씨모스(BiCMOS) 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터로는 이종 접합 바이폴라 트랜지스터(heterojunction bipolar transistor : HBT)를 사용하는 BiCMOS 제조방법에 관한 것이다.
초고속 통신기술의 발달에 따라 고주파 작동 트랜지스터의 개발이 빠른 속도로 진행되고 있다. 특히 최근에는 고주파 작동 트랜지스터 소자에 SiGe HBT를 이용하고 있다. SiGe HBT가 일반적인 바이폴라 트랜지스터와 다른 점은 베이스를 SiGe 에피택셜층으로 형성한다는 것이다. SiGe은 Si보다 에너지 밴드갭이 작기 때문에 이를 베이스로 사용한 HBT는 전류이득과 동작속도가 상당히 개선된다. 그리고, 베이스에 도펀트 도핑 농도를 높여도 전류이득값이 저하되지 않고, 베이스 저항이 낮아지므로 잡음지수(figure of noise)를 낮출 수 있다. 뿐만 아니라 동작전압도 감소되기 때문에 저전력화가 가능하다. 또한, SiGe 내의 Ge 함량과 분포를 조절하여 fT(전이 주파수) 및 fMAX(최대 진동 주파수)를 증가시킬 수 있다. 따라서, SiGe HBT는 fT 및 fMAX가 50㎓ 이상의 고주파 동작 소자로 통신용 소자 등에 널리 쓰 이고 있다.
이러한 HBT는 보통 CMOS 트랜지스터와 융합되어 BiCMOS 소자로 사용된다. 일반적으로 알려진 BiCMOS는 실리콘 기판 상에 CMOS 트랜지스터와 바이폴라 트랜지스터가 융합된 것인데, 진보된 BiCMOS 기술은 바이폴라 트랜지스터 대신 SiGe HBT를 사용하는 것이다. SiGe으로 된 베이스는 아날로그 신호처리를 위한 고성능의 HBT를 위한 것이고, CMOS 트랜지스터는 디지털 신호처리 및 데이터 저장을 위한 것이다.
이와 같은 SiGe HBT는 기존의 Ⅲ-Ⅴ족 화합물 반도체와 동일한 성능을 보이면서도 실리콘 제조공정을 그대로 적용함에 따라 저가격 구현이 가능하다. 또한 실리콘 반도체 기술을 적용함에 따라 소위 "시스템 온 칩(system on chip : SOC)"을 가능케 함으로써 응용성이 증가되고 있다.
그런데, 기존의 SiGe HBT 제조공정을 CMOS 트랜지스터 제조공정과 융합한 SiGe BiCMOS 공정에서는, CMOS 트랜지스터 형성 후 HBT를 구현하거나 CMOS 트랜지스터 공정 중간에 HBT 공정을 삽입하였다. 이러한 공정은 기존의 CMOS 트랜지스터 공정에 HBT 공정을 단순히 추가하는 방식이기 때문에, CMOS 트랜지스터 공정과는 다른 공정이 추가됨에 따라 CMOS 트랜지스터의 소자 성능을 열화시키는 문제점이 발생한다. 예를 들어, CMOS 트랜지스터의 소오스/드레인까지 형성한 후에 HBT의 에미터 도펀트 드라이브-인(drive-in) 공정을 진행하면 열적 부담(thermal budget) 때문에 소오스/드레인 접합 모양이 변화되어 CMOS 트랜지스터의 성능이 열화된다.
그리고, 기존의 CMOS 트랜지스터 공정에 HBT 공정을 단순히 추가하는 방식에 서는 HBT 구현을 위한 포토리소그라피 공정을 진행하려면 7-8매 정도의 마스크가 추가로 필요해지는 등, 마스크의 수, 공정 단계 수가 증가하는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 CMOS 트랜지스터 성능을 열화시키는 문제없이 CMOS 트랜지스터와 바이폴라 트랜지스터가 융합된 BiCMOS 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 BiCMOS 제조방법에서는 기판을 CMOS 영역과 바이폴라 트랜지스터 영역으로 한정한다. 상기 기판 위에 게이트 산화막을 형성한 다음, 게이트용 도전층을 형성한다. 상기 게이트용 도전층을 패터닝하여 상기 CMOS 영역에 게이트를 형성함과 동시에 상기 바이폴라 트랜지스터 영역에 도전층 패턴을 형성하여 활성 영역을 오픈하는 개구부를 정의하도록 한다. 그런 다음, 상기 게이트 측벽에 게이트 스페이서를 형성함과 동시에 상기 개구부 내벽에 스페이서를 형성한 후, 상기 스페이서가 형성된 결과물 상에 베이스용 도전층을 형성한다. 상기 베이스용 도전층 위로 절연막을 형성한 후, 상기 에미터용 도전층 위의 소정 부분을 식각하여 에미터 윈도우를 형성한다. 상기 에미터 윈도우 위로 에미터용 도전층을 형성한 다음, 상기 에미터용 도전층과 상기 절연막을 패터닝하여 에미터를 형성한다. 이어서, 상기 베이스용 도전층을 패터닝하여 베이스를 형성한 후, 상기 게이트 양측에 소오스/드레인을 형성한다.
상기 소오스/드레인을 LDD(Lightly Doped Drain) 구조로 형성하기 위하여, 상기 게이트를 형성한 다음 LDD 저농도 이온주입 단계를 더 포함할 수 있다. 그러나, LDD 저농도 이온주입 단계는 상기 게이트 스페이서를 형성한 다음에 실시할 수도 있다. 소오스/드레인을 형성하는 단계 동안에 상기 바이폴라 트랜지스터 영역에도 이온주입을 실시하여 외인성 베이스(extrinsic base) 영역을 형성하는 단계를 포함하는 것이 바람직하다.
상기 소오스/드레인을 형성하는 단계는 상기 게이트와 게이트 스페이서를 마스크로 하여 고농도 이온주입을 실시하는 단계; 및 RTA(Rapid Thermal Annealing) 방식을 이용하여 고농도 이온주입 도펀트를 드라이브-인시키는 단계를 포함할 수 있는데, 상기 드라이브-인시키는 단계와 동시에 상기 에미터 안의 도펀트도 드라이브-인되도록 할 수 있다.
이상과 같이, CMOS 트랜지스터의 게이트 패터닝 단계를 바이폴라 트랜지스터의 활성 영역 정의에 적용함에 따라 바이폴라 트랜지스터 영역에서의 필드 영역의 리세스가 없고 베이스의 저항을 낮게 구현할 수 있는 특징이 있다. 이와 같은 방식으로 BiCMOS를 구현하는 경우, BiCMOS 구현을 위해 본 발명 공정이 필요로 하는 추가 마스크는 에미터 윈도우를 오픈하기 위한 것, 에미터용 도전층을 패터닝하기 위한 것, 그리고 베이스용 도전층을 패터닝하기 위한 것 3매뿐이다. 따라서, 포토리소그라피 공정을 줄일 수 있다. 특히 CMOS의 열 공정과 바이폴라 트랜지스터의 열적 부담을 융합할 수 있는 특징이 있다. 이와 같은 열 공정을 융합하는 경우, 도펀트의 아웃-디퓨전(out-diffusion)이 최소화되어, CMOS의 성능을 열화시키지 않고 고성능 바이폴라 트랜지스터를 융합시킴에 따라 고성능 통신용 소자와 고성능 디지털 처리 소자를 융합한 SOC 구현이 가능해질 수 있다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
첨부한 도면 도 1 내지 도 8은 본 발명에 따른 BiCMOS 제조방법의 제1 실시예를 설명하기 위한 각 공정별 단면도이다. 본 실시예에서는 바이폴라 트랜지스터가 SiGe HBT 타입인 경우를 예로 든다.
먼저 도 1을 참조하여, P-형의 도펀트를 포함하는 반도체 기판(100), 예를 들어, P-형 실리콘 기판을 준비한다. 이러한 P-형의 반도체 기판(100)의 HBT 영역 쪽에 소정 부분이 개방된 마스크를 사용하고 여기에 비소(As) 같은 N+형의 도펀트를 주입하여, 매몰 컬렉터층(104, N-BL)을 형성한다. 이 때, CMOS 형성 부위에 P+형의 도펀트를 주입하여 P+ 영역(102)을 형성하거나 매몰 컬렉터층(104)과 함께 도펀트를 주입하여 N+ 영역을 형성하기도 한다. 그 위에 상압 화학 기상 증착(APCVD) 방식 등으로 컬렉터층(106)을 에피택셜 성장시킨 후 확산을 시키면, 매몰 컬렉터층(104)으로부터 도펀트가 확산되어 N-형 에피택셜층이 된다. 여기서 저농도를 의미하는 (-)는 대개 1016/cm3의 오더를 의미하고, 고농도를 의미하는 (+)는 대개 1019/cm3의 오더를 의미하는 것으로 한다.
다음, 컬렉터층(106)에서 활성 영역 이외의 부분인 반도체 기판(100)에 공지의 방식으로 소자분리막, 예컨대 PST(Poly Silicon Filled Deep Trench)(108)와 STI(Shallow Trench Isolation)(110)를 형성한다. PST(108) 형성은 생략할 수 있으며, 도시한 바와 같이 HBT 영역 쪽에 형성한다면 STI(110)를 형성하는 공정 중에 추가할 수 있다. PST(108)와 STI(110)는 이웃하는 트랜지스터와 전기적으로 격리하기 위하여 형성하는 것이다. 또한, CMOS가 형성될 CMOS 영역과 HBT가 형성될 HBT 영역을 한정하는 역할을 한다. 이어서, 컬렉터층(106) 중 나중에 컬렉터 전극이 형성될 부분이 개방된 마스크를 사용하고 여기에 N+형 도펀트 이온주입을 실시하여 N+ 서브컬렉터 콘택(미도시)을 형성하는 단계를 추가로 수행할 수도 있다.
다음 도 2에서와 같이, CMOS 영역 쪽에 N 웰(미도시)과 P 웰(113)을 형성한 다음, 필요에 따라 커패시터(예컨대, De-coupling 커패시터) 등을 형성한다. CMOS 트랜지스터는 이 분야에 잘 알려져 있는 대로, N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터가 집적된 것이다. 설명의 편의를 위하여 본 명세서에서는 N 채널 MOS 트랜지스터의 경우만을 도시하고 설명하지만, 반대되는 도전형을 도입하면 P 채널 MOS 트랜지스터를 형성할 수 있고, 그 둘을 집적하여 CMOS 트랜지스터를 형성할 수 있다.
다음, CMOS 공정의 게이트용 도전층 형성 단계 및 게이트 스페이서 형성은 동일하게 진행된다.
먼저 반도체 기판(100) 전면에 게이트 산화막(114)을 형성한다. 게이트 산화막(114)은 예컨대, 실리콘 산화막, 티타늄 산화막, 알루미늄 산화막, 하프늄 산화막 혹은 탄탈륨 산화막을 증착하여 형성할 수 있다. 이러한 산화막을 증착하는 데에는 통상적인 증착 방법, 예컨대 화학 기상 증착, SACVD, 저압 화학 기상 증착(LPCVD) 또는 플라즈마 인가 화학 기상 증착(PECVD)이 이용될 수 있다. 증착 산화막 대신에. 반도체 기판(100)을 열산화시켜 실리콘 산화막을 형성할 수도 있다. 이어서, 게이트 산화막(114) 위로 게이트용 도전층(116), 예컨대 도프트 폴리실리콘층을 형성한다. 도프트 폴리실리콘은 LPCVD로 500℃ 내지 700℃의 온도에서 증착할 수 있다.
다음으로 도 3에 도시한 바와 같이, 게이트용 도전층(116)을 패터닝하여 CMOS 영역의 게이트(116a)를 형성하면서 이와 동시에 HBT 영역에는 도전층 패턴(116b)을 형성한다. 도전층 패턴(116b)은 HBT 영역의 활성 영역을 오픈하는 개구부(118)를 정의하도록 형성한다.
다음, 도 4에서와 같이 게이트(116a)가 형성된 결과물 위로 산화막이나 질화막 혹은 산화질화막 등을 얇게 증착하여 절연막(120)을 형성한다. 이 절연막(120)을 에치백함으로써, 게이트(116a)의 측벽에 게이트 스페이서(120a)를 형성한다. 이와 동시에 개구부(118)의 내벽에도 스페이서(120b)가 형성되며, 이 스페이서(120b)는 HBT 영역의 필드 리세스 방지를 담당하게 된다. 그리고, 게이트 스페이서(120a)와 스페이서(120b)는 폴리실리콘막으로 형성할 수도 있다. 폴리실 리콘막으로 형성한 다음, HBT 영역 쪽의 스페이서(120b)에만 도펀트를 주입하거나 후속 공정에서 상부의 베이스용 도전층(미도시)에서 확산된 도펀트에 의하여 HBT 영역 쪽의 스페이서(120b)만 도프트 폴리실리콘이 된다. 이러한 도프트 폴리실리콘 스페이서는 후속 공정에서 형성하는 베이스용 도전층과 함께 베이스로 사용될 수 있다.
다음으로, 도 5에서와 같이 스페이서(120b)가 형성된 결과물 상에 베이스용 도전층(122a, 122b)을 형성한다. 베이스용 도전층은 바람직하게는 SiGe층이다. 개구부(118) 안의 게이트 산화막(114) 부분을 제거하여 기판(100) 표면을 노출시킨 다음 SiGe 증착을 실시하면 개구부(118) 안에서는 SiGe 에피택셜층(122a)이 형성된다. 그러나, 다결정 위에 증착되는 나머지 부분은 모두 폴리 SiGe층(122b)이 된다. SiGe층을 형성할 때에는 도펀트가 도핑되지 않은 Si층을 씨앗층으로서 형성한 위에 SiGe층, 도펀트가 도핑된 SiGe층을 차례로 형성하는 것이 바람직하다.
구체적으로 HBT 영역에서 개구부(118) 안의 게이트 산화막(114)을 습식 세정으로 제거한다. 습식 세정으로 산화막을 제거하는 데에 잘 알려져 있는 HF 희석액 또는 BOE(Buffered Oxide Etchant)를 이용할 수 있다. 이어서, 노출된 반도체 기판(100) 면에 SiGe 에피택셜층(122a)을 성장한다. SiGe 에피택셜층(122a)을 성장시킬 때 인시튜로 2차원 도핑을 다수번 실시할 수 있다. 이 때, 2차원 도핑이란 Si 소오스 및 Ge 소오스를 공급하여 에피택셜층을 성장시킬 때, 일정 시간 동안 도핑 소오스를 공급하는 것을 의미한다. 이러한 SiGe 에피택셜층(122a)은 계면에 탄소(C)와 산소(O)의 양이 적어야 하며 도핑 농도를 정확히 조절하여야 한다. 다결 정 위에 증착되는 나머지 부분은 모두 폴리 SiGe층(122b)이 된다. 그런 다음, 베이스용 도전층(122a, 122b) 위에 에미터와 베이스 분리를 위한 절연막(124), 예컨대 산화막을 형성한다.
도 6을 참조하여, 에미터/베이스 접합을 위해 절연막(124)을 식각하여 에미터 윈도우(126)를 오픈시킨다. 앞의 도 1 내지 도 5를 참조하여 설명한 단계는 CMOS 공정을 진행하면서 HBT 공정을 함께 하였기 때문에 추가로 필요한 마스크가 없다. 도 6의 단계에 이르러서야 에미터 윈도우를 오픈하기 위한 마스크가 1매 필요하다. 그런 다음, 에미터 윈도우(126) 위로 에미터용 도전층(128), 예컨대 도프트 폴리실리콘층을 형성한다. 예를 들어, 폴리실리콘 증착과 동시에 도펀트가 주입되는 인시튜 방식으로 형성한다. 인시튜 도프트 폴리실리콘을 증착할 수 없는 경우 폴리실리콘에 이온주입 공정을 실시하여 도프트 폴리실리콘을 형성할 수 있다.
도 7에 도시한 바와 같이, 에미터용 도전층(128)을 에미터 모양으로 패터닝하되, CMOS 영역 상의 에미터용 도전층 부분은 전부 제거한다. 에미터용 도전층을 패터닝하기 위한 마스크 1매가 필요해진다. 그런 다음, 절연막(124)을 습식각으로 제거하되, 패터닝된 에미터용 도전층, 즉 에미터(128a)와 베이스용 도전층(122a) 사이의 절연막(124) 부분은 남긴다. 절연막(124) 제거 단계를 에미터용 도전층(128) 패터닝 단계와 연계하여 진행하는 경우, 산화막과 폴리실리콘 선택비 차이를 이용하면 CMOS 부분의 베이스용 도전층(122b) 제거를 쉽게 하면서, 절연막(124)의 스트링거를 남기지 않게 할 수 있다.
도 8을 참조하여, 베이스용 도전층(122b)을 패터닝하여 베이스(130)를 형성한다. 여기서, 베이스용 도전층을 패터닝하기 위한 마스크 1매가 필요하다. 이 때, CMOS 영역 상의 베이스용 도전층 부분은 모두 제거하도록 한다. 그런 다음, 게이트(116a) 양측에 소오스/드레인(132)을 형성한다. 소오스/드레인(132)을 형성하기 위해서는, 우선 게이트(116a)와 게이트 스페이서(120a)를 마스크로 하여 고농도 이온주입을 실시한다. 그런 다음, RTA(Rapid Thermal Annealing) 방식을 이용하여 고농도 이온주입 도펀트를 드라이브-인시킨다. 이 때, 에미터(128a) 안의 도펀트도 동시에 드라이브-인시킬 수 있다. 종래 열적 부담이 발생되던 에미터 드라이브-인 열 공정을 CMOS 열 공정과 같이 융합할 수 있어서 열적 부담을 감소시킬 수 있는 효과가 있다. 이 때, 기판 콘택(미도시)도 이온주입으로 형성할 수 있다. 베이스(130)를 형성한 다음, 베이스(130) 아래의 도전층 패턴(116b)도 패터닝할 수 있다. 특히, 본 실시예에서는 베이스용 도전층(122b)과 도전층 패턴(116b)이 머지(merge)되어 하나의 베이스를 이룬다. 따라서, 저저항 구현이 가능하다. 그리고, 앞의 도 4를 참조하여 설명한 바와 같이 스페이서(120b)를 폴리실리콘으로 형성한 경우에는 에미터(128a) 드라이브-인에 의한 도펀트가 스페이서(120b)를 도프트 폴리실리콘으로 만들므로 저저항 구현에 더욱 유용해진다.
한편 필요한 콘택 부위에 실리사이드 공정을 진행하는 자기정렬 실리사이드(salicide) 공정을 추가적으로 진행할 수 있다. 오믹콘택을 달성하므로, 접촉저항 및 베이스 기생저항 등이 감소된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 BiCMOS 공정에 추가적으로 필요 한 마스크 매수는 3매에 불과하다. 종래 7-8매가 필요하였던 방법에 비하면 마스크 수가 획기적으로 감소된 것을 알 수 있다. 마스크 수의 감소, 즉 포토리소그라피 공정 수의 감소는 제조단가 절감으로 이어진다. 그리고, 종래 열적 부담이 발생되던 에미터 드라이브-인 열 공정을 CMOS 열 공정과 같이 융합할 수 있어서 열적 부담을 감소시킬 수 있는 효과가 있다.
도 9는 본 발명의 제2 실시예를 설명하기 위한 단면도이다. 상기 제1 실시예의 도 3에서와 같이 게이트(116a)를 형성한 다음, 도 4에서와 같이 게이트 스페이서(120a)를 형성하기 전에 게이트(116a) 재산화(GPox) 공정을 실시할 수 있다. 재산화 공정을 실시하면 게이트(116a) 등, 도전층의 노출 부위에 열산화막(117)이 형성되면서, 식각 단계에서 발생된 데미지와 잔류되어 있는 찌꺼기를 제거할 수 있고, 게이트 산화막(114)의 신뢰성 향상에도 도움이 된다. 게이트(116a) 재산화 공정을 실시하여 진행한 경우의 최종 결과물이 도 9이다. 도시한 바와 같이 게이트(116a)와 게이트 스페이서(120a) 사이, 도전층 패턴(116b)과 스페이서(120b) 사이에 열산화막(117)이 개재된다. 그러므로, 베이스용 도전층(122b)과 도전층 패턴(116b)은 산화막(117)에 의해 서로 분리된 구조가 된다.
도 10은 본 발명의 제3 실시예를 설명하기 위한 단면도이다. 상기 제1 실시예의 도 3에서와 같이 게이트(116a)를 형성한 다음, 게이트(116a)를 마스크로 하여 CMOS 영역에 LDD(Lightly Doped Drain) 구조의 소오스/드레인을 형성하기 위한 저농도 이온 주입을 실시할 수 있다. 또는, 도 4에서와 같이 게이트 스페이서(120a)를 형성한 다음에 저농도 이온 주입을 실시할 수도 있다. 도 10은 이렇게 저농도 이온 주입을 실시한 후 소오스/드레인 고농도 이온주입을 실시하여 LDD 구조의 소오스/드레인(132')이 형성된 예를 도시한다.
도 11은 본 발명의 제4 실시예를 설명하기 위한 단면도이다. 상기 제1 실시예에서와 같은 소오스/드레인(132)을 형성하는 단계 동안에, 혹은 상기 제3 실시예에서와 같은 LDD 구조의 소오스/드레인 영역(132')을 형성하는 단계 동안에, 바이폴라 트랜지스터 영역에도 이온주입을 실시하여 P+ 외인성 베이스 영역(122c)을 형성할 수 있다. 외인성 베이스 영역(122c)을 형성하면 fMAX를 높이거나 잡음지수를 개선할 수 있다.
이상에서 자세히 살펴본 것과 같이, 본 발명에 따른 BiCMOS 제조방법에서는 포토리소그라피 공정을 줄여 생산 단가를 낮출 수 있는 장점과 함께 열적 부담이 발생되는 열 공정을 기존 CMOS 열 공정과 같이 융합할 수 있어서 고성능 SOC 구현이 가능하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면 CMOS 트랜지스터의 게이트 패터닝 단계를 바이폴라 트랜지스터의 활성 영역 정의에 적용함에 따라 바이폴라 트랜지스터 영역에서의 필드 영역의 리세스가 없고 베이스의 저항을 낮게 구 현할 수 있는 특징이 있다.
기존의 CMOS 공정용 마스크에 3장의 HBT 공정을 위한 마스크를 추가함으로서 BiCMOS 구현이 가능하다. 추가된 마스크는 에미터 윈도우를 오픈하기 위한 것, 에미터용 도전층을 패터닝하기 위한 것, 그리고 베이스용 도전층을 패터닝하기 위한 것뿐이다. 종래 7-8매가 필요하던 공정에 비하여 저렴한 제조비용으로 고성능 SiGe BiCMOS 공정을 구현할 수 있다.
또한 CMOS 공정 중간에 HBT 공정이 동시에 진행됨에 따라 열적 부담을 최소화 할 수 있다. 예컨대, 소오스/드레인을 위한 RTA 단계에서 에미터의 도펀트 드라이브-인을 동시에 진행할 수 있다. 이처럼 HBT 열 공정과 CMOS 열 공정을 융합할 수 있어서 열적 부담을 감소시킬 수 있는 효과가 있다. 이와 같은 열 공정을 융합하는 경우, 도펀트의 아웃-디퓨전(out-diffusion)이 최소화되어, CMOS 트랜지스터의 성능을 열화시키지 않고 고성능 바이폴라 트랜지스터를 융합시킴에 따라 고성능 통신용 소자와 고성능 디지털 처리 소자를 융합한 SOC 구현이 가능해질 수 있다.
Claims (17)
- 기판을 CMOS(씨모스) 영역과 바이폴라 트랜지스터 영역으로 한정하는 단계;상기 기판 위에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위에 게이트용 도전층을 형성하는 단계;상기 게이트용 도전층을 패터닝하여 상기 CMOS 영역에 게이트를 형성함과 동시에 상기 바이폴라 트랜지스터 영역의 활성 영역을 오픈하는 개구부를 정의하는 도전층 패턴을 형성하는 단계;상기 게이트 측벽에 게이트 스페이서를 형성함과 동시에 상기 개구부 내벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 결과물 상에 베이스용 도전층을 형성하는 단계;상기 베이스용 도전층 위로 절연막을 형성하는 단계;상기 절연막을 식각하여 에미터 윈도우를 형성하는 단계;상기 에미터 윈도우 위로 에미터용 도전층을 형성하는 단계;상기 에미터용 도전층과 상기 절연막을 패터닝하여 에미터를 형성하는 단계;상기 베이스용 도전층을 패터닝하여, 상기 도전층 패턴 상으로 연장되는 베이스를 형성하는 단계; 및상기 게이트 양측에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인을 LDD(Lightly Doped Drain) 구조로 형성하기 위하여, 상기 게이트를 형성한 다음 LDD 저농도 이온주입 단계를 더 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인을 LDD 구조로 형성하기 위하여, 상기 게이트 스페이서를 형성한 다음 LDD 저농도 이온주입 단계를 더 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 베이스용 도전층을 형성하는 단계는,상기 개구부 안의 게이트 산화막을 제거하여 상기 기판의 표면을 노출시키는 단계;도펀트가 도핑되지 않은 Si층을 씨앗층으로서 형성하는 단계; 및상기 Si층 위에 SiGe층, 도펀트가 도핑된 SiGe층을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 게이트 스페이서와 함께 형성되는 바이폴라 트랜지스터 영역의 스페이서는 산화막, 질화막, 산화질화막 혹은 폴리실리콘막으로 형성하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 바이폴라 트랜지스터 영역의 스페이서를 폴리실리콘막으로 형성한 다음, 상기 HBT 영역 쪽에만 도펀트를 주입하여 도프트 폴리실리콘으로 만드는 단계를 더 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 바이폴라 트랜지스터 영역의 스페이서를 폴리실리콘막으로 형성한 다음, 상기 베이스용 도전층의 도펀트를 확산시켜 도프트 폴리실리콘으로 만드는 단계를 더 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 게이트 스페이서와 함께 형성되는 바이폴라 트랜지스터 영역의 스페이서를 형성하기 전에 상기 게이트의 재산화 공정을 실시하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 에미터를 형성하는 단계는상기 에미터용 도전층을 패터닝하되, 상기 CMOS 영역 상의 상기 에미터용 도전층 부분은 제거하는 단계; 및상기 절연막을 습식각으로 제거하되, 패터닝된 상기 에미터용 도전층과 상기 베이스용 도전층 사이의 상기 절연막 부분은 남기는 단계를 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 베이스를 형성하는 단계는 상기 베이스용 도전층을 패터닝하되, 상기 CMOS 영역 상의 상기 베이스용 도전층 부분은 제거하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인을 형성하는 단계는상기 게이트와 게이트 스페이서를 마스크로 하여 고농도 이온주입을 실시하는 단계; 및RTA(Rapid Thermal Annealing) 방식을 이용하여 고농도 이온주입 도펀트를 드라이브-인시키는 단계를 포함하며,상기 고농도 이온주입 도펀트를 드라이브-인시키는 단계와 동시에 상기 에미터 안의 도펀트도 드라이브-인시키는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인을 형성하는 단계 동안에 상기 바이폴라 트랜지스터 영역에도 이온주입을 실시하여 외인성 베이스(extrinsic base) 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 베이스를 형성한 다음, 상기 베이스 아래의 상기 도전층 패턴을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 1 항에 있어서, 상기 베이스용 도전층과 상기 도전층 패턴을 머지(merge)하여 베이스를 구성하게 하는 것을 특징으로 하는 BiCMOS 제조방법.
- 기판을 CMOS 영역과 바이폴라 트랜지스터 영역으로 한정하는 단계;상기 기판 위에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위에 폴리실리콘 게이트층을 형성하는 단계;상기 폴리실리콘 게이트층을 패터닝하여 상기 CMOS 영역에 게이트를 형성함과 동시에 상기 바이폴라 트랜지스터 영역의 활성 영역을 오픈하는 개구부를 정의하는 도전층 패턴을 형성하는 단계;상기 게이트 측벽에 게이트 스페이서를 형성함과 동시에 상기 개구부 내벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 결과물 상에 SiGe 베이스층을 형성하는 단계;상기 SiGe 베이스층 위로 절연막을 형성하는 단계;상기 절연막을 식각하여 에미터 윈도우를 형성하는 단계;상기 에미터 윈도우 위로 폴리실리콘 에미터층을 형성하는 단계;상기 폴리실리콘 에미터층과 상기 절연막을 패터닝하여 에미터를 형성하는 단계;상기 SiGe 베이스층과 상기 도전층 패턴을 패터닝하여 베이스를 형성하는 단계; 및상기 게이트 양측에 소오스/드레인을 이온주입을 실시한 다음, 이온주입 도펀트를 드라이브-인시켜 소오스/드레인을 형성하는 단계를 포함하고,상기 이온주입 도펀트를 드라이브-인시키는 동안 상기 에미터 안의 도펀트도 드라이브-인시키는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 15 항에 있어서, 상기 소오스/드레인을 형성하는 단계 동안에 상기 바이폴라 트랜지스터 영역에도 이온주입을 실시하여 외인성 베이스(extrinsic base) 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 제조방법.
- 제 15 항에 있어서, 상기 베이스용 도전층과 상기 도전층 패턴을 머지하여 베이스를 구성하게 하는 것을 특징으로 하는 BiCMOS 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074672A KR100594233B1 (ko) | 2003-10-24 | 2003-10-24 | 바이씨모스 제조방법 |
| US10/944,156 US7198998B2 (en) | 2003-10-24 | 2004-09-17 | Method of manufacturing bipolar-complementary metal oxide semiconductor |
| JP2004307453A JP4444786B2 (ja) | 2003-10-24 | 2004-10-21 | ＢｉＣＭＯＳ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074672A KR100594233B1 (ko) | 2003-10-24 | 2003-10-24 | 바이씨모스 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050039242A KR20050039242A (ko) | 2005-04-29 |
| KR100594233B1 true KR100594233B1 (ko) | 2006-06-30 |
Family
ID=34511070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030074672A KR100594233B1 (ko) | 2003-10-24 | 2003-10-24 | 바이씨모스 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7198998B2 (ko) |
| JP (1) | JP4444786B2 (ko) |
| KR (1) | KR100594233B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671691B1 (ko) * | 2005-04-06 | 2007-01-19 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 반도체소자의 제조 방법 |
| US20080026545A1 (en) * | 2006-07-28 | 2008-01-31 | Paul Cooke | Integrated devices on a common compound semiconductor III-V wafer |
| WO2009051663A2 (en) * | 2007-10-12 | 2009-04-23 | The Board Of Trustees Of The University Of Illinois | Transistor device and method |
| JP5774422B2 (ja) * | 2011-09-14 | 2015-09-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8912569B2 (en) * | 2012-07-27 | 2014-12-16 | Freescale Semiconductor, Inc. | Hybrid transistor |
| KR20180002979U (ko) | 2018-09-29 | 2018-10-17 | 이봉주 | 떼내기 쉽고 흔적이 남지 않는 투명 또는 일반 테이프와 결합된 양면 테이프 |
| US11508628B2 (en) | 2020-09-15 | 2022-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a crystalline protective polysilicon layer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354699A (en) * | 1987-05-13 | 1994-10-11 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| KR0151482B1 (ko) | 1995-08-28 | 1998-11-02 | 배순훈 | 아이 에스 디 엔의 호중계 장치 |
| JP3329640B2 (ja) | 1995-10-10 | 2002-09-30 | 株式会社東芝 | 半導体装置の製造方法 |
| US6169007B1 (en) | 1999-06-25 | 2001-01-02 | Applied Micro Circuits Corporation | Self-aligned non-selective thin-epi-base silicon germanium (SiGe) heterojunction bipolar transistor BicMOS process using silicon dioxide etchback |
| WO2001004960A1 (fr) * | 1999-07-07 | 2001-01-18 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur et procede de fabrication correspondant |
| US7265006B2 (en) * | 2000-10-19 | 2007-09-04 | Quantum Semiconductor Llc | Method of fabricating heterojunction devices integrated with CMOS |
| JP2002141476A (ja) * | 2000-11-07 | 2002-05-17 | Hitachi Ltd | ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法 |
| US6548364B2 (en) * | 2001-03-29 | 2003-04-15 | Sharp Laboratories Of America, Inc. | Self-aligned SiGe HBT BiCMOS on SOI substrate and method of fabricating the same |
| KR100395159B1 (ko) | 2001-08-17 | 2003-08-19 | 한국전자통신연구원 | 규소게르마늄을 이용한 바이씨모스 소자 제조 방법 |
-
2003
- 2003-10-24 KR KR1020030074672A patent/KR100594233B1/ko active IP Right Grant
-
2004
- 2004-09-17 US US10/944,156 patent/US7198998B2/en active Active
- 2004-10-21 JP JP2004307453A patent/JP4444786B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050090051A1 (en) | 2005-04-28 |
| JP2005129949A (ja) | 2005-05-19 |
| KR20050039242A (ko) | 2005-04-29 |
| JP4444786B2 (ja) | 2010-03-31 |
| US7198998B2 (en) | 2007-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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