JPH0479363A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0479363A JPH0479363A JP19530790A JP19530790A JPH0479363A JP H0479363 A JPH0479363 A JP H0479363A JP 19530790 A JP19530790 A JP 19530790A JP 19530790 A JP19530790 A JP 19530790A JP H0479363 A JPH0479363 A JP H0479363A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板と半導体集積回路装置に関し、特
にバイポーラトランジスタを含む集積回路装置のための
半導体基板とバイポーラトランジスタを含む半導体集積
回路装置に関するものである。
にバイポーラトランジスタを含む集積回路装置のための
半導体基板とバイポーラトランジスタを含む半導体集積
回路装置に関するものである。
従来の技術
近年、半導体集積回路の高速化やアナログ・デジタル共
存化が望まれる中で、バイポーラトランジスタとＣＭＯ
８（相補型ＭＯ８） トランジスタを同一基板内に集積
化したＢ ｉ −ＣＭＯ３集積回路が注目されている。
存化が望まれる中で、バイポーラトランジスタとＣＭＯ
８（相補型ＭＯ８） トランジスタを同一基板内に集積
化したＢ ｉ −ＣＭＯ３集積回路が注目されている。
以下半導体基板とバイポーラトランジスタを含む半導体
集積回路装置の一例としてＢ ｉ −ＣＭＯ８集積回路
装置のための半導体基板とＢ ｉ−ＣＭＯ３集積回路装
置について従来の技術を説明する。
集積回路装置の一例としてＢ ｉ −ＣＭＯ８集積回路
装置のための半導体基板とＢ ｉ−ＣＭＯ３集積回路装
置について従来の技術を説明する。
第４図は従来例のＢｉ−ＣＭＯ８集積回路装置のだめの
半導体基板の断面構造図である。この構造は以下の工程
を経て実現される。まず、ｐ型車結晶シリコン基板１；
：ｎ型埋め込み領域２．３及びｎ型埋め込み領域４，５
を選択的に形成する。
半導体基板の断面構造図である。この構造は以下の工程
を経て実現される。まず、ｐ型車結晶シリコン基板１；
：ｎ型埋め込み領域２．３及びｎ型埋め込み領域４，５
を選択的に形成する。
なお、ｎ型埋め込み領域２はバイポーラトランジスタの
埋め込みコレクタ領域である。次に、比抵抗が１〜５Ω
・〔のｎ型シリコンエピタキシャル層６を形成する。バ
イポーラトランジスタの高周波特性を高めるためには第
４図のｎ型シリコンエピタキシャル層６の厚さを薄く設
定する必要がある。ｎ型埋め込み領域２の上方向の拡散
を抑制するためにはバイポーラトランジスタの分離領域
となるｐ型拡散層の拡散時間を短縮せねばならず、予備
分離層となるｎ型埋め込み領域４が必要となる。
埋め込みコレクタ領域である。次に、比抵抗が１〜５Ω
・〔のｎ型シリコンエピタキシャル層６を形成する。バ
イポーラトランジスタの高周波特性を高めるためには第
４図のｎ型シリコンエピタキシャル層６の厚さを薄く設
定する必要がある。ｎ型埋め込み領域２の上方向の拡散
を抑制するためにはバイポーラトランジスタの分離領域
となるｐ型拡散層の拡散時間を短縮せねばならず、予備
分離層となるｎ型埋め込み領域４が必要となる。
また、従来のＢｉ−ＣＭＯ８集積回路装置は第５図に示
すような構造をしている。以下、第５図に示した断面図
を参照して従来のＢｉ−ＣＭＯ８集積回路装置の構造と
その製造方法について説明する。
すような構造をしている。以下、第５図に示した断面図
を参照して従来のＢｉ−ＣＭＯ８集積回路装置の構造と
その製造方法について説明する。
この構造は、以下の工程を経て実現される。
まず、ｐ型車結晶シリコン基板１にｎ型埋め込み領域２
，３及びｎ型埋め込み領域４，５を選択的に形成した後
比抵抗が１〜５Ω・ｃｍのｎ型シリコンエピタキシャル
層６を形成し、ｎ型埋め込み領域２．３の上にはこれら
につながるｎウェル領域７．８を、また、ｎ型埋め込み
領域４の上にはこれにつながるｐ型分離領域９を、また
ｎ型埋め込み領域５の上にはｎウェル領域１０を形成す
る。さらに選択酸化法により、厚いシリコン酸化膜１１
を成長させて素子を分離し、その後、薄いシリコン酸化
膜１２を形成し、さらにこの上に多結晶シリコンなどの
導電膜を選択的に形成してゲート電極１３とする。次に
ｎ型不純物の拡散によりｎｐｎ トランジスタのコレク
タウオール層１４を形成し、さらにｎ型不純物を選択的
にイオン注入してベース領域１５とする。さらにｎ型不
純物を選択的にイオン注入してｎチャネルＭＯＳトラン
ジスタの低濃度でｎ型のソース領域１６及びドレイン領
域１７とし、ゲート電極１３の側壁にサイドウオール用
のシリコン酸化膜１８を形成した後、ｎ型不純物を選択
的にイオン注入してｎチャネルＭＯ８）ランジスタの高
濃度でｎ型のソース領域１９及びドレイン領域２０とす
る。さらに、ｎ型不純物を選択的にイオン注入してｐチ
ャネルＭＯＳトランジスタの高濃度でｐ型のソース領域
２１及びドレイン領域２２とする。次に、ｎ型の不純物
を含んだ多結晶シリコンをベース領域１５の上に選択的
に形成してエミッタ電極２３とするとともにエミッタ電
極２３からのｎ型不純物の拡散によりエミッタ領域２４
を形成する。
，３及びｎ型埋め込み領域４，５を選択的に形成した後
比抵抗が１〜５Ω・ｃｍのｎ型シリコンエピタキシャル
層６を形成し、ｎ型埋め込み領域２．３の上にはこれら
につながるｎウェル領域７．８を、また、ｎ型埋め込み
領域４の上にはこれにつながるｐ型分離領域９を、また
ｎ型埋め込み領域５の上にはｎウェル領域１０を形成す
る。さらに選択酸化法により、厚いシリコン酸化膜１１
を成長させて素子を分離し、その後、薄いシリコン酸化
膜１２を形成し、さらにこの上に多結晶シリコンなどの
導電膜を選択的に形成してゲート電極１３とする。次に
ｎ型不純物の拡散によりｎｐｎ トランジスタのコレク
タウオール層１４を形成し、さらにｎ型不純物を選択的
にイオン注入してベース領域１５とする。さらにｎ型不
純物を選択的にイオン注入してｎチャネルＭＯＳトラン
ジスタの低濃度でｎ型のソース領域１６及びドレイン領
域１７とし、ゲート電極１３の側壁にサイドウオール用
のシリコン酸化膜１８を形成した後、ｎ型不純物を選択
的にイオン注入してｎチャネルＭＯ８）ランジスタの高
濃度でｎ型のソース領域１９及びドレイン領域２０とす
る。さらに、ｎ型不純物を選択的にイオン注入してｐチ
ャネルＭＯＳトランジスタの高濃度でｐ型のソース領域
２１及びドレイン領域２２とする。次に、ｎ型の不純物
を含んだ多結晶シリコンをベース領域１５の上に選択的
に形成してエミッタ電極２３とするとともにエミッタ電
極２３からのｎ型不純物の拡散によりエミッタ領域２４
を形成する。
第５図から明らかなように、この構造では薄いｎ型シリ
コンエピタキシャル層６を用いて高周波特性に優れたｎ
ｐｎトランジスタを実現するためにｐ型分離領域９の下
に予備分離層となるｎ型埋め込み領域４を設けた上下分
離構造としている。
コンエピタキシャル層６を用いて高周波特性に優れたｎ
ｐｎトランジスタを実現するためにｐ型分離領域９の下
に予備分離層となるｎ型埋め込み領域４を設けた上下分
離構造としている。
また、ｎチャネルＭＯ３）ランジスタのｎウェル領域１
０の下にはｎ型埋め込み領域５を形成しているために、
ｎチャネルＭＯ８）ランジスタのチャネル領域下のｎ型
不純物のプロファイルは、通常のＣＭＯ８集積回路のよ
うにウェル下部に向かって徐々に減少する不純物プロフ
ァイルとは異なり、ｎ型シリコンエピタキシャル層６と
ｐ型車結晶シリコン基板１との界面近傍で不純物濃度の
ピークを持っている。
０の下にはｎ型埋め込み領域５を形成しているために、
ｎチャネルＭＯ８）ランジスタのチャネル領域下のｎ型
不純物のプロファイルは、通常のＣＭＯ８集積回路のよ
うにウェル下部に向かって徐々に減少する不純物プロフ
ァイルとは異なり、ｎ型シリコンエピタキシャル層６と
ｐ型車結晶シリコン基板１との界面近傍で不純物濃度の
ピークを持っている。
発明が解決しようとする課題
この様な従来の半導体基板とバイポーラトランジスタを
含む半導体集積回路装置では、ｎ型埋め込み領域４の不
純物濃度が高いとｎ型埋め込み領域２との接合容量が太
き（なるため、ｎｐｎ ）ランジスタのコレクタ基板間
容量が太き（なり、高周波特性を損なうという欠点を有
していた。
含む半導体集積回路装置では、ｎ型埋め込み領域４の不
純物濃度が高いとｎ型埋め込み領域２との接合容量が太
き（なるため、ｎｐｎ ）ランジスタのコレクタ基板間
容量が太き（なり、高周波特性を損なうという欠点を有
していた。
さらに、ｎ型埋め込み領域５のｐ型不純物の上方向の拡
散によりｎチャネルＭＯＳトランジスタのドレイン領域
１７近傍のｐ型不純物濃度が高（なるため、基板バイア
ス効果の増大やドレイン近傍の電界が高（なって、ホッ
トエレクトロンの発生が問題となっていた。すなわちホ
ットエレクトロンがゲート酸化膜へ注入されｎチャネル
ＭＯＳトランジスタのしきい値電圧ｖＴの変動や相互コ
ンダクタンスｇ、の劣化など、トランジスタ特性が損な
われるという信頼性上の欠点を有していた。
散によりｎチャネルＭＯＳトランジスタのドレイン領域
１７近傍のｐ型不純物濃度が高（なるため、基板バイア
ス効果の増大やドレイン近傍の電界が高（なって、ホッ
トエレクトロンの発生が問題となっていた。すなわちホ
ットエレクトロンがゲート酸化膜へ注入されｎチャネル
ＭＯＳトランジスタのしきい値電圧ｖＴの変動や相互コ
ンダクタンスｇ、の劣化など、トランジスタ特性が損な
われるという信頼性上の欠点を有していた。
また、ｎチャネルＭＯＳトランジスタのドレイン領域１
７近傍のｐ型不純物濃度が高（なることによりドレイン
基板間容量が増加し、ｎチャネルＭＯＳトランジスタの
周波数特性が低下するという欠点も有していた。
７近傍のｐ型不純物濃度が高（なることによりドレイン
基板間容量が増加し、ｎチャネルＭＯＳトランジスタの
周波数特性が低下するという欠点も有していた。
本発明はこのような上記従来の課題を解決するもので、
薄いｎ型シリコンエピタキシャル層の使用を可能にして
ｎ型埋め込み領域４を廃止することにより、本発明の半
導体基板では、ｎｐｎトランジスタの高周波特性を向上
し、ｎチャネルＭＯＳトランジスタのホットエレクトロ
ンによる特性劣化を抑制して周波数特性を向上した半導
体集積回路装置を提供することを目的とする。
薄いｎ型シリコンエピタキシャル層の使用を可能にして
ｎ型埋め込み領域４を廃止することにより、本発明の半
導体基板では、ｎｐｎトランジスタの高周波特性を向上
し、ｎチャネルＭＯＳトランジスタのホットエレクトロ
ンによる特性劣化を抑制して周波数特性を向上した半導
体集積回路装置を提供することを目的とする。
また、ｎｐｎ トランジスタの高周波特性を向上するこ
とを目的とする。
とを目的とする。
さらに、ｎｐｎ ）ランジスタの高周波特性を向上し、
ｎチャネルＭＯＳトランジスタのホットエレクトロンに
よる特性劣化を抑制して周波数特性を向上した半導体集
積回路装置を提供することを目的とする。
ｎチャネルＭＯＳトランジスタのホットエレクトロンに
よる特性劣化を抑制して周波数特性を向上した半導体集
積回路装置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体基板と半導体
集積回路装置は、不純物濃度が均一である一導電型の半
導体基体に逆導電型の埋め込み領域を備え、前記半導体
基体の一主面上に一導電型の第１の半導体層を備え、前
記第１の半導体層の一主面上に逆導電型の第２の半導体
層を備えている。
集積回路装置は、不純物濃度が均一である一導電型の半
導体基体に逆導電型の埋め込み領域を備え、前記半導体
基体の一主面上に一導電型の第１の半導体層を備え、前
記第１の半導体層の一主面上に逆導電型の第２の半導体
層を備えている。
また、一導電型の半導体基体の一主面上に一導電型の第
１の半導体層を有し、前記第１の半導体層の一主面上に
逆導電型の第２の半導体層を有し、前記第２の半導体層
中に前記第１の半導体層につながる一導電型の第１の領
域を有し、前記第１の半導体層と前記第１の領域により
電気的に分離された逆導電型の第２の領域が前記第２の
半導体層中に設けられ、前記第２の領域中に設けられた
バイポーラトランジスタの下部の前記半導体基板と第１
の半導体層の間に逆導電型の埋め込み領域を備えている
。
１の半導体層を有し、前記第１の半導体層の一主面上に
逆導電型の第２の半導体層を有し、前記第２の半導体層
中に前記第１の半導体層につながる一導電型の第１の領
域を有し、前記第１の半導体層と前記第１の領域により
電気的に分離された逆導電型の第２の領域が前記第２の
半導体層中に設けられ、前記第２の領域中に設けられた
バイポーラトランジスタの下部の前記半導体基板と第１
の半導体層の間に逆導電型の埋め込み領域を備えている
。
また、一導電型の半導体基体の一主面上に一導電型の第
１の半導体層を有し、前記第１の半導体層の一主面上に
逆導電型の第２の半導体層を有し、前記第２の半導体層
中に設けられた前記第１の半導体層につながる一導電型
の第１の領域に逆導電型のチャネルＭＯＳトランジスタ
を備え、前記第２の半導体層中に設けられた逆導電型の
第２の領域に一導電型のチャネルＭＯＳトランジスタを
備え、前記第２の半導体層中に設けられた逆導電型の第
３の領域にバイポーラトランジスタを備え、前記バイポ
ーラトランジスタと一導電型のチャネルＭＯＳトランジ
スタの下部の前記半導体基板と前記第１の半導体層との
間に逆導電型の埋め込み領域を備え、前記第１の半導体
層と前記第２の半導体層中に設けられた前記第１の半導
体層につながる一導電型の第４の領域によりバイポーラ
トランジスタが分離されている。
１の半導体層を有し、前記第１の半導体層の一主面上に
逆導電型の第２の半導体層を有し、前記第２の半導体層
中に設けられた前記第１の半導体層につながる一導電型
の第１の領域に逆導電型のチャネルＭＯＳトランジスタ
を備え、前記第２の半導体層中に設けられた逆導電型の
第２の領域に一導電型のチャネルＭＯＳトランジスタを
備え、前記第２の半導体層中に設けられた逆導電型の第
３の領域にバイポーラトランジスタを備え、前記バイポ
ーラトランジスタと一導電型のチャネルＭＯＳトランジ
スタの下部の前記半導体基板と前記第１の半導体層との
間に逆導電型の埋め込み領域を備え、前記第１の半導体
層と前記第２の半導体層中に設けられた前記第１の半導
体層につながる一導電型の第４の領域によりバイポーラ
トランジスタが分離されている。
作用
この構成により、一導電型の第１の半導体層と一導電型
の第１の領域によりバイポーラトランジスタを分離する
ため、一導電型の第２の半導体層を薄くし、一導電型の
埋め込み領域を廃止することができる。
の第１の領域によりバイポーラトランジスタを分離する
ため、一導電型の第２の半導体層を薄くし、一導電型の
埋め込み領域を廃止することができる。
実施例
第１図は本発明にかかる一実施例の半導体基板の断面構
造図である。ｎ型埋め込み領域１１．１２が形成された
ｐ型車結晶シリコン基板１３の上にｎ型シリコンエピタ
キシャル層１４とｎ型シリコンエピタキシャル層１５を
有している。
造図である。ｎ型埋め込み領域１１．１２が形成された
ｐ型車結晶シリコン基板１３の上にｎ型シリコンエピタ
キシャル層１４とｎ型シリコンエピタキシャル層１５を
有している。
本半導体基板にｎｐｎトランジスタを形成する場合、ｎ
型シリコンエピタキシャル層１４が予備分離層の役目を
するので従来例のｎ型埋め込み領域は形成する必要がな
く、従来例におけるｎ型埋め込み領域とｎ型埋め込み領
域の高不純物濃度の拡散層どうしの接合がなくなるので
、ｎｐｎトランジスタのコレクタ基板間容量が減少しｎ
ｐｎ ）ランジスタの高周波特性を向上できる。また、
本半導体基板にｎチャネルＭＯ８トランジスタを形成す
る場合、ｎ型シリコンエピタキシャル層１４とそれにつ
ながるｐウェル領域の中に形成するため、従来例のｎ型
埋め込み領域の影響によるｎチャネルＭｏＳトランジス
タのドレイン近傍のｐウェル領域のｐ型不純物濃度が高
くなることがないので、ドレイン近傍の電界が単一ｐウ
ェルと同程度になり、ホットエレクトロンの発生を低減
できる。この結果、ｎチャネルＭＯ８トランジスタのし
きい値電圧７丁の変動や相互コンダクタンスｇ、の劣化
など特性が損なわれることがな（、信頼性に優れたｎチ
ャネルＭＯＳトランジスタを形成することができる。ま
た、ｎチャネルＭＯＳトランジスタのドレイン基板間容
量を低減できるので周波数特性を向上することができる
。
型シリコンエピタキシャル層１４が予備分離層の役目を
するので従来例のｎ型埋め込み領域は形成する必要がな
く、従来例におけるｎ型埋め込み領域とｎ型埋め込み領
域の高不純物濃度の拡散層どうしの接合がなくなるので
、ｎｐｎトランジスタのコレクタ基板間容量が減少しｎ
ｐｎ ）ランジスタの高周波特性を向上できる。また、
本半導体基板にｎチャネルＭＯ８トランジスタを形成す
る場合、ｎ型シリコンエピタキシャル層１４とそれにつ
ながるｐウェル領域の中に形成するため、従来例のｎ型
埋め込み領域の影響によるｎチャネルＭｏＳトランジス
タのドレイン近傍のｐウェル領域のｐ型不純物濃度が高
くなることがないので、ドレイン近傍の電界が単一ｐウ
ェルと同程度になり、ホットエレクトロンの発生を低減
できる。この結果、ｎチャネルＭＯ８トランジスタのし
きい値電圧７丁の変動や相互コンダクタンスｇ、の劣化
など特性が損なわれることがな（、信頼性に優れたｎチ
ャネルＭＯＳトランジスタを形成することができる。ま
た、ｎチャネルＭＯＳトランジスタのドレイン基板間容
量を低減できるので周波数特性を向上することができる
。
なお、本半導体基板をＢ ｉ −ＣＭＯ８集積回路装置
に適用した場合に効果があるのは言うまでもない。また
、本発明の半導体装置は多結晶シリコンや化合物半導体
基板であってもよい。
に適用した場合に効果があるのは言うまでもない。また
、本発明の半導体装置は多結晶シリコンや化合物半導体
基板であってもよい。
第２図は本発明にかかる一実施例の半導体集積回路装置
の断面構造図であり、ｎ型埋め込み領域１６が形成され
たｐ型車結晶シリコン基板１７の上にｎ型シリコンエピ
タキシャル層１８とｎ型シリコンエピタキシャル層１９
を有している。なお、ｐ型分離領域２０はｎ型シリコン
エピタキシャル層１８とつながっているが、ｐ型車結晶
シリコン基板１７とつながる必要はない。２１．２２．
２３はそれぞれコレクタウオール層、ベース領域、エミ
ッタ領域である。
の断面構造図であり、ｎ型埋め込み領域１６が形成され
たｐ型車結晶シリコン基板１７の上にｎ型シリコンエピ
タキシャル層１８とｎ型シリコンエピタキシャル層１９
を有している。なお、ｐ型分離領域２０はｎ型シリコン
エピタキシャル層１８とつながっているが、ｐ型車結晶
シリコン基板１７とつながる必要はない。２１．２２．
２３はそれぞれコレクタウオール層、ベース領域、エミ
ッタ領域である。
この構造においてはｎ型シリコンエピタキシャル層１８
が予備分離層の役目をするので、従来例のｎ型埋め込み
領域３が不要となるため、ｐ型分離領域６の高温長時間
の拡散時間を省略でき、ｎｐｎトランジスタの活性領域
となるｎ型シリコンエピタキシャル層の厚さを薄（設定
でき、また、従来例におけるｎ型埋め込み領域２とｎ型
埋め込み領域３の高不純物濃度の拡散層どうしの接合が
な（なるので、ｎｐｎ トランジスタのコレクタ基板間
容量が減少しｎｐｎ ）ランジスタの高周波特性を向上
できる。
が予備分離層の役目をするので、従来例のｎ型埋め込み
領域３が不要となるため、ｐ型分離領域６の高温長時間
の拡散時間を省略でき、ｎｐｎトランジスタの活性領域
となるｎ型シリコンエピタキシャル層の厚さを薄（設定
でき、また、従来例におけるｎ型埋め込み領域２とｎ型
埋め込み領域３の高不純物濃度の拡散層どうしの接合が
な（なるので、ｎｐｎ トランジスタのコレクタ基板間
容量が減少しｎｐｎ ）ランジスタの高周波特性を向上
できる。
第３図は本発明にかかる一実施例の半導体集積回路装置
の断面構造図であり、ｎ型埋め込み領域３０．３１が形
成されたｐ型車結晶シリコン基板３２の上にｎ型シリコ
ンエピタキシャル層３３とｎ型シリコンエピタキシャル
層３４が形成され、ｎ型埋め込み領域３０．３１の上に
はｎウェル領域３５．３６が、ｎ型埋め込み領域３０，
３１゜３５の領域外の上にはｐ型分離領域３７とｎウェ
ル領域３８が形成され、ｎウェル領域３５の中にｎ型埋
め込み領域３０につながるコレクタウオール層３９、ベ
ース領域４０及びエミッタ領域４１が形成され、ｎウェ
ル領域３６の中に高濃度でｐ型のソース領域４２とドレ
イン領域４３が、この領域の間のｎウェル領域３６の表
面に薄いシリコン酸化＠４４とゲート電極４５が積層さ
れて形成され、ｎウェル領域３８の中に、低濃度でｎ型
のソース領域４６とドレイン領域４７と、高濃度でｎ型
のソース領域４８とドレイン領域４９が形成され、この
領域の間のｎウェル領域３８の表面に薄いシリコン酸化
膜４４とゲート電極４５が形成されたものである。なお
、５０は素子分離用の厚いシリコン酸化膜、５１はＬＤ
Ｄ構造を得るためのサイドウオール用のシリコン酸化膜
である。なお、ｐ型分離領域３７はｐ型シリコンエピタ
キシャル層３３とつながっているが、ｐ型車結晶シリコ
ン基板３２とつながる必要はない。
の断面構造図であり、ｎ型埋め込み領域３０．３１が形
成されたｐ型車結晶シリコン基板３２の上にｎ型シリコ
ンエピタキシャル層３３とｎ型シリコンエピタキシャル
層３４が形成され、ｎ型埋め込み領域３０．３１の上に
はｎウェル領域３５．３６が、ｎ型埋め込み領域３０，
３１゜３５の領域外の上にはｐ型分離領域３７とｎウェ
ル領域３８が形成され、ｎウェル領域３５の中にｎ型埋
め込み領域３０につながるコレクタウオール層３９、ベ
ース領域４０及びエミッタ領域４１が形成され、ｎウェ
ル領域３６の中に高濃度でｐ型のソース領域４２とドレ
イン領域４３が、この領域の間のｎウェル領域３６の表
面に薄いシリコン酸化＠４４とゲート電極４５が積層さ
れて形成され、ｎウェル領域３８の中に、低濃度でｎ型
のソース領域４６とドレイン領域４７と、高濃度でｎ型
のソース領域４８とドレイン領域４９が形成され、この
領域の間のｎウェル領域３８の表面に薄いシリコン酸化
膜４４とゲート電極４５が形成されたものである。なお
、５０は素子分離用の厚いシリコン酸化膜、５１はＬＤ
Ｄ構造を得るためのサイドウオール用のシリコン酸化膜
である。なお、ｐ型分離領域３７はｐ型シリコンエピタ
キシャル層３３とつながっているが、ｐ型車結晶シリコ
ン基板３２とつながる必要はない。
本発明によれば、従来例におけるｎ型埋め込み領域とｎ
型埋め込み領域の高不純物濃度の拡散層どうしの接合が
なくなるので、コレクタ基板間容量が減少しｎｐｎ ト
ランジスタの高周波特性を向上できる。また、ｎチャネ
ルＭＯ３）ランジスタをｐウェル領域３８とｐ型シリコ
ンエピタキシャル層３３の中に形成するため、従来例の
ｎ型埋め込み領域の影響によるｎチャネルＭＯＳトラン
ジスタのドレイン近傍のｐウェル領域のｐ型不純物濃度
が高くなることがないので、トレイン近傍の電界が単一
ｐウェルと同程度になり、ホットエレクトロンの発生を
低減できる。この結果、ｎチャネルＭＯ８トランジスタ
のしきい値電圧ＶＴの変動や相互コンダクタンスｇＩＩ
の劣化など特性が損なわれることがな（、信頼性に優れ
たｎチャネルＭＯＳトランジスタを形成することができ
る。また、ｎチャネルＭＯＳトランジスタのドレイン基
板間容量を低減できるので、周波数特性を向上すること
ができる。
型埋め込み領域の高不純物濃度の拡散層どうしの接合が
なくなるので、コレクタ基板間容量が減少しｎｐｎ ト
ランジスタの高周波特性を向上できる。また、ｎチャネ
ルＭＯ３）ランジスタをｐウェル領域３８とｐ型シリコ
ンエピタキシャル層３３の中に形成するため、従来例の
ｎ型埋め込み領域の影響によるｎチャネルＭＯＳトラン
ジスタのドレイン近傍のｐウェル領域のｐ型不純物濃度
が高くなることがないので、トレイン近傍の電界が単一
ｐウェルと同程度になり、ホットエレクトロンの発生を
低減できる。この結果、ｎチャネルＭＯ８トランジスタ
のしきい値電圧ＶＴの変動や相互コンダクタンスｇＩＩ
の劣化など特性が損なわれることがな（、信頼性に優れ
たｎチャネルＭＯＳトランジスタを形成することができ
る。また、ｎチャネルＭＯＳトランジスタのドレイン基
板間容量を低減できるので、周波数特性を向上すること
ができる。
発明の効果
本発明の半導体基板と半導体集積回路装置によれば、ｎ
型埋め込み領域の代わりに、ｐ型シリコンエピタキシャ
ル層を用いたことにより、高周波特性の優れたｎｐｎト
ランジスタと信頼性および周波数特性に優れたｎチャネ
ルＭＯＳトランジスタを実現できる。
型埋め込み領域の代わりに、ｐ型シリコンエピタキシャ
ル層を用いたことにより、高周波特性の優れたｎｐｎト
ランジスタと信頼性および周波数特性に優れたｎチャネ
ルＭＯＳトランジスタを実現できる。
第１図〜第３図は本発明による実施例を示す素子断面図
、第４図、第５図は従来の半導体基板と半導体集積回路
装置の構造を示す断面図である。 １１・・・・・・ｐ型車結晶シリコン基板、１２．１３
・・・・・・ｎ型埋め込み領域、１４・・・・・・ｐ型
シリコンエピタキシャル層、１５・・・・・・ｎ型シリ
コンエピタキシャル層。
、第４図、第５図は従来の半導体基板と半導体集積回路
装置の構造を示す断面図である。 １１・・・・・・ｐ型車結晶シリコン基板、１２．１３
・・・・・・ｎ型埋め込み領域、１４・・・・・・ｐ型
シリコンエピタキシャル層、１５・・・・・・ｎ型シリ
コンエピタキシャル層。
Claims (3)
- （１）一導電型の半導体基体と、前記半導体基体上に形
成された前記半導体基体と同じ導電型の第１の半導体層
と、前記第１の半導体層および前記半導体基体に形成さ
れた逆導電型の埋め込み層と、前記第１の半導体層およ
び前記埋め込み層上に形成された前記埋め込み層と逆導
電型の第２の半導体層を備えたことを特徴とする半導体
基板。 - （２）一導電型の半導体基体の一主面上に一導電型の第
１の半導体層を有し、前記第１の半導体層の一主面上に
逆導電型の第２の半導体層を有し、前記第２の半導体層
中に前記第１の半導体層につながる一導電型の第１の領
域を有し、前記第１の半導体層と前記第１の領域により
電気的に分離された逆導電型の第２の領域が前記第２の
半導体層中に設けられ、前記第２の領域中に設けられた
バイポーラトランジスタの下部の前記半導体基板と第１
の半導体層の間に逆導電型の埋め込み領域を備えたこと
を特徴とする半導体集積回路装置。 - （３）一導電型の半導体基体の一主面上に一導電型の第
１の半導体層を有し、前記第１の半導体層の一主面上に
逆導電型の第２の半導体層を有し、前記第２の半導体層
中に設けられた前記第１の半導体層につながる一導電型
の第１の領域に第１のＭＯＳトランジスタを備え、前記
第２の半導体層中に設けられた逆導電型の第２の領域に
第２のＭＯＳトランジスタを備え、前記第２の半導体層
中に設けられた逆導電型の第３の領域にバイポーラトラ
ンジスタを備え、前記バイポーラトランジスタと第２の
ＭＯＳトランジスタの下部の前記半導体基板と前記第１
の半導体層との間に逆導電型の埋め込み領域を備え、前
記第１の半導体層と前記第２の半導体層中に設けられた
前記第１の半導体層につながる一導電型の第４の領域に
より前記バイポーラトランジスタが分離されていること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195307A JP2678081B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195307A JP2678081B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479363A true JPH0479363A (ja) | 1992-03-12 |
| JP2678081B2 JP2678081B2 (ja) | 1997-11-17 |
Family
ID=16338982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195307A Expired - Fee Related JP2678081B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678081B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143454A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体デバイス |
-
1990
- 1990-07-23 JP JP2195307A patent/JP2678081B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143454A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2678081B2 (ja) | 1997-11-17 |
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|---|---|---|---|
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