JP2007335880A - 半導体装置 - Google Patents
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Abstract
【課題】
大面積を要する拡張電極に起因する寄生容量の一端を高比抵抗にすることで、エレクトリックコンデンサマイク駆動用に好適な半導体装置を得る。
【解決手段】
半導体基板21として、比抵抗が100〜5000ル・cmのものを準備する。基板21上にP型ウェル領域22を形成し、その表面にゲート電極28、ソース領域26、及びドレイン領域27を形成してアナログ型のMOSFET素子(入力トランジスタ)29を形成する。各回路素子を電極配線39で結線し、絶縁膜38上には拡張電極40を形成する。拡張電極40は、入力トランジスタ29のゲート電極28に接続される。
【選択図】 図1
大面積を要する拡張電極に起因する寄生容量の一端を高比抵抗にすることで、エレクトリックコンデンサマイク駆動用に好適な半導体装置を得る。
【解決手段】
半導体基板21として、比抵抗が100〜5000ル・cmのものを準備する。基板21上にP型ウェル領域22を形成し、その表面にゲート電極28、ソース領域26、及びドレイン領域27を形成してアナログ型のMOSFET素子(入力トランジスタ)29を形成する。各回路素子を電極配線39で結線し、絶縁膜38上には拡張電極40を形成する。拡張電極40は、入力トランジスタ29のゲート電極28に接続される。
【選択図】 図1
Description
本発明は、エレクトリックコンデンサマイクを駆動するために用いて好適な、半導体装置に関するものである。
コンデンサマイクロホン(ECM)は、音声などの空気振動を容量値の変化という電気信号に変換するための素子である。その出力信号は極めて微弱なものであり、これを増幅するための素子には、入力インピーダンスが高く、高ゲインが得られ、且つ低ノイズであるという特性が求められる。
斯かる要求に適切な素子として、例えば特開平7−240424号に記載されているような接合型FET素子(J−FET)や、アナログ型のMOSFET素子等があげられる。J−FET素子は、周辺の信号処理回路と共にBIP型ICに集積化が可能であり(例えば、特開昭58−197885号)、同じくMOSFET素子はMOS型集積回路に集積化が可能である。
図4に、代表的なMOSFET素子を示した。P型の半導体基板1の表面にN+型のソース領域2とドレイン領域3、及びゲート電極4が形成されてNチャネル型のMOSFET素子が形成される。5は素子分離用のLOCOS酸化膜である。ゲート電極4にコンデンサマイクの出力電位を印加して、ゲート電極4下部の基板1表面にチャネルを形成することにより、ソース・ドレイン間の電流を制御するものである。基板1にはバイアスとしてVSS電位(接地電位GND)が印加される。
1つの基板21内には、入力トランジスタとしてのMOSFET素子の他に、Nチャネル型、Pチャネル型のMOFET素子を形成し、コンデンサマイクの信号が入力されたトランジスタの出力信号を処理する為の集積回路網を構成することが可能である。
特開平7−240424号
特開昭58−197885号
しかしながら、斯かる素子をエレクトリックマイクコンデンサの信号増幅用途に用いるときは、半導体基板1上に電極パッドよりも遙かに大きな面積の拡張電極6を設けることを要求される場合がある。この拡張電極は大きさが1.0mm〜1.5mmにも達する。
この様な場合、LOCOS酸化膜5を挟んで拡張電極6と基板1とで形成される容量C1が寄生的に発生し、容量C1を介して拡張電極6が基板バイアスした接地電位GNDに接続される。この容量値は数十pFにも達し、決して無視できないレベルの値となる。
図4に容量C1を含めた回路図を示した。エレクトリックコンデンサマイクECMの一端が入力MOSFET素子7のゲート(入力端子)に接続され、MOSFET素子のソースが接地され、ドレインが出力端子OUTに接続された構成となる。出力端子OUTは、同一基板上に形成されたCMOSトランジスタ等からなる集積回路網に接続される。そして、MOSFET素子7のゲートと接地電位GNDとの間に、上記した容量C1が直列接続される。すると、エレクトリックコンデンサマイクECMから出力された信号が容量C1を介して接地電位GNDに流出し(図示電流i)、MOSFET素子7のゲートに印加される信号レベルが低下して、好ましい出力電圧が得られないという欠点があった。
本発明は前述の課題に鑑みて成され、空気振動を電気信号に変換する容量素子と、前記電気信号がゲートに印加されてアナログ動作を行うMOSFET素子と、を備え、前記容量素子の一方電極は、絶縁膜を介して半導体基板上に形成され、
前記半導体基板の主表面には、比抵抗が100〜5000Ω・cmとなる高抵抗領域が形成され、前記容量素子は、前記高抵抗領域上にのみ形成されていることを特徴とするものである。
前記半導体基板の主表面には、比抵抗が100〜5000Ω・cmとなる高抵抗領域が形成され、前記容量素子は、前記高抵抗領域上にのみ形成されていることを特徴とするものである。
本発明によれば、拡張電極40の下部の基板21を、高比抵抗の状態にしたので、値の大きな容量C1から先をほぼ絶縁状態にすることができ、これによってエレクトリックコンデンサマイクから入力された信号が流出して信号レベルを低下させるという従来の不具合を解消出来る。
以下、本発明の実施の形態を詳細に説明する。
図1は本発明の半導体装置を示す断面図である。入力トランジスタとしてNチャネル型のMOSFET素子を形成し、更にはPチャネル型・Nチャネル型MOSFET素子を形成して、CMOS集積回路を構成したものである。
図中、符号21は単結晶シリコン半導体基板を示す。一般的なMOS型集積回路に用いられる基板の比抵抗が、P型基板の場合では10〜15Ω・cm程度、N型基板の場合では4〜8Ω・cm程度であるのに対して、本願の半導体基板21は比抵抗が100〜5000Ω・cmと極端に高いものを用いる。P型またはN型基板でもよく、更には1000Ω・cm以上ともなれば導電型を定義することが難しいので、イントリシック(i)層と称しても良い。更には全くのノンドープ基板を用いても良い。
半導体基板21の表面にはP型のウェル領域22、23とN型のウェル領域24とを形成してツインウェル型としている。更に基板21表面に素子分離用のLOCOS酸化膜25を形成し、LOCOS酸化膜25で囲まれたP型ウェル領域22表面にN型のソース領域26、ドレイン領域27とゲート電極28を形成し、入力トランジスタとしてのNチャネル型MOSFET素子29を形成している。
基板21の他の領域には、P型ウェル領域23表面にN+ソース領域30とドレイン領域31及びゲート電極32を形成してNチャネル型MOS素子33を形成し、N型ウェル領域24表面にはP+ソース領域34とドレイン領域35及びゲート電極36を形成してPチャネル型MOS素子37を形成している。
LOCOS酸化膜25と各ウェル領域22、23、24の表面はシリコン酸化膜等の絶縁膜38によって被覆され、該絶縁膜38に形成したコンタクトホールを介してアルミ電極配線39が各領域にコンタクトしている。各ゲート電極のポリシリコン層はLOCOS酸化膜25の上を延在してポリシリコン配線層を形成し、絶縁膜38に開口したコンタクトホールを介して電極配線39に接続される。これらのポリシリコン配線と電極配線39群は、各回路素子間を接続して集積回路網を形成する。前記電極配線39は更に、絶縁膜38の上に例えば直径が1.0〜1.5mmの円形パターンからなる拡張電極40を構成する。拡張電極40が、エレクトリックコンデンサマイクに接続される。また、拡張電極40は入力トランジスタ29のゲート電極28に電気的に接続される。ゲート電極28に連続するポリシリコン配線が拡張電極40自体又はその一部を構成しても良い。拡張電極40の下部は、回路素子を配置しない。
P型のウェル領域22、23には、P+型のコンタクト領域が設けられ(図示せず)、ウェル領域22、23に対してバックゲートバイアスとしてのVSS電位(接地電位GND)が与えられる。同じくN型のウェル領域24にはN+型のコンタクト領域が設けられてバックゲートバイアスとしてのVDD電位が与えられる。基板21バイアスとしての接地電位を印加するかは任意である。印加する場合は、基板21表面に形成したP+コンタクト領域を介して印加する。
通常のMOSFET素子がデジタル動作を行うべく諸特性が決められるのに対して、入力トランジスタ29はアナログ動作を行うべく諸特性が決められる。このとき、ゲート電位Vgが零の状態でドレイン電流Idを流す様に、ゲート電極28下部のウェル領域22表面に、N−型のチャネル領域41を形成してこの素子をエンハンスメント型あるいはエンハンスメント・デプレッション型(ED−MOS)としている。
図2は、この半導体装置の全体像を示す平面図である。チップサイズが略2.5×3.0mm程度の半導体チップ50のほぼ中央部分に、直径が1.0〜1.5mm程度の拡張電極40が設けられており、拡張電極40は入力トランジスタ29のゲート電極28にアルミ配線42等で接続されている。半導体チップ50の周辺部には、1辺が100〜300μmの正方形からなる外部接続用のボンディングパッド52が複数個配置されている。NチャネルMOSFET33、PチャネルMOSFET34、抵抗素子、容量素子などは、拡張電極40を除いた領域に、拡張電極40を取り囲むようにして配置されている。
図3は、基板21を高比抵抗基板としたことによる、等価回路図を示したものである。基板21を高比抵抗としたことによって、基板21が持つ直列抵抗Rが極めて大になり、回路的には殆ど絶縁状態にしたと言っても過言ではない。信号が逃げる接地電位GNDは、P型ウェル領域22、23と、基板21に対して与えられている。しかし、不可避的に発生する容量C1に対して基板21の直列抵抗Rが接続され、接地電位に対しては殆ど絶縁状態になるので、寄生電流iの流出を阻止できる。同様に、N型ウェル領域24に与えられた電源電位VDDに対しても、直列抵抗Rの働きによって寄生電流iの流出を防止できる。
従って、接地電位GND又は電源電位VDDへの経路をほぼ絶縁状態にすることによって、拡張電極40から容量C1を介する寄生電流の発生を防止し、入力信号の振幅レベル低下を防止する事が出来る。
上記の実施例は、Nチャネル型MOSFETを例にしたが、Pチャネル型MOSFETで構成することも可能である。また、基板21全体を高比抵抗状態にした例を示したが、拡張電極40の下部だけを選択的に高比抵抗状態にしたものを使用しても同様の効果を得ることが出来る。
21 高比抵抗基板
22、23 P型ウェル領域
24 N型ウェル領域
28、32、36 ゲート電極
29 入力トランジスタ
38 絶縁膜
39 電極配線
40 拡張電極
C1 容量
R 抵抗
22、23 P型ウェル領域
24 N型ウェル領域
28、32、36 ゲート電極
29 入力トランジスタ
38 絶縁膜
39 電極配線
40 拡張電極
C1 容量
R 抵抗
Claims (3)
- 空気振動を電気信号に変換する容量素子と、前記電気信号がゲートに印加されてアナログ動作を行うMOSFET素子と、を備え、
前記容量素子の一方電極は、絶縁膜を介して半導体基板上に形成され、
前記半導体基板の主表面には、比抵抗が100〜5000Ω・cmとなる高抵抗領域が形成され、
前記容量素子は、前記高抵抗領域上にのみ形成されていることを特徴とする半導体装置。 - 前記半導体基板上に形成される前記容量素子を除く他の素子は、前記半導体基板の主表面に形成されるウェル領域上に形成され、
前記ウェル領域は、高抵抗領域を取り囲むように形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記半導体基板上には、ボンディングパッドが複数形成されており、
前記一方電極は、前記ボンディングパッドより少なくとも1桁以上大きいことを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007183085A JP2007335880A (ja) | 2007-07-12 | 2007-07-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP04866299A Division JP4049472B2 (ja) | 1999-02-25 | 1999-02-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007335880A true JP2007335880A (ja) | 2007-12-27 |
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Family Applications (1)
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JP2007183085A Withdrawn JP2007335880A (ja) | 2007-07-12 | 2007-07-12 | 半導体装置 |
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Country | Link |
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JP (1) | JP2007335880A (ja) |
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2007
- 2007-07-12 JP JP2007183085A patent/JP2007335880A/ja not_active Withdrawn
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A761 | Written withdrawal of application |
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