JPWO2007091301A1 - 半導体装置とその製造方法 - Google Patents
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Abstract
Description
図1〜図5は、本実施形態に係る半導体装置の製造途中の断面図である。
図7は、第1例に係る第1保護絶縁膜20の成膜方法を説明するための断面図である。
・高周波電源104の周波数・・・380kHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:N2)・・・1:100
・基板温度・・・250℃
・膜厚・・・約5nm
(二層目の窒化シリコン膜20bの成膜条件)
・高周波電源104の周波数・・・13.56MHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:NH3:N2)・・・1:0.5:100
・基板温度・・・250℃
・膜厚・・・約45nm
この条件に従って形成された一層目の窒化シリコン膜20aは、屈折率が2.05、膜密度が2.49g/cm2、ストレスが500MPa(圧縮)となった。
図9は、第2例に係る第1保護絶縁膜20の成膜方法を説明するための断面図である。
・高周波電源104の周波数・・・380kHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:N2)・・・1:100
・基板温度・・・250℃
・膜厚・・・約5nm
(二層目の窒化シリコン膜20bの成膜条件)
・高周波電源104の周波数・・・13.56MHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:NH3:N2)・・・1:0.5:100
・基板温度・・・250℃
・膜厚・・・約5nm
(三層目の窒化シリコン膜20cの成膜条件)
・高周波電源104の周波数・・・13.56MHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:N2)・・・1:100
・基板温度・・・250℃
・膜厚・・・約5nm
(四層目の窒化シリコン膜20dの成膜条件)
・高周波電源104の周波数・・・13.56MHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:NH3:N2)・・・1:0.5:100
・基板温度・・・250℃
・膜厚・・・約10nm
(五層目の窒化シリコン膜20eの成膜条件)
・高周波電源104の周波数・・・13.56MHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:N2)・・・1:100
・基板温度・・・250℃
・膜厚・・・約5nm
(六層目の窒化シリコン膜20fの成膜条件)
・高周波電源104の周波数・・・13.56MHz
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:NH3:N2)・・・1:0.5:100
・基板温度・・・250℃
・膜厚・・・約35nm
このような条件を採用したところ、一層目の窒化シリコン膜20aの膜密度は2.49g/cm2、ストレスは500MPa(圧縮)となった。また、第二、四、六層目の窒化シリコン膜20b、20d、20fの膜密度は2.15g/cm2、ストレスは50MPa(引っ張り)となった。そして、第三、五層目の窒化シリコン膜20c、20eの膜密度は2.42g/cm2、応力は略ゼロとなった。
本例は、第2例と比較して、一層目の窒化シリコン膜20aの成膜条件のみが異なり、これ以外は第2例と同じである。
・高周波電源104のパワー・・・80W
・成膜ガスの流量比(SiH4:N2)・・・1:80
・基板温度・・・250℃
・膜厚・・・約5nm
このように、本例では、第2例の低密度膜(二層目、四層目、六層目の窒化シリコン膜)よりも高周波電源104のパワーを高めている。
図11は、本例に係る第1保護絶縁膜20の成膜方法を説明するための断面図である。図11に示されるように、本例は、第3例の第1保護絶縁膜20の最上層に7層目の窒化シリコン膜20gを追加したものである。その窒化シリコン膜20gは、その下の六層目の窒化シリコン膜20fよりも膜密度が大となるように形成される。
・高周波電源104のパワー・・・50W
・成膜ガスの流量比(SiH4:N2)・・・1:100
・基板温度・・・250℃
・膜厚・・・約5nm
この条件で形成された7層目の窒化シリコン膜20gの膜密度は2.49g/cm2、ストレスは500MPa(圧縮)となった。
図12は、第5例に係る第1保護絶縁膜20の成膜方法を説明するための断面図である。
図13〜図18は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第1実施形態で説明した要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
図19〜図23は、本実施形態に係る半導体装置の製造途中の断面図である。
図24〜図29は、本実施形態に係る半導体装置の製造途中の断面図である。
Claims (20)
- 基板と、
前記基板上に形成された化合物半導体層と、
前記化合物半導体層の表面上に形成され、膜密度が下部より膜の中途部の方が低い窒化シリコンよりなる保護絶縁膜と、
を有することを特徴とする半導体装置。 - 前記保護絶縁膜は、膜密度が下から上に向かって低くなる単層の窒化シリコン膜で構成されることを特徴とする請求項1に記載の半導体装置。
- 前記保護絶縁膜は、二層目が一層目よりも膜密度が低くなるように積層された二以上の窒化シリコン膜の積層膜で構成されることを特徴とする請求項1に記載の半導体装置。
- 前記積層膜を構成する前記一層目の窒化シリコン膜の膜厚は、前記二層目の窒化シリコン膜よりも薄いことを特徴とする請求項3に記載の半導体装置。
- 前記積層膜は、膜密度の大小関係が交互に入れ替わるように三以上の窒化シリコン膜を積層してなることを特徴とする請求項3に記載の半導体装置。
- 前記積層膜において膜密度が小となる複数の窒化シリコン膜は、下の膜ほど厚さが薄くなることを特徴とする請求項5に記載の半導体装置。
- 前記積層膜において膜密度が大となる窒化シリコン膜が、該積層膜の最上層に形成されたことを特徴とする請求項5に記載の半導体装置。
- 前記化合物半導体層は、バッファ層、電子走行層、電子供給層、及び第1開口を備えたコンタクト層がこの順に形成された積層化合物半導体層であり、
前記コンタクト層の上に、ソース電極とドレイン電極とが互いに間隔をおいて形成され、
前記保護絶縁膜が、前記ソース電極とドレイン電極上にも形成されると共に、該ソース電極と該ドレイン電極との間に前記第1開口に重なる第2開口を有し、
前記第1開口内の前記電子供給層上にゲート電極が形成されたことを特徴とする請求項1に記載の半導体装置。 - 前記化合物半導体層は、バッファ層、電子走行層、電子供給層、及び第1開口を備えたコンタクト層がこの順に形成された積層化合物半導体層であり、
前記コンタクト層の上に、前記第1開口を挟んでソース電極とドレイン電極とが形成され、
前記保護絶縁膜が、前記ソース電極とドレイン電極上にも形成されると共に、前記第1開口の上に第2開口を有し、
前記第2開口内の前記電子供給層上にゲート電極が形成されたことを特徴とする請求項1に記載の半導体装置。 - 前記化合物半導体層は、バッファ層、電子走行層、電子供給層、及び表面層がこの順に形成された積層化合物半導体層であり、
前記表面層の上に、ソース電極とドレイン電極とが互いに間隔をおいて形成され、
前記保護絶縁膜が、前記ソース電極とドレイン電極上にも形成されると共に、該ソース電極と該ドレイン電極との間に開口を有し、
前記開口内の前記表面層上にゲート電極が形成されたことを特徴とする請求項1に記載の半導体装置。 - 前記基板は化合物半導体よりなることを特徴とする請求項1に記載の半導体装置。
- 基板上に化合物半導体層を形成する工程と、
前記化合物半導体層の表面上に、保護絶縁膜を構成する一層目の窒化シリコン膜をプラズマCVD法で形成する工程と、
前記一層目の窒化シリコン膜上に、該窒化シリコン膜よりも膜密度が低くなる成膜条件により、前記保護絶縁膜を構成する二層目の窒化シリコン膜をプラズマCVD法で形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記二層目の窒化シリコン膜の成膜条件として、(i)前記一層目の窒化シリコン膜を形成する工程よりも成膜雰囲気に印加される高周波電力の周波数を高める、(ii)前記一層目の窒化シリコン膜を形成する工程よりも成膜雰囲気に印加される高周波電力のパワーを低くする、(iii)前記一層目の窒化シリコン膜を形成する工程よりも成膜雰囲気の圧力を高める、(iv)窒素の原料ガスとしてアンモニアを用い、且つ前記一層目の窒化シリコン膜の窒素の原料ガスとして窒素を用いる、(v)前記一層目の窒化シリコン膜を形成する工程よりも基板温度を下げる、及び(vi)前記一層目の窒化シリコン膜を形成する工程よりも成膜速度を速める、のいずれかを採用することを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記一層目の窒化シリコン膜を形成する工程において、前記二層目の窒化シリコン膜よりも薄い厚さに前記一層目の窒化シリコン膜を形成することを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記二層目の窒化シリコン膜の上に一以上の窒化シリコン膜を積層して、膜密度の大小関係が交互に入れ替わる三以上の窒化シリコン膜で前記保護絶縁膜を構成する工程を有することを特徴とする請求項12に記載の半導体装置の製造方法。
- 基板上に化合物半導体層を形成する工程と、
前記化合物半導体層の表面上に、膜密度が下から上に向かって連続的に低くなる成膜条件を用いて、窒化シリコンで構成される保護絶縁膜をプラズマCVD法で形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記保護絶縁膜の成膜条件として、(i)成膜雰囲気に印加される高周波電力のパワーを連続的に低くする、(ii)成膜雰囲気の圧力を連続的に高める、(iii)成膜ガスとしてアンモニアを含むガス用い、且つアンモニアの流量比を連続的に増加させる、(iv)成膜速度を連続的に速める、のいずれかを採用することを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記化合物半導体層として、バッファ層、電子走行層、電子供給層、及びコンタクト層がこの順に形成された積層化合物半導体層を形成すると共に、
前記保護絶縁膜を形成する工程の前に、前記コンタクト層の上に、互いに間隔がおかれたソース電極とドレイン電極とを形成する工程を有し、
前記保護絶縁膜を形成する工程において、前記ソース電極とドレイン電極の上にも該保護絶縁膜を形成して、
前記ソース電極とドレイン電極の間の前記コンタクト層と前記保護絶縁膜にそれぞれ第1、第2開口を形成する工程と、
前記第1開口内の前記電子供給層上にゲート電極を形成する工程とを有することを特徴とする請求項12又は請求項16に記載の半導体装置の製造方法。 - 前記化合物半導体層として、バッファ層、電子走行層、電子供給層、及びコンタクト層がこの順に形成された積層化合物半導体層を形成すると共に、
前記保護絶縁膜を形成する工程の前に、前記コンタクト層の上に、互いに間隔がおかれたソース電極とドレイン電極とを形成する工程を有し、
前記保護絶縁膜を形成する工程において、前記ソース電極とドレイン電極の上にも該保護絶縁膜を形成して、
前記ソース電極と前記ドレイン電極の間の前記コンタクト層と前記保護絶縁膜にそれぞれ第1、第2開口を形成する工程と、
前記第1、第2開口内の前記電子供給層上にゲート電極を形成する工程とを有することを特徴とする請求項12又は請求項16に記載の半導体装置の製造方法。 - 前記化合物半導体層として、バッファ層、電子走行層、電子供給層、及び表面層がこの順に形成された積層化合物半導体層を形成すると共に、
前記保護絶縁膜を形成する工程の前に、前記表面層の上に、互いに間隔がおかれたソース電極とドレイン電極とを形成する工程を有し、
前記保護絶縁膜を形成する工程において、前記ソース電極とドレイン電極の上にも該保護絶縁膜を形成して、
前記ソース電極とドレイン電極の間の前記保護絶縁膜に開口を形成する工程と、
前記開口内の前記表面層上にゲート電極を形成する工程とを有することを特徴とする請求項12又は請求項16に記載の半導体装置の製造方法。
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