JPH09102494A - 半導体装置の保護膜およびその形成方法 - Google Patents
半導体装置の保護膜およびその形成方法Info
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- JPH09102494A JPH09102494A JP7261280A JP26128095A JPH09102494A JP H09102494 A JPH09102494 A JP H09102494A JP 7261280 A JP7261280 A JP 7261280A JP 26128095 A JP26128095 A JP 26128095A JP H09102494 A JPH09102494 A JP H09102494A
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Abstract
(57)【要約】
【課題】 湿度やアルカリ汚染から保護する能力が高
く、また緻密で、形成時にプラズマ衝撃による半導体基
板へのダメージが少ない半導体装置の保護膜を提供する
こと。 【解決手段】 プラズマＣＶＤ法によって半導体基板１
１上に形成される半導体装置の保護膜１８において、保
護膜１８が、複数の要素で規定される第１の条件で堆積
される第１の保護層１６と、第１の条件と少なくとも一
つの要素が異なる第２の条件で堆積される第２の保護層
１７とで構成されている。
く、また緻密で、形成時にプラズマ衝撃による半導体基
板へのダメージが少ない半導体装置の保護膜を提供する
こと。 【解決手段】 プラズマＣＶＤ法によって半導体基板１
１上に形成される半導体装置の保護膜１８において、保
護膜１８が、複数の要素で規定される第１の条件で堆積
される第１の保護層１６と、第１の条件と少なくとも一
つの要素が異なる第２の条件で堆積される第２の保護層
１７とで構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマＣＶＤ法
により半導体基板上に形成される半導体装置の保護膜お
よびその形成方法に関する。
により半導体基板上に形成される半導体装置の保護膜お
よびその形成方法に関する。
【０００２】
【従来の技術】プラズマＣＶＤ法で形成された窒化ケイ
素膜は、段差の被覆性がよく、また、耐湿性や耐アルカ
リ性に優れている。そのため、半導体装置の表面を保護
する保護膜として広く利用されている。
素膜は、段差の被覆性がよく、また、耐湿性や耐アルカ
リ性に優れている。そのため、半導体装置の表面を保護
する保護膜として広く利用されている。
【０００３】ここで、ＧａＡｓショットキーゲート電界
効果トランジスタ（ＧａＡｓ ＭＥＳ ＦＥＴ）に対
し、プラズマＣＶＤ法で形成した窒化ケイ素膜を保護膜
として使用する場合を例にとり、従来の半導体装置の保
護膜とその形成方法について、図３を参照して説明す
る。
効果トランジスタ（ＧａＡｓ ＭＥＳ ＦＥＴ）に対
し、プラズマＣＶＤ法で形成した窒化ケイ素膜を保護膜
として使用する場合を例にとり、従来の半導体装置の保
護膜とその形成方法について、図３を参照して説明す
る。
【０００４】３１は半導体基板で、半導体基板３１上に
動作層３２やオーム性接触形成のためのＮ+ 層３３がイ
オン注入法で形成される。次に、写真蝕刻法でソース電
極やドレイン電極のパターニングを行い、そして、ソー
スやドレイン金属として例えば金ゲルマニウムを蒸着す
る。その後、リフトオフを行い、さらに熱処理を施し、
ソース電極やドレイン電極３４を形成する。
動作層３２やオーム性接触形成のためのＮ+ 層３３がイ
オン注入法で形成される。次に、写真蝕刻法でソース電
極やドレイン電極のパターニングを行い、そして、ソー
スやドレイン金属として例えば金ゲルマニウムを蒸着す
る。その後、リフトオフを行い、さらに熱処理を施し、
ソース電極やドレイン電極３４を形成する。
【０００５】また、写真蝕刻法でゲート電極のパターニ
ングを行い、所望の電流が得られるまで動作層３２をリ
セスエッチングする。そして、ゲート金属として例えば
アルミニウムを蒸着し、リフトオフを行い、ゲート電極
３５を形成する（図３（ａ））。その後、プラズマＣＶ
Ｄ法により窒化ケイ素膜を成膜し、表面を保護する保護
膜３８を形成する（図３（ｂ））。
ングを行い、所望の電流が得られるまで動作層３２をリ
セスエッチングする。そして、ゲート金属として例えば
アルミニウムを蒸着し、リフトオフを行い、ゲート電極
３５を形成する（図３（ａ））。その後、プラズマＣＶ
Ｄ法により窒化ケイ素膜を成膜し、表面を保護する保護
膜３８を形成する（図３（ｂ））。
【０００６】なお、プラズマＣＶＤ法による保護膜３８
の成膜は、次のような工程で行われる。先ず、半導体基
板を真空チャンバ内に配置し、真空引きが行われる。そ
して、シランガスやアンモニアガス、窒素ガスを真空チ
ャンバ内に導入する。このとき、ガスの供給を制御する
バルブを調節し真空チャンバ内の圧力が所望の値になる
ようにする。その後、真空チャンバ内に配置された電極
に高周波電力を印加し、半導体基板上に保護膜を堆積さ
せる。このとき、電極に印加される高周波電力は、通
常、印加された後、瞬時に設定値になるように制御され
る。そして、保護膜が成膜されている間は、高周波電力
や圧力、電極間距離などの値は一定に保たれる。 この
ような方法で保護膜３８が成膜され、ＭＥＳ ＦＥＴが
完成する。
の成膜は、次のような工程で行われる。先ず、半導体基
板を真空チャンバ内に配置し、真空引きが行われる。そ
して、シランガスやアンモニアガス、窒素ガスを真空チ
ャンバ内に導入する。このとき、ガスの供給を制御する
バルブを調節し真空チャンバ内の圧力が所望の値になる
ようにする。その後、真空チャンバ内に配置された電極
に高周波電力を印加し、半導体基板上に保護膜を堆積さ
せる。このとき、電極に印加される高周波電力は、通
常、印加された後、瞬時に設定値になるように制御され
る。そして、保護膜が成膜されている間は、高周波電力
や圧力、電極間距離などの値は一定に保たれる。 この
ような方法で保護膜３８が成膜され、ＭＥＳ ＦＥＴが
完成する。
【０００７】ここで、上記した方法で保護膜３８を形成
した場合のＦＥＴ動作層のキャリア濃度プロファイルを
図４で説明する。図４の横軸は深さ（μｍ）、また縦軸
はキャリア濃度（ｃｍ-3）で、点線ａが成膜前、実線ｂ
が成膜後である。この図に示されるように、成膜後（実
線ｂ）の特性は、保護膜と動作層の界面付近で濃度が低
下している。このことからプラズマ衝撃によって動作層
が浅い部分でダメージを受けていることが分かる。
した場合のＦＥＴ動作層のキャリア濃度プロファイルを
図４で説明する。図４の横軸は深さ（μｍ）、また縦軸
はキャリア濃度（ｃｍ-3）で、点線ａが成膜前、実線ｂ
が成膜後である。この図に示されるように、成膜後（実
線ｂ）の特性は、保護膜と動作層の界面付近で濃度が低
下している。このことからプラズマ衝撃によって動作層
が浅い部分でダメージを受けていることが分かる。
【０００８】
【発明が解決しようとする課題】上記したように、例え
ばＦＥＴの表面を保護する保護膜をプラズマＣＶＤ法で
成膜した場合、半導体基板へのプラズマ衝撃によって動
作層がダメージを受け、保護膜と動作層の界面付近のキ
ャリア濃度が低下する。そして、キャリア濃度の低下が
ＦＥＴの特性を劣化させる原因になっている。
ばＦＥＴの表面を保護する保護膜をプラズマＣＶＤ法で
成膜した場合、半導体基板へのプラズマ衝撃によって動
作層がダメージを受け、保護膜と動作層の界面付近のキ
ャリア濃度が低下する。そして、キャリア濃度の低下が
ＦＥＴの特性を劣化させる原因になっている。
【０００９】このようなダメージを小さくするために、
プラズマＣＶＤ法によって保護膜を成膜する際に、例え
ば電極に印加する高周波電力を下げる方法が考えられ
る。しかし、高周波電力を下げると、形成される保護膜
が緻密でなくなり、湿度やアルカリ汚染から半導体基板
を保護する能力が低下する。また、保護膜が成膜する速
度も遅くなり生産性が悪くなる。このような理由から、
高周波電力を下げる方法は採用できない。
プラズマＣＶＤ法によって保護膜を成膜する際に、例え
ば電極に印加する高周波電力を下げる方法が考えられ
る。しかし、高周波電力を下げると、形成される保護膜
が緻密でなくなり、湿度やアルカリ汚染から半導体基板
を保護する能力が低下する。また、保護膜が成膜する速
度も遅くなり生産性が悪くなる。このような理由から、
高周波電力を下げる方法は採用できない。
【００１０】本発明は、上記した欠点を解決するもの
で、プラズマ衝撃による動作層のダメージが少ない半導
体装置の保護膜およびその形成方法を提供することを目
的とする。
で、プラズマ衝撃による動作層のダメージが少ない半導
体装置の保護膜およびその形成方法を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明は、請求項１に対
応する発明として、プラズマＣＶＤ法によって半導体基
板上に形成される半導体装置の保護膜において、前記保
護膜が、複数の要素で規定される第１の条件で堆積され
る第１の保護層と、前記第１の条件と少なくとも一つの
要素が異なる第２の条件で堆積される第２の保護層とで
構成されている。
応する発明として、プラズマＣＶＤ法によって半導体基
板上に形成される半導体装置の保護膜において、前記保
護膜が、複数の要素で規定される第１の条件で堆積され
る第１の保護層と、前記第１の条件と少なくとも一つの
要素が異なる第２の条件で堆積される第２の保護層とで
構成されている。
【００１２】請求項２に対応する発明として、プラズマ
ＣＶＤ法によって半導体基板上に保護膜を形成する半導
体装置の保護膜の形成方法において、前記保護膜を形成
する工程が、複数の要素で規定される第１の条件で第１
の保護層を堆積する工程と、前記第１の条件と少なくと
も一つの要素が異なる第２の条件で第２の保護層を堆積
する工程とから構成されている。
ＣＶＤ法によって半導体基板上に保護膜を形成する半導
体装置の保護膜の形成方法において、前記保護膜を形成
する工程が、複数の要素で規定される第１の条件で第１
の保護層を堆積する工程と、前記第１の条件と少なくと
も一つの要素が異なる第２の条件で第２の保護層を堆積
する工程とから構成されている。
【００１３】請求項３に対応する発明として、第１の条
件と第２の条件とで異なる要素が、電極に印加される高
周波電力、保護層を堆積する時の圧力、又は電極間距離
の少なくとも一つとなっている。
件と第２の条件とで異なる要素が、電極に印加される高
周波電力、保護層を堆積する時の圧力、又は電極間距離
の少なくとも一つとなっている。
【００１４】請求項４に対応する発明として、保護膜
が、シランを含む雰囲気中で形成される窒化ケイ素膜で
ある半導体装置の保護膜である。
が、シランを含む雰囲気中で形成される窒化ケイ素膜で
ある半導体装置の保護膜である。
【００１５】請求項５に対応する発明として、保護膜
が、シランを含む雰囲気中で形成される窒化ケイ素膜で
ある半導体装置の保護膜の形成方法である。
が、シランを含む雰囲気中で形成される窒化ケイ素膜で
ある半導体装置の保護膜の形成方法である。
【００１６】請求項６に対応する発明として、半導体基
板が III−Ｖ族化合物の半導体基板である半導体装置の
保護膜である。
板が III−Ｖ族化合物の半導体基板である半導体装置の
保護膜である。
【００１７】請求項７に対応する発明として、半導体基
板が III−Ｖ族化合物の半導体基板である半導体装置の
保護膜の形成方法である。
板が III−Ｖ族化合物の半導体基板である半導体装置の
保護膜の形成方法である。
【００１８】請求項８に対応する発明として、半導体基
板がＧａＡｓ基板である半導体装置の保護膜である。
板がＧａＡｓ基板である半導体装置の保護膜である。
【００１９】請求項９に対応する発明として、半導体基
板がＧａＡｓ基板である半導体装置の保護膜の形成方法
である。
板がＧａＡｓ基板である半導体装置の保護膜の形成方法
である。
【００２０】上記した構成によれば、例えば平行平板型
のプラズマＣＶＤ装置により半導体基板上に形成される
保護膜は、複数の要素で規定される第１の条件で堆積さ
れる第１の保護層と、前記第１の条件と少なくとも一つ
の要素が異なる第２の条件で堆積される第２の保護層と
から構成されている。この場合、第１の保護層を堆積さ
せる第１の条件を、半導体基板の動作層がダメージを受
けないような条件、例えば低い高周波電力に設定する。
このようにして、動作層にダメージを与えないで第１の
保護層を形成する。その後、第２の条件に変更し、第１
の保護層上に第２の保護層を形成する。このとき、第１
の保護層がプラズマ衝撃を緩和するように機能する。し
たがって、第２の保護層を形成する際に緻密な層が形成
される条件、例えば高い高周波電力に設定しても、半導
体基板の動作層がダメージを受けるようなことがなくな
る。
のプラズマＣＶＤ装置により半導体基板上に形成される
保護膜は、複数の要素で規定される第１の条件で堆積さ
れる第１の保護層と、前記第１の条件と少なくとも一つ
の要素が異なる第２の条件で堆積される第２の保護層と
から構成されている。この場合、第１の保護層を堆積さ
せる第１の条件を、半導体基板の動作層がダメージを受
けないような条件、例えば低い高周波電力に設定する。
このようにして、動作層にダメージを与えないで第１の
保護層を形成する。その後、第２の条件に変更し、第１
の保護層上に第２の保護層を形成する。このとき、第１
の保護層がプラズマ衝撃を緩和するように機能する。し
たがって、第２の保護層を形成する際に緻密な層が形成
される条件、例えば高い高周波電力に設定しても、半導
体基板の動作層がダメージを受けるようなことがなくな
る。
【００２１】上記したように、この発明の保護膜および
その形成方法によれば、プラズマ衝撃によるダメージが
少ない。また、表面には緻密な層が堆積するため、湿度
やアルカリ汚染に対する保護能力も高くできる。また、
保護膜を形成する時間はこれまでと同様であり、生産性
が低下するようなこともない。
その形成方法によれば、プラズマ衝撃によるダメージが
少ない。また、表面には緻密な層が堆積するため、湿度
やアルカリ汚染に対する保護能力も高くできる。また、
保護膜を形成する時間はこれまでと同様であり、生産性
が低下するようなこともない。
【００２２】
【発明の実施の形態】本発明の実施の形態について図１
を参照して説明する。
を参照して説明する。
【００２３】ここでは、半導体基板として III−Ｖ族化
合物半導体、例えばＧａＡｓ（砒化ガリウム）を使用
し、そして、ＭＥＳＦＥＴを製造する場合を例にとって
説明する。
合物半導体、例えばＧａＡｓ（砒化ガリウム）を使用
し、そして、ＭＥＳＦＥＴを製造する場合を例にとって
説明する。
【００２４】１１は半導体基板で、例えばＧａＡｓ基板
が用いられている。半導体基板１１上には、動作層１
２、そしてオーム性接触形成のためのＮ+ 層１３が、そ
れぞれイオン注入法で形成される。次に、写真蝕刻法で
ソース電極やドレイン電極のパターニングを行い、ソー
スおよびドレイン電極金属として、例えば金ゲルマニウ
ムを蒸着する。さらに、リフトオフを行い、熱処理を施
し、ソース電極やドレイン電極１４を形成する。
が用いられている。半導体基板１１上には、動作層１
２、そしてオーム性接触形成のためのＮ+ 層１３が、そ
れぞれイオン注入法で形成される。次に、写真蝕刻法で
ソース電極やドレイン電極のパターニングを行い、ソー
スおよびドレイン電極金属として、例えば金ゲルマニウ
ムを蒸着する。さらに、リフトオフを行い、熱処理を施
し、ソース電極やドレイン電極１４を形成する。
【００２５】次いで、写真蝕刻法でゲート電極のパター
ニングを行い、所望の電流が得られるまで動作層１２を
リセスエッチングする。そして、ゲート金属として例え
ばアルミニウムを蒸着し、リフトオフを行いゲート電極
１５を形成する（図１（ａ））。
ニングを行い、所望の電流が得られるまで動作層１２を
リセスエッチングする。そして、ゲート金属として例え
ばアルミニウムを蒸着し、リフトオフを行いゲート電極
１５を形成する（図１（ａ））。
【００２６】その後、プラズマＣＶＤ法を用いて、窒化
ケイ素膜などの保護膜１８を形成する。この場合、保護
膜１８の形成には、上部電極と接地電極が平行に配列さ
れた平行平板型プラズマＣＶＤ法が用いられ、次のよう
な条件、そして工程で行われる。
ケイ素膜などの保護膜１８を形成する。この場合、保護
膜１８の形成には、上部電極と接地電極が平行に配列さ
れた平行平板型プラズマＣＶＤ法が用いられ、次のよう
な条件、そして工程で行われる。
【００２７】先ず、真空チャンバ内に半導体基板を配置
し、真空引きする。そして、シランガスやアンモニアガ
ス、窒素ガスを真空チャンバ内に導入する。このとき、
ガスの供給を制御するバルブを調整して、真空チャンバ
内の圧力を所望の値に設定する。
し、真空引きする。そして、シランガスやアンモニアガ
ス、窒素ガスを真空チャンバ内に導入する。このとき、
ガスの供給を制御するバルブを調整して、真空チャンバ
内の圧力を所望の値に設定する。
【００２８】その後、真空チャンバ内に配置された電極
に高周波電力を印加する。このとき、高周波電力は、例
えば１００Ｗで１０秒間印加し、第１の保護層１６を約
１００オングストロームの厚さに堆積させる。この条件
の場合、印加される高周波電力が小さいため、プラズマ
衝撃による影響は小さく、半導体に与えるダメージは少
ない（図１（ｂ））。
に高周波電力を印加する。このとき、高周波電力は、例
えば１００Ｗで１０秒間印加し、第１の保護層１６を約
１００オングストロームの厚さに堆積させる。この条件
の場合、印加される高周波電力が小さいため、プラズマ
衝撃による影響は小さく、半導体に与えるダメージは少
ない（図１（ｂ））。
【００２９】その後、高周波電力の大きさを通常の成膜
条件、例えば２００Ｗに変更する。そして、この条件で
例えば１８０秒間ほど印加し、全体の保護層１８の膜厚
が所定の値になるように第１の保護層１６上に第２の保
護層１７を堆積させる。
条件、例えば２００Ｗに変更する。そして、この条件で
例えば１８０秒間ほど印加し、全体の保護層１８の膜厚
が所定の値になるように第１の保護層１６上に第２の保
護層１７を堆積させる。
【００３０】このように第２の保護層１７を堆積させる
場合、第１の保護層１６の場合より大きい高周波電力が
印加される。しかし、このとき、半導体基板１１上に第
１の保護層１６がすでに堆積しており、第１の保護層１
６が、第２の保護層１７を堆積する際に生ずるプラズマ
衝撃を防ぐように機能する。したがって、第２の保護層
１６を堆積する場合に、高周波電力が２００Ｗと高くて
も、半導体基板１１内部へのプラズマ衝撃はほとんど問
題にならない程度になる。
場合、第１の保護層１６の場合より大きい高周波電力が
印加される。しかし、このとき、半導体基板１１上に第
１の保護層１６がすでに堆積しており、第１の保護層１
６が、第２の保護層１７を堆積する際に生ずるプラズマ
衝撃を防ぐように機能する。したがって、第２の保護層
１６を堆積する場合に、高周波電力が２００Ｗと高くて
も、半導体基板１１内部へのプラズマ衝撃はほとんど問
題にならない程度になる。
【００３１】上記したような方法で半導体基板１１上に
保護膜１８を成膜することによって、電力ＭＥＳ ＦＥ
Ｔが完成する（図１（ｃ））。
保護膜１８を成膜することによって、電力ＭＥＳ ＦＥ
Ｔが完成する（図１（ｃ））。
【００３２】ここで、上記方法で保護膜を成膜した場合
のＦＥＴ動作層のキャリア濃度プロファイルについて図
２で説明する。図２の横軸は深さ（μｍ）、また縦軸は
キャリア濃度（ｃｍ-3）で、点線ａが成膜前、実線ｂが
成膜後の特性である。この図から、成膜前（点線ａ）と
成膜後（実線ｂ）の特性はほとんど変化がなく、プラズ
マ衝撃による基板表面付近の濃度低下は見られない。し
たがって、動作層の濃度低下が原因のＦＥＴ電流の減少
や特性劣化が抑えられる。
のＦＥＴ動作層のキャリア濃度プロファイルについて図
２で説明する。図２の横軸は深さ（μｍ）、また縦軸は
キャリア濃度（ｃｍ-3）で、点線ａが成膜前、実線ｂが
成膜後の特性である。この図から、成膜前（点線ａ）と
成膜後（実線ｂ）の特性はほとんど変化がなく、プラズ
マ衝撃による基板表面付近の濃度低下は見られない。し
たがって、動作層の濃度低下が原因のＦＥＴ電流の減少
や特性劣化が抑えられる。
【００３３】また、この場合、保護膜の上層、即ち、第
２の保護層１７は高い高周波電力の印加で堆積されるた
め緻密な膜が形成される。したがって、湿度やアルカリ
汚染などから半導体基板を保護できる。また、保護膜の
形成に必要な時間もこれまでの方法と大きな違いがな
く、生産性が低下するようなこともない。
２の保護層１７は高い高周波電力の印加で堆積されるた
め緻密な膜が形成される。したがって、湿度やアルカリ
汚染などから半導体基板を保護できる。また、保護膜の
形成に必要な時間もこれまでの方法と大きな違いがな
く、生産性が低下するようなこともない。
【００３４】また、上記した実施の形態では、第１の保
護層１６を堆積する場合と、第２の保護層１７を堆積す
る場合とで、成膜条件を規定する１つの要素、例えば平
行平板電極に印加する高周波電力の大きさを変えてい
る。しかし、高周波電力の大きさでなく、他の要素、例
えば平行平板の電極間の距離や真空チャンバ内のガス圧
を変えても、また、これら複数の要素を同時に変更して
も同様の効果が得られる。 また、半導体基板として I
II−Ｖ族化合物であるＧａＡｓ（砒化ガリウム）基板を
使用し、また、ＭＥＳＦＥＴを製造する場合を例にとっ
て説明している。しかし、ＧａＡｓ以外の半導体基板で
も、あるいはＭＥＳＦＥＴ以外の半導体装置に対しても
本発明を適用できる。
護層１６を堆積する場合と、第２の保護層１７を堆積す
る場合とで、成膜条件を規定する１つの要素、例えば平
行平板電極に印加する高周波電力の大きさを変えてい
る。しかし、高周波電力の大きさでなく、他の要素、例
えば平行平板の電極間の距離や真空チャンバ内のガス圧
を変えても、また、これら複数の要素を同時に変更して
も同様の効果が得られる。 また、半導体基板として I
II−Ｖ族化合物であるＧａＡｓ（砒化ガリウム）基板を
使用し、また、ＭＥＳＦＥＴを製造する場合を例にとっ
て説明している。しかし、ＧａＡｓ以外の半導体基板で
も、あるいはＭＥＳＦＥＴ以外の半導体装置に対しても
本発明を適用できる。
【００３５】
【発明の効果】本発明によれば、プラズマＣＶＤ法を用
いて保護膜を形成する場合に、湿度やアルカリ汚染から
保護する能力が高く、またプラズマ衝撃による半導体基
板のダメージが小さい半導体装置の保護膜およびその形
成方法を実現できる。
いて保護膜を形成する場合に、湿度やアルカリ汚染から
保護する能力が高く、またプラズマ衝撃による半導体基
板のダメージが小さい半導体装置の保護膜およびその形
成方法を実現できる。
【図１】本発明の１つの実施形態である工程を説明する
断面図である。
断面図である。
【図２】本発明で製造されたＦＥＴ動作層のキャリア濃
度プロファイル特性を示す図である。
度プロファイル特性を示す図である。
【図３】従来の方法の工程を説明する断面図である。
【図４】従来の方法で製造されたＦＥＴ動作層のキャリ
ア濃度プロファイル特性を示す図である。
ア濃度プロファイル特性を示す図である。
１１…半導体基板 １２…動作層 １３…オーム性接触層（Ｎ+ 層） １４…ソース電極およびドレイン電極 １５…ゲート電極 １６…第１の保護層 １７…第２の保護層 １８…保護膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 9447−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (9)
- 【請求項１】 プラズマＣＶＤ法によって半導体基板上
に形成される半導体装置の保護膜において、前記保護膜
が、複数の要素で規定される第１の条件で堆積される第
１の保護層と、前記第１の条件と少なくとも一つの要素
が異なる第２の条件で堆積される第２の保護層とで構成
されることを特徴とする半導体装置の保護膜。 - 【請求項２】 プラズマＣＶＤ法によって半導体基板上
に保護膜を形成する半導体装置の保護膜の形成方法にお
いて、前記保護膜を形成する工程が、複数の要素で規定
される第１の条件で第１の保護層を堆積する工程と、前
記第１の条件と少なくとも一つの要素が異なる第２の条
件で第２の保護層を堆積する工程とから成ることを特徴
とする半導体装置の保護膜の形成方法。 - 【請求項３】 第１の条件と第２の条件とで異なる要素
が、電極に印加される高周波電力、保護層を堆積する時
の圧力、又は電極間距離の少なくとも一つであることを
特徴とする請求項２記載の半導体装置の保護膜の形成方
法。 - 【請求項４】 保護膜が、シランを含む雰囲気中で形成
される窒化ケイ素膜であることを特徴とする請求項１記
載の半導体装置の保護膜。 - 【請求項５】 保護膜が、シランを含む雰囲気中で形成
される窒化ケイ素膜であることを特徴とする請求項２又
は請求項３記載の半導体装置の保護膜の形成方法。 - 【請求項６】 半導体基板が III−Ｖ族化合物の半導体
基板であることを特徴とする請求項１記載の半導体装置
の保護膜。 - 【請求項７】 半導体基板が III−Ｖ族化合物の半導体
基板であることを特徴とする請求項２又は請求項３記載
の半導体装置の保護膜の形成方法。 - 【請求項８】 半導体基板がＧａＡｓ基板であることを
特徴とする請求項１記載の半導体装置の保護膜。 - 【請求項９】 半導体基板がＧａＡｓ基板であることを
特徴とする請求項２又は請求項３記載の半導体装置の保
護膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261280A JPH09102494A (ja) | 1995-10-09 | 1995-10-09 | 半導体装置の保護膜およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261280A JPH09102494A (ja) | 1995-10-09 | 1995-10-09 | 半導体装置の保護膜およびその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102494A true JPH09102494A (ja) | 1997-04-15 |
Family
ID=17359635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7261280A Pending JPH09102494A (ja) | 1995-10-09 | 1995-10-09 | 半導体装置の保護膜およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102494A (ja) |
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