JP6253927B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
Design and Demonstration of High Breakdown Voltage GaN High Electron Mobility Transistor (HEMT) Using Field Plate Structure for Power Electronics Applications , Wataru Saito, Yoshiharu Takada, Masahiko Kuraguchi, Kunio Tsuda, Ichiro Omura and Tsuneo Ogura, Japanese Journal of Applied Physics, Vol. 43, No. 4B, 2004, pp. 2239-2242
Growth and passivation of AlGaN/GaN heterostructures , J.R. Shealy, T.R. Prunty, E.M. Chumbes, B.K. Ridley , Journal of Crystal Growth, Volume 250, Issues 1-2, March 2003, Pages 7-13
ところで、上述した窒化物半導体を用いたＨＥＭＴにおいては、耐圧が高く周波数特性がよいもの、または、ゲートリーク電流が低いもの等の電気的な特性のよいものが求められている。
本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された窒化物半導体層と、前記窒化物半導体層の上に形成されたゲート電極と、前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された第１電極間絶縁膜と、前記窒化物半導体層と前記ドレイン電極の周辺部分との間に形成されたドレイン周辺絶縁膜と、を有する半導体装置であって、前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、前記ドレイン周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されており、前記第１電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されている。
また、本実施の形態の他の一観点によれば、基板の上に窒化物半導体により形成された窒化物半導体層と、前記窒化物半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、を有する半導体装置であって、前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、前記ゲート絶縁膜は、前記窒化物半導体層の上に、第１のゲート絶縁膜、第２のゲート絶縁膜の順に積層することにより形成されており、前記第１のゲート絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、前記第２のゲート絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されている。
また、本実施の形態の他の一観点によれば、基板の上に窒化物半導体により形成された窒化物半導体層と、前記窒化物半導体層の上に窒化物半導体により形成された形成された第１の導電型層と、前記第１の導電型層の上に形成されたゲート電極と、前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された電極間絶縁膜と、前記第１の導電型層と前記電極間絶縁膜との間に形成された絶縁体膜と、を有し、前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、前記電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、前記絶縁体膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されている。
開示の半導体装置によれば、窒化物半導体を用いた半導体装置において、電気的な特性を向上させることができる。
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
窒化物半導体を用いた半導体装置においては、耐圧が高いものが求められており、耐圧を向上させるため、ドレイン電極の端部において電界緩和させるため、いわゆるドレインフィールドプレートを用いた構造の半導体装置がある。
窒化物半導体を用いた半導体装置においては、耐圧が高いものが求められており、耐圧を向上させるため、ドレイン電極の端部において電界緩和させるため、いわゆるドレインフィールドプレートを用いた構造の半導体装置がある。
この半導体装置の構造を図１に示す。この半導体装置は、ＳｉまたはＳｉＣ等の基板９１０の上に、バッファ層９１１、電子走行層９２１、電子供給層９２２が形成されており、電子供給層９２２の上には、ゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されている。尚、電子走行層９２１はＧａＮ等により形成されており、電子供給層９２２はＡｌＧａＮ等により形成されており、電子走行層９２１及び電子供給層９２２には、素子分離のための素子分離領域９３０が形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが生成される。
また、ソース電極９４２及びドレイン電極９４３には、電子供給層９２２と接する領域にコンタクト金属膜９４４及び９４５が形成されている。ゲート電極９４１及び電子供給層９２２の上には、窒化シリコン膜９５１、酸化シリコン膜９５２が形成されており、ドレインフィールドプレート９４３ｂは、酸化シリコン膜９５２の上に、ドレイン電極９４３と接して形成されている。このように、ドレインフィールドプレート９４３ｂを形成することにより、ドレイン電極９４３の端部における電界集中を緩和し、耐圧を向上させることができる。
次に、この半導体装置の製造方法について説明する。
最初に、図２に示すように、基板９１０の上に、ＭＯＣＶＤ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により、バッファ層９１１、電子走行層９２１、電子供給層９２２を積層して形成する。基板９１０には、ＳｉまたはＳｉＣ等の基板が用いられている。バッファ層９１１は、厚さが数１００ｎｍのＡｌＮ等により形成されており、電子走行層９２１は、厚さが数３μｍのＧａＮ等により形成されており、電子供給層９２２は、厚さが数１８ｎｍのＡｌＧａＮ、例えば、Ａｌ０．３Ｇａ０．７Ｎ等により形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが生成される。
次に、図３に示すように、電子供給層９２２の上に開口部９６１ａを有するレジストパターン９６１を形成し、電子供給層９２２及び電子走行層９２１の一部を除去し、素子分離領域９３０を形成するための開口部９３０ａを形成する。具体的には、電子供給層９２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部９６１ａを有するレジストパターン９６１を形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターン９６１の開口部９６１ａにおける電子供給層９２２及び９２１の一部を除去することにより、開口部９３０ａを形成する。これにより、素子分離領域９３０を形成するための開口部９３０ａが形成される。
次に、図４に示すように、レジストパターン９６１を有機溶剤等により除去した後、開口部９６２ａを有するレジストパターン９６２を形成し、積層金属膜９４４ａを成膜する。具体的には、レジストパターン９６１を有機溶剤等により除去した後、電子供給層９２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部９６２ａを有するレジストパターン９６２を形成する。レジストパターン９６２の開口部９６２ａは、ソース電極９４２及びドレイン電極９４３が形成される領域に形成される。この後、真空蒸着により、ＴｉとＡｌからなる積層金属膜９４４ａを成膜する。
次に、図５に示すように、電子供給層９２２の上のソース電極９４２及びドレイン電極９４３が形成される領域に、コンタクト金属膜９４４及び９４５を形成する。具体的には、レジストパターン９６２の上に成膜された積層金属膜９４４ａを有機溶剤等に浸漬させることにより、レジストパターン９６２とともに、リフトオフにより除去する。これにより、レジストパターン９６２の開口部９６２ａにおいて、電子供給層９２２の上に残存している積層金属膜９４４ａにより、コンタクト金属膜９４４及び９４５が形成される。この後、希ガス、窒素、酸素、アンモニア、水素ガスのうちのいずれか１つ、または、これらの混合ガスの雰囲気中において、５５０℃〜９００℃の温度で、１８０秒以下の時間の熱処理を行うことにより、オーミックコンタクトさせる。
次に、図６に示すように、開口部９６３ａを有するレジストパターン９６３を形成し、積層金属膜９４１ａを成膜する。具体的には、コンタクト金属膜９４４及び９４５、電子供給層９２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部９６３ａを有するレジストパターン９６３を形成する。レジストパターン９６３の開口部９６３ａは、ゲート電極９４１が形成される領域に形成される。この後、真空蒸着により、ＮｉとＡｌからなる積層金属膜９４１ａを成膜する。
次に、図７に示すように、電子供給層９２２の上にゲート電極９４１を形成する。具体的には、レジストパターン９６３の上に成膜された積層金属膜９４１ａを有機溶剤等に浸漬させることにより、レジストパターン９６３とともに、リフトオフにより除去する。これにより、レジストパターン９６３の開口部９６３ａにおいて、電子供給層９２２の上に残存している積層金属膜９４１ａにより、ゲート電極９４１が形成される。この後、希ガス、窒素、酸素、アンモニア、水素ガスのうちのいずれか１つ、または、これらの混合ガスの雰囲気中において、２００℃〜７００℃の温度で、１８０秒以下の時間の熱処理を行うことにより、オーミックコンタクトさせる。
次に、図８に示すように、電子供給層９２２、コンタクト金属膜９４４及び９４５、ゲート電極９４１等の上に、窒化シリコン（ＳｉＮ）膜９５１を形成する。具体的には、電子供給層９２２、コンタクト金属膜９４４及び９４５、ゲート電極９４１等の上に、ＣＶＤ（Chemical Vapor Deposition）により厚さ約３６０ｎｍの窒化シリコン膜９５１を成膜することにより形成する。これにより、電子供給層９２２、コンタクト金属膜９４４及び９４５、ゲート電極９４１は、窒化シリコン膜９５１により覆われ、開口部９３０ａは、窒化シリコン膜９５１が埋め込まれることにより素子分離領域９３０が形成される。
次に、図９に示すように、窒化シリコン膜９５１の上に、酸化シリコン膜９５２を形成する。具体的には、窒化シリコン膜９５１の上に、ＣＶＤにより厚さ約６００ｎｍの酸化シリコン膜９５２を成膜することにより形成する。これにより、窒化シリコン膜９５１は酸化シリコン膜９５２により覆われる。
次に、図１０に示すように、ソース電極９４２及びドレイン電極９４３が形成される領域における酸化シリコン膜９５２及び窒化シリコン膜９５１を除去し、コンタクト金属膜９４４及び９４５の表面を露出させる。具体的には、酸化シリコン膜９５２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極９４２及びドレイン電極９４３が形成される領域上に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの開口部における酸化シリコン膜９５２及び窒化シリコン膜９５１を除去し、コンタクト金属膜９４４及び９４５の表面を露出させることにより、開口部９４２ａ及び９４３ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１１に示すように、コンタクト金属膜９４４の上にソース電極９４２を形成し、コンタクト金属膜９４５の上にドレイン電極９４３を形成する。具体的には、酸化シリコン膜９５２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極９４２及びドレイン電極９４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着等によりＡｌ膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜されたＡｌ膜をレジストパターンとともにリフトオフにより除去する。これにより、残存するＡｌ膜により、コンタクト金属膜９４４の上にソース電極９４２が形成され、コンタクト金属膜９４５の上にドレイン電極９４３が形成される。この際、酸化シリコン膜９５２の上には、ドレイン電極９４３と接続されるドレインフィールドプレート９４３ｂも同時に形成される。
以上の工程により、図１に示す構造の半導体装置を製造することができる。図１に示す構造の半導体装置は、ドレインフィールドプレート９４３ｂを形成することにより、上述したように、ドレイン電極９４３における電界集中を緩和することができ、耐圧を向上させることができる。しかしながら、ドレインフィールドプレート９４３ｂを形成することにより容量が増加するため、スイッチング速度が遅くなり、周波数特性が低下する。よって、フィールドプレート９４３ｂを形成することなく、ドレイン電極９４３における電界集中を緩和することができ、耐圧を向上させることができる構造の半導体装置が好ましい。
（絶縁膜の影響）
次に、図１２に示すように、基板１０の上に、不図示のバッファ層、電子走行層２１、電子供給層２２を形成したものに、絶縁膜５０を形成する材料を変えて成膜した試料を作製し、シート抵抗の測定を行った。尚、電子走行層２１は、ＧａＮにより形成されており、電子供給層２２は、厚さが約１０ｎｍのＡｌ０．２２Ｇａ０．７８Ｎにより形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。作製した試料は、酸窒化アルミニウム（ＡｌＯＮ）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）により絶縁膜５０を形成したものである。尚、絶縁膜５０を窒化シリコンにより形成した試料は、成膜条件等を変えて４種類作製し、絶縁膜５０を酸化シリコンにより形成した試料は、成膜条件等を変えて２種類作製した。
次に、図１２に示すように、基板１０の上に、不図示のバッファ層、電子走行層２１、電子供給層２２を形成したものに、絶縁膜５０を形成する材料を変えて成膜した試料を作製し、シート抵抗の測定を行った。尚、電子走行層２１は、ＧａＮにより形成されており、電子供給層２２は、厚さが約１０ｎｍのＡｌ０．２２Ｇａ０．７８Ｎにより形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。作製した試料は、酸窒化アルミニウム（ＡｌＯＮ）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）により絶縁膜５０を形成したものである。尚、絶縁膜５０を窒化シリコンにより形成した試料は、成膜条件等を変えて４種類作製し、絶縁膜５０を酸化シリコンにより形成した試料は、成膜条件等を変えて２種類作製した。
このように作製した試料について、成膜後の熱処理温度とシート抵抗との関係を図１３に示す。尚、図１３においては、便宜上、酸化シリコンをＳｉＯと表記し、条件の異なる酸化シリコンの２種類の試料は、ＳｉＯ−Ａ、ＳｉＯ−Ｂで示している。また、酸化アルミニウムはＡｌＯと表記している。また、条件の異なる窒化シリコンの４種類の試料は、ＳｉＮ−Ａ、ＳｉＮ−Ｂ、ＳｉＮ−Ｃ、ＳｉＮ−Ｄで示している。シート抵抗は、非接触式シート抵抗測定器を用いて測定したものであり、２ＤＥＧ２１ａが形成されている領域におけるシート抵抗の値を示すものである。
この結果、Ｓｉの窒化物、酸化物、酸窒化物は熱処理によりシート抵抗は低下するものの、Ａｌの酸化物、窒化物、酸窒化物と比べて高いことがわかる。即ち、電子供給層２２の上に形成される絶縁膜５０の材料の種類により、２ＤＥＧ２１ａの密度が異なっている。具体的には、絶縁膜５０が、Ｓｉの窒化物、酸化物、酸窒化物により形成されている場合には、２ＤＥＧ２１ａの密度は比較的低く、Ａｌの酸化物、窒化物、酸窒化物により形成されている場合には、２ＤＥＧ２１ａの密度は比較的高くなる傾向にある。
図１４は、図１３に示される試料のうち、特に、シート抵抗の低い、絶縁膜５０が、窒化アルミニウムにより形成された試料と、酸化アルミニウムにより形成された試料の熱処理温度とシート抵抗との関係を示す。図１４に示されるように、絶縁膜５０を窒化アルミニウムにより形成した場合には、熱処理温度は、８００℃以下、更には、６００℃以上、８００℃以下で行うことが好ましい。また、絶縁膜５０を酸化アルミニウムにより形成した場合には、熱処理温度は、６００℃以上、更には、６００℃以上、８００℃以下で行うことが好ましい。
図１５は、絶縁膜５０を窒化アルミニウムにより形成した場合において、絶縁膜５０の膜厚を変えて試料を作製した場合における、絶縁膜５０である窒化アルミニウムの膜厚とシート抵抗との関係を示すものである。図１５に示されるように、ＡｌＮの場合、絶縁膜５０の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることが好ましく、約５０ｎｍであることが最も好ましい。絶縁膜５０が薄すぎると絶縁膜５０を形成したことによる影響が生じにくく、また、絶縁膜５０が厚すぎると格子ミスマッチ等により、２ＤＥＧの数が減少してしまうからであるものと考えられる。
（半導体装置）
次に、本実施の形態における半導体装置について説明する。
次に、本実施の形態における半導体装置について説明する。
本実施の形態における半導体装置は、図１６に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、バッファ層１１１、電子走行層１２１、電子供給層１２２、キャップ層１２３が形成されている。尚、電子走行層１２１はＧａＮ等により形成されており、電子供給層１２２はＡｌＧａＮ等により形成されており、キャップ層１２３はＧａＮ等により形成されている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。尚、電子走行層１２１、電子供給層１２２及びキャップ層１２３には、素子分離のための素子分離領域１３０が形成されている。本実施の形態においては、電子走行層１２１を第１の半導体層と、電子供給層１２２を第２の半導体層と、キャップ層１２３を第３の半導体層と記載する場合がある。また、第１の半導体層と第２の半導体層とが積層されたもの、または、第１の半導体層と第２の半導体層と第３の半導体層が積層されたものを含むものを窒化物半導体層と記載する場合がある。
キャップ層１２３の上において、ゲート電極１４１が形成される領域には、ＡｌＮ等によりゲート絶縁膜１５１が形成されており、ゲート絶縁膜１５１の上には、ＴｉＮによりゲート電極１４１が形成されている。ゲート電極１４１の上には、Ａｌ等により第１のゲート配線部１４４が形成されており、第１のゲート配線部１４４の上には、第２のゲート配線部１４７が形成されている。尚、本実施の形態においては、ゲート電極１４１の上には、後述するハードマスク１５５の一部が残存している。
キャップ層１２３の上において、ソース電極１４２が形成される領域の周辺部分にはＳｉＮ等によりソース周辺絶縁膜１５２が形成されている。ソース電極１４２が形成される領域の中心部分及びソース周辺絶縁膜１５２の上には、コンタクト膜１４５が形成されている。コンタクト膜１４５の上には、Ａｌ等によりソース電極１４２が形成されており、ソース電極１４２の上には、Ａｌ等によりソース配線部１４８が形成されている。
キャップ層１２３の上において、ドレイン電極１４３が形成される領域の周辺部分にはＳｉＮ等によりドレイン周辺絶縁膜１５３が形成されている。ドレイン電極１４３が形成される領域の中心部分及びドレイン周辺絶縁膜１５３の上には、コンタクト膜１４６が形成されている。コンタクト膜１４６の上には、Ａｌ等によりドレイン電極１４３が形成されており、ドレイン電極１４３の上には、Ａｌ等によりドレイン配線部１４９が形成されている。尚、コンタクト膜１４５、１４６は、ＴｉまたはＴａを含む材料により形成されている。
キャップ層１２３の上において、ゲート電極１４１、ソース電極１４２、ドレイン電極１４３を除く領域には、ＡｌＮ等により電極間絶縁膜１５４が形成されている。また、電極間絶縁膜１５４の上には、酸化シリコン等により、第１の保護膜１６１、第２の保護膜１６２、第３の保護膜１６３が積層して形成されている。
本実施の形態においては、ゲート電極１４１とドレイン電極１４３との間におけるキャップ層１２３の上には、ＡｌＮ等により電極間絶縁膜１５４が形成されており、この領域の直下における２ＤＥＧ１２１ａを増やすことができる。また、ドレイン電極１４３の周囲には、ＳｉＮ等によりドレイン周辺絶縁膜１５３が形成されているため、ドレイン周辺絶縁膜１５３が形成されている領域の直下の２ＤＥＧ１２１ａを減らすことができる。このように、ドレイン周辺絶縁膜１５３が形成されている領域の直下の２ＤＥＧ１２１ａを減らすことにより、オン抵抗を高くすることなく、ドレイン電極１４３の端部における電界集中を緩和し、耐圧を向上させることができる。
本実施の形態においては、電極間絶縁膜１５４は、Ａｌの窒化物、酸化物、酸窒化物により形成されており、膜厚は３０ｎｍ以上、１００ｎｍ以下が好ましい。また、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３は、Ｓｉの窒化物、酸化物、酸窒化物により形成されている。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
次に、本実施の形態における半導体装置の製造方法について説明する。
最初に、図１７に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、ＭＯＣＶＤによるエピタキシャル成長により、バッファ層１１１、電子走行層１２１、電子供給層１２２、キャップ層１２３を積層して形成する。バッファ層１１１は、厚さが数１００ｎｍ〜２μｍのＡｌＮ等を含む膜により形成されている。電子走行層１２１は、厚さが１μｍ〜３μｍのＧａＮ等により形成されている。電子供給層１２２は、厚さが数５ｎｍ〜３０ｎｍであって、Ａｌの組成比が１０％〜４０％のＡｌＧａＮにより形成されている。キャップ層１２３は、厚さが８ｎｍ以下のＧａＮにより形成されている。尚、本実施の形態における半導体装置においては、キャップ層１２３を形成しなくともよい場合がある。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。
次に、図１８に示すように、キャップ層１２３の上に開口部１７１ａを有するレジストパターン１７１を形成し、キャップ層１２３、電子供給層１２２及び電子走行層１２１の一部に、素子分離領域１３０を形成する。具体的には、キャップ層１２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部１７１ａを有するレジストパターン１７１を形成する。この後、レジストパターン１７１の開口部１７１ａにおけるキャップ層１２３、電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンをイオン注入することにより、素子分離領域１３０を形成する。
次に、図１９に示すように、レジストパターン１７１を有機溶剤等により除去した後、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するための窒化シリコン膜１５２ａを成膜する。具体的には、プラズマＣＶＤによりＳｉＮを２０ｎｍ〜２００ｎｍ成膜することにより形成する。
次に、図２０に示すように、窒化シリコン膜１５２ａの上に、レジストパターン１７２を形成し、ソース電極１４２及びドレイン電極１４３が形成される領域を除く窒化シリコン膜１５２ａを除去する。具体的には、窒化シリコン膜１５２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、窒化シリコン膜１５２ａの上において、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン１７２を形成する。この後、レジストパターン１７２が形成されていない領域における窒化シリコン膜１５２ａを、フッ素成分を含む酸をエッチング液として用いたウェットエッチングにより除去し、キャップ層１２３の表面を露出させる。
次に、図２１に示すように、レジストパターン１７２を有機溶剤等により除去した後、キャップ層１２３及び残存している窒化シリコン膜１５２ａの上に、ゲート絶縁膜１５１及び電極間絶縁膜１５４を形成するための窒化アルミニウム膜１５１ａを形成する。具体的には、窒化アルミニウム膜１５１ａは、ＡＬＤ（Atomic Layer Deposition）等により、膜厚が１０ｎｍ〜２００ｎｍのＡｌＮを成膜することにより形成する。この後、必要に応じて熱処理を行う。この際行われる熱処理は、希ガスまたは窒素ガス雰囲気中において、５００℃〜８００℃の温度で、１８０秒以下の時間で行う。尚、窒化アルミニウム膜１５１ａの膜厚は、３０ｎｍ以上であることが好ましい。また、窒化アルミニウム膜１５１ａに代えて、酸化アルミニウム膜を形成してもよい。酸化アルミニウム膜において熱処理を行う場合には、希ガスまたは窒素ガス雰囲気中において、６００℃〜８００℃の温度で、１８０秒以下の時間で行う。
次に、図２２に示すように、窒化アルミニウム膜１５１ａの上に、ゲート電極１４１を形成するための導電膜１４１ａ及び窒化シリコン膜１５５ａを積層して形成する。具体的には、導電膜１４１ａは、高仕事関数膜または、高仕事関数膜と金属膜との積層膜をスパッタリングにより成膜することにより形成する。高仕事関数膜は、いわゆる仕事関数が４．５ｅＶ以上ある高仕事関数材料により形成されている。具体的には、高仕事関数膜は、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ３Ｓｉ、Ｐｄ等により形成されている。本実施の形態においては、導電膜１４１ａは、厚さが２０ｎｍ〜５００ｎｍのＴｉＮにより形成されており、窒化シリコン膜１５５ａは、ＣＶＤにより厚さ５０ｎｍ〜２００ｎｍのＳｉＮを成膜することにより形成されている。
次に、図２３に示すように、ゲート電極１４１が形成される領域の上に、窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。具体的には、窒化シリコン膜１５５ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、窒化シリコン膜１５５ａにおいてハードマスク層１５５が形成される領域上にレジストパターン１７３を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン１７３が形成されていない領域における窒化シリコン膜１５５ａを除去することにより、導電膜１４１ａの上において、残存する窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。
次に、図２４に示すように、レジストパターン１７３を有機溶剤等により除去した後、ＳｉＮにより形成されたハードマスク層１５５をマスクとして、導電膜１４１ａをＲＩＥ等のドライエッチングにより除去する。この際、ハードマスク層１５５が形成されていない領域においては、オーバーエッチングされ、窒化アルミニウム膜１５１ａの一部が除去されてもよい。これにより、ハードマスク層１５５が形成されていた領域には、導電膜１４１ａによりゲート電極１４１が形成され、窒化アルミニウム膜１５１ａによりゲート絶縁膜１５１が形成される。また、キャップ層１２３の上において、ゲート絶縁膜１５１を除く領域には、残存する窒化アルミニウム膜１５１ａにより、電極間絶縁膜１５４が形成される。
次に、図２５に示すように、ハードマスク層１５５及び電極間絶縁膜１５４の上に、第１の保護膜１６１を形成する。具体的には、例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約３００ｎｍの酸化シリコンを形成し、第１の保護膜１６１を形成する。尚、第１の保護膜１６１は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ（Chemical Mechanical Polishing）等を用いてもよい。
次に、図２６に示すように、第１の保護膜１６１の上に、開口部１７４ａを有するレジストパターン１７４を形成し、第１のゲート配線部１４４が形成される領域に開口部１６１ａを形成し、ゲート電極１４１の表面を露出させる。具体的には、第１の保護膜１６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート配線部１４４が形成される領域に開口部１７４ａを有するレジストパターン１７４を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン１７４の開口部１７４ａにおける第１の保護膜１６１及びハードマスク層１５５を除去することにより開口部１６１ａを形成する。これにより、ゲート電極１４１の表面を露出させる。
次に、図２７に示すように、レジストパターン１７４を有機溶剤等により除去した後、第１のゲート配線部１４４を形成するためのＴａＮとＡｌ等からなる積層金属膜をスパッタリングにより成膜する。これにより、積層金属膜は、ゲート電極１４１の上にも形成され、開口部１６１ａは積層金属膜により埋め込まれる。この後、積層金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、積層金属膜において、第１のゲート配線部１４４が形成される領域の上にレジストパターン１７５を形成する。この後、ＲＩＥ等によるドライエッチングによりレジストパターン１７５が形成されていない領域における積層金属膜を除去し、第１の保護膜１６１を露出させる。これにより、ゲート電極１４１の上に、第１のゲート配線部１４４が形成される。
次に、図２８に示すように、レジストパターン１７５を有機溶剤等により除去した後、第１の保護膜１６１及び第１のゲート配線部１４４の上に、第２の保護膜１６２を形成する。具体的には、例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約３００ｎｍの酸化シリコンを形成し、第２の保護膜１６２を形成する。尚、保護膜１６２は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。
次に、図２９に示すように、第２の保護膜１６２の上に開口部１７６ａを有するレジストパターン１７６を形成し、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部１６２ａを形成する。具体的には、第２の保護膜１６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部１７６ａを有するレジストパターン１７６を形成する。この後、レジストパターン１７６の開口部１７６ａにおける第２の保護膜１６２及び第１の保護膜１６１を除去することにより開口部１６２ａを形成する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの上の窒化アルミニウム膜１５１ａの表面を露出させる。
次に、図３０に示すように、レジストパターン１７６を有機溶剤等により除去した後、開口部１６２ａにおける窒化アルミニウム膜１５１ａを除去し、窒化シリコン膜１５２ａの表面を露出させる。具体的には、第１の保護膜１６１及び第２の保護膜１６２をマスクとして、フッ素系のガスを用いてＲＩＥ等のドライエッチングにより、開口部１６２ａにおける窒化アルミニウム膜１５１ａを除去する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの表面を露出させる。
次に、図３１に示すように、開口部１７７ａを有するレジストパターン１７７を形成した後、窒化シリコン膜１５２ａの一部を等方性エッチングにより除去することにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成する。具体的には、第２の保護膜１６２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するためのレジストパターン１７７を形成する。形成されたレジストパターン１７７は、ソース電極１４２が形成される領域の中心部分及びドレイン電極１４３が形成される領域の中心部分に開口部１７７ａを有している。この後、レジストパターン１７７が形成されていない領域における窒化シリコン膜１５２ａをウェットエッチングまたは等方性ドライエッチングによりキャップ層１２３の表面が露出するまで除去する。これにより、キャップ層１２３の上の残存する窒化シリコン膜１５２ａにより、ソース電極１４２が形成される領域の周辺部分にはソース周辺絶縁膜１５２が形成され、ドレイン電極１４３が形成される領域の周辺部分にはドレイン周辺絶縁膜１５３が形成される。
次に、図３２に示すように、レジストパターン１７７を有機溶剤等により除去した後、開口部１６２ａ及び第２の保護膜１６２の上に、低仕事関数膜１４５ａ及び金属膜１４２ａをスパッタリングにより積層して成膜する。これにより、開口部１６２ａにおけるソース周辺絶縁膜１５２、ドレイン周辺絶縁膜１５３、キャップ層１２３の上及び開口部１６２ａの側面には、低仕事関数膜１４５ａが形成される。また、低仕事関数膜１４５ａの上には、開口部１６２ａを埋め込むように金属膜１４２ａが形成される。低仕事関数膜１４５ａは、いわゆる仕事関数が４．５ｅＶ未満である低仕事関数材料により形成されている。具体的には、低仕事関数膜１４５ａは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ａｇ、ＴｉＮ（メタルリッチ）、ＴａＮ（メタルリッチ）、ＴａＣ（メタルリッチ）、ＮｉＳｉ２等により形成されている。本実施の形態においては、低仕事関数膜１４５ａは、厚さが１ｎｍ〜１００ｎｍのＴａにより形成されており、金属膜１４２ａは厚さが２０ｎｍ〜５００ｎｍのＡｌを含む膜により形成されている。
次に、図３３に示すように、レジストパターン１７８を形成し、レジストパターン１７８が形成されていない領域の金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。具体的には、金属膜１４２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン１７８を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン１７８が形成されていない領域における金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。これにより、金属膜１４２ａ及び低仕事関数膜１４５ａにより、ソース電極１４２が形成される領域には、コンタクト膜１４５とソース電極１４２が形成され、ドレイン電極１４３が形成される領域には、コンタクト膜１４６とドレイン電極１４３が形成される。ソース電極１４２が形成される領域のコンタクト膜１４５は、ソース電極１４２が形成される領域の周辺部分に形成されたソース周辺絶縁膜１５２の上と、中央部分のキャップ層１２３の上に形成される。また、ソース電極１４２は、コンタクト膜１４５の上に形成される。ドレイン電極１４３が形成される領域のコンタクト膜１４６は、ドレイン電極１４３が形成される領域の周辺部分に形成されたドレイン周辺絶縁膜１５３の上と、中央部分のキャップ層１２３の上に形成される。また、ドレイン電極１４３は、コンタクト膜１４６の上に形成される。
次に、図３４に示すように、レジストパターン１７８を有機溶剤等により除去した後、熱処理を行う。具体的には、この熱処理では、希ガス、窒素、酸素、アンモニア、水素ガスのうちのいずれか１つ、または、これらの混合ガスの雰囲気中において、５５０℃〜６５０℃の温度で、１８０秒以下の時間の熱処理を行う。本実施の形態においては、窒素雰囲気中において、６００℃の温度で６０秒間熱処理を行った。これにより、コンタクト膜１４５及び１４６に含まれている材料と、ソース電極１４２及びドレイン電極１４３に含まれているＡｌとが反応し、キャップ層１２３との接触抵抗を減らすことができる。
次に、図３５に示すように、第３の保護膜１６３を成膜し、第３の保護膜１６３に開口部を形成して、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９を形成する。具体的には、第２の保護膜１６２、ソース電極１４２及びドレイン電極１４３の上に、第３の保護膜１６３を形成する。例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約１０００ｎｍの酸化シリコンを形成し、第３の保護膜１６３を形成する。尚、第３の保護膜１６３は、他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。この後、第３の保護膜１６３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における第３の保護膜１６３及び第２の保護膜１６２の一部をＲＩＥ等のドライエッチングにより除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３の表面を露出させる。この後、不図示のレジストパターンを除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３等の上に、スパッタリング又はメッキ等により金属膜を成膜する。この後、金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における金属膜をＲＩＥ等のドライエッチングにより除去し、第３の保護膜１６３の表面を露出させる。これにより、第１のゲート配線部１４４の上には第２のゲート配線部１４７が形成され、ソース電極１４２の上にはソース配線部１４８が形成され、ドレイン電極１４３の上にはドレイン配線部１４９が形成される。
以上により、本実施の形態における半導体装置を作製することができる。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。
次に、第２の実施の形態について説明する。
最初に、図３６に示す構造の半導体装置において、ゲート絶縁膜を形成している絶縁体材料を変えたものを複数作製し、ゲートしきい値電圧Ｖｔｈ及びゲートリーク電流の測定を行った。
この半導体装置は、図３６に示すように、ＳｉまたはＳｉＣ等の基板２１０の上に、バッファ層２１１、電子走行層２２１、電子供給層２２２、キャップ層２２３が形成されている。尚、電子走行層２２１はＧａＮ等により形成されており、電子供給層２２２はＡｌＧａＮ等により形成されており、キャップ層２２３はＧａＮ等により形成されている。これにより、電子走行層２２１と電子供給層２２２との界面近傍における電子走行層２２１には、２ＤＥＧ２２１ａが生成される。尚、電子走行層２２１、電子供給層２２２及びキャップ層２２３には、素子分離のための素子分離領域２３０が形成されている。
キャップ層２２３の上において、ゲート電極２４１が形成される領域には、ゲート絶縁膜２５１が形成されており、ゲート絶縁膜２５１の上には、ゲート電極２４１が形成されている。ゲート電極２４１の上には、Ａｌ等によりゲート配線部２４７が形成されている。
キャップ層２２３の上において、ソース電極２４２が形成される領域には、コンタクト膜２４５を介し、ソース電極２４２が形成されており、ソース電極２４２の上には、Ａｌ等によりソース配線部２４８が形成されている。
キャップ層２２３の上において、ドレイン電極２４３が形成される領域には、コンタクト膜２４６を介し、ドレイン電極２４３が形成されており、ドレイン電極２４３の上には、Ａｌ等によりドレイン配線部２４９が形成されている。
キャップ層２２３の上において、ゲート電極２４１、ソース電極２４２、ドレイン電極２４３を除く領域には、第１の保護膜２６１、第２の保護膜２６２、第３の保護膜２６３が積層して形成されている。尚、第１の保護膜２６１は、窒化シリコン等により形成されており、第２の保護膜２６２、第３の保護膜２６３は、酸化シリコン等により形成されている。
次に、図３６に示される構造の半導体装置の製造方法について説明する。
最初に、図３７に示すように、ＳｉまたはＳｉＣ等の基板２１０の上に、ＭＯＣＶＤによるエピタキシャル成長により、バッファ層２１１、電子走行層２２１、電子供給層２２２、キャップ層２２３を積層して形成する。バッファ層２１１は、厚さが数１００ｎｍ〜２μｍのＡｌＮ等を含む膜により形成されている。電子走行層２２１は、厚さが１μｍ〜３μｍのＧａＮ等により形成されている。電子供給層２２２は、厚さが２０ｎｍのＡｌＧａＮ、例えば、Ａｌ０．２Ｇａ０．８Ｎ等により形成されている。キャップ層２２３は、厚さが２ｎｍのＧａＮにより形成されている。これにより、電子走行層２２１と電子供給層１２２との界面近傍における電子走行層２２１には、２ＤＥＧ２２１ａが生成される。
次に、図３８に示すように、キャップ層２２３の上に開口部２７１ａを有するレジストパターン２７１を形成し、キャップ層２２３、電子供給層２２２及び電子走行層２２１の一部に、素子分離領域２３０を形成する。具体的には、キャップ層２２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部２７１ａを有するレジストパターン２７１を形成する。この後、レジストパターン２７１の開口部２７１ａにおけるキャップ層２２３、電子供給層２２２及び電子走行層２２１の一部に、Ａｒ等のイオンをイオン注入することにより、素子分離領域２３０を形成する。
次に、図３９に示すように、レジストパターン２７１を有機溶剤等により除去した後、キャップ層２２３の上に、酸化シリコンまたは窒化シリコンにより第１の保護膜２６１を熱ＣＶＤ、プラズマＣＶＤ、ＡＬＤにより形成する。本実施の形態においては、第１の保護膜２６１は、プラズマＣＶＤにより窒化シリコンを２０ｎｍ〜５００ｎｍの厚さで成膜することにより形成されている。
次に、図４０に示すように、第１の保護膜２６１の上に、開口部２７２ａを有するレジストパターン２７２を形成し、開口部２７２ａが形成されている領域における第１の保護膜２６１を除去し、開口部２６１ａを形成する。具体的には、第１の保護膜２６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、保護膜２６１において開口部２６１ａが形成される領域の上に、開口部２７２ａを有するレジストパターン２７２を形成する。この後、フッ素を含むエッチング液を用いたウェットエッチングにより、開口部２７２ａが形成されている領域における第１の保護膜２６１を除去し、キャップ層２２３の表面を露出させる。これにより、第１の保護膜２６１に開口部２６１ａを形成する。
次に、図４１に示すように、ゲート絶縁膜２５１を形成するための絶縁膜２５１ａを形成する。絶縁膜２５１ａは、窒化アルミニウムはＡＬＤにより成膜し、窒化シリコンはプラズマＣＶＤにより成膜する。
次に、図４２に示すように、絶縁膜２５１ａの上に、ゲート電極２４１を形成するための導電膜２４１ａを形成する。具体的には、導電膜２４１ａは、高仕事関数膜と金属膜との積層膜をスパッタリングにより成膜することにより形成する。高仕事関数膜は、いわゆる仕事関数が４．５ｅＶ以上ある高仕事関数材料により形成されている。具体的には、高仕事関数膜は、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ３Ｓｉ、Ｐｄ等により形成されている。本実施の形態においては、導電膜２４１ａは、厚さが約５０ｎｍのＴｉＮ膜と厚さが約４００ｎｍのＡｌ膜を積層することにより形成されている。
次に、図４３に示すように、導電膜２４１ａの上のゲート電極２４１が形成される領域にレジストパターン２７３を形成し、導電膜２４１ａ及び絶縁膜２５１ａにより、ゲート電極２４１及びゲート絶縁膜２５１を形成する。具体的には、導電膜２４１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、導電膜２４１ａの上のゲート電極２４１が形成される領域にレジストパターン２７３を形成する。この後、レジストパターン２７３が形成されていない領域における導電膜２４１ａ及び絶縁膜２５１ａを除去することにより、残存する導電膜２４１ａ及び絶縁膜２５１ａにより、ゲート電極２４１及びゲート絶縁膜２５１を形成する。
次に、図４４に示すように、レジストパターン２７３を有機溶剤等により除去した後、第１の保護膜２６１及びゲート電極２４１の上に、第２の保護膜２６２を形成する。具体的には、例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約３００ｎｍの酸化シリコンを形成し、第２の保護膜２６２を形成する。尚、保護膜２６２は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。
次に、図４５に示すように、第２の保護膜２６２の上に開口部２７４ａを有するレジストパターン２７４を形成し、ソース電極２４２及びドレイン電極２４３が形成される領域に開口部２６２ａを形成する。具体的には、第２の保護膜２６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極２４２及びドレイン電極２４３が形成される領域に開口部２７４ａを有するレジストパターン２７４を形成する。この後、レジストパターン２７４の開口部２７４ａにおける第２の保護膜２６２及び第１の保護膜２６１を除去することにより開口部２６２ａを形成する。これにより、ソース電極２４２及びドレイン電極２４３が形成される領域におけるキャップ層２２３の表面を露出させる。
次に、図４６に示すように、レジストパターン２７４を有機溶剤等により除去した後、開口部２６２ａ及び第２の保護膜２６２の上に、低仕事関数膜２４５ａ及び金属膜２４２ａをスパッタリングにより積層して成膜する。これにより、開口部２６２ａにおけるキャップ層２２３の上及び開口部２６２ａの側面には、低仕事関数膜２４５ａが形成され、低仕事関数膜２４５ａの上には、開口部２６２ａを埋め込むように金属膜２４２ａが形成される。低仕事関数膜２４５ａは、いわゆる仕事関数が４．５ｅＶ未満である低仕事関数材料により形成されている。具体的には、低仕事関数膜２４５ａは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ａｇ、ＴｉＮ（メタルリッチ）、ＴａＮ（メタルリッチ）、ＴａＣ（メタルリッチ）、ＮｉＳｉ２等により形成されている。本実施の形態においては、低仕事関数膜２４５ａは、厚さが１ｎｍ〜１００ｎｍのＴａにより形成されており、金属膜２４２ａは厚さが２０ｎｍ〜５００ｎｍのＡｌを含む膜により形成されている。
次に、図４７に示すように、レジストパターン２７５を形成し、レジストパターン２７５が形成されていない領域の金属膜２４２ａ及び低仕事関数膜２４５ａを除去する。具体的には、金属膜２４２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極２４２及びドレイン電極２４３が形成される領域にレジストパターン２７５を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン２７５が形成されていない領域における金属膜２４２ａ及び低仕事関数膜２４５ａを除去する。これにより、金属膜２４２ａ及び低仕事関数膜２４５ａにより、ソース電極２４２が形成される領域には、コンタクト膜２４５とソース電極２４２が形成され、ドレイン電極２４３が形成される領域には、コンタクト膜２４６とドレイン電極２４３が形成される。ソース電極２４２が形成される領域のコンタクト膜２４５は、キャップ層２２３の上に形成され、ソース電極２４２は、コンタクト膜２４５の上に形成される。ドレイン電極２４３が形成される領域のコンタクト膜２４６は、キャップ層２２３の上に形成され、ドレイン電極２４３は、コンタクト膜２４６の上に形成される。
次に、図４８に示すように、レジストパターン２７５を有機溶剤等により除去した後、熱処理を行う。具体的には、この熱処理では、希ガス、窒素、酸素、アンモニア、水素ガスのうちのいずれか１つ、または、これらの混合ガスの雰囲気中において、５５０℃〜６５０℃の温度で、１８０秒以下の時間の熱処理を行う。本実施の形態においては、窒素雰囲気中において、６００℃の温度で６０秒間熱処理を行った。これにより、コンタクト膜２４５及び２４６に含まれている材料と、ソース電極２４２及びドレイン電極２４３に含まれているＡｌとが反応し、キャップ層２２３との接触抵抗を減らすことができる。
次に、図４９に示すように、第３の保護膜２６３を成膜し、第３の保護膜２６３に開口部を形成して、ゲート配線部２４７、ソース配線部２４８、ドレイン配線部２４９を形成する。具体的には、第２の保護膜２６２、ソース電極２４２及びドレイン電極２４３の上に、第３の保護膜２６３を形成する。例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約１０００ｎｍの酸化シリコンを形成し、第３の保護膜２６３を形成する。尚、第３の保護膜２６３は、他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。この後、第３の保護膜２６３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート配線部２４７、ソース配線部２４８、ドレイン配線部２４９が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における第３の保護膜２６３及び第２の保護膜２６２の一部をＲＩＥ等のドライエッチングにより除去し、ゲート電極２４１、ソース電極２４２、ドレイン電極２４３の表面を露出させる。この後、不図示のレジストパターンを除去し、ゲート電極２４１、ソース電極２４２、ドレイン電極２４３等の上に、スパッタリング又はメッキ等により金属膜を成膜する。この後、金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート配線部２４７、ソース配線部２４８、ドレイン配線部２４９が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における金属膜をＲＩＥ等のドライエッチングにより除去し、第３の保護膜２６３の表面を露出させる。これにより、ゲート電極２４１の上にはゲート配線部２４７が形成され、ソース電極２４２の上にはソース配線部２４８が形成され、ドレイン電極２４３の上にはドレイン配線部２４９が形成される。
以上により、図３６に示す構造の半導体装置を作製することができる。
（ゲート絶縁膜の影響）
図３６に示される半導体装置において、上述した製造方法により、ゲート絶縁膜２５１の膜厚及び材料を変えたものを複数作製し、ゲートしきい値Ｖｔｈ及びゲートリーク電流Ｉｇを測定した。作製した半導体装置は、厚さ４０ｎｍのＡｌＮにより形成したもの、厚さ５０ｎｍのＡｌＮにより形成したもの、厚さ６０ｎｍのＡｌＮにより形成したもの、厚さ２０ｎｍのＡｌＮと厚さ２０ｎｍのＳｉＮとの積層膜により形成したものである。
図３６に示される半導体装置において、上述した製造方法により、ゲート絶縁膜２５１の膜厚及び材料を変えたものを複数作製し、ゲートしきい値Ｖｔｈ及びゲートリーク電流Ｉｇを測定した。作製した半導体装置は、厚さ４０ｎｍのＡｌＮにより形成したもの、厚さ５０ｎｍのＡｌＮにより形成したもの、厚さ６０ｎｍのＡｌＮにより形成したもの、厚さ２０ｎｍのＡｌＮと厚さ２０ｎｍのＳｉＮとの積層膜により形成したものである。
図５０は、作製した複数の半導体装置におけるゲートしきい値電圧Ｖｔｈの分布を示し、図５１は、ゲートリーク電流Ｉｇの分布を示す。図５０は、ソース電極に０Ｖ、ドレイン電極に１Ｖ印加した状態で測定したゲートしきい値電圧Ｖｔｈの分布であり、図５１は、ソース電極に０Ｖ、ドレイン電極に１Ｖ、ゲート電極に１２Ｖ印加した場合におけるゲートリーク電流Ｉｇの分布を示す。尚、図５０及び図５１において、ＡｌＮ４０は、厚さ４０ｎｍのＡｌＮにより形成したものの分布であり、ＡｌＮ５０は、厚さ５０ｎｍのＡｌＮにより形成したものの分布であり、ＡｌＮ６０は、厚さ６０ｎｍのＡｌＮにより形成したものの分布である。また、ＡｌＮ２０＋ＳｉＮ２０は、厚さ２０ｎｍのＡｌＮと厚さ２０ｎｍのＳｉＮとの積層膜により形成したものの分布である。
図５０に示されるように、ゲートしきい値Ｖｔｈは、厚さ４０ｎｍのＡｌＮにより形成したものと、厚さ２０ｎｍのＡｌＮと厚さ２０ｎｍのＳｉＮとの積層膜により形成したものがプラス方向に近くなる。また、図５１に示されるように、ゲートリーク電流Ｉｇは、厚さ６０ｎｍのＡｌＮにより形成したものと、厚さ２０ｎｍのＡｌＮと厚さ２０ｎｍのＳｉＮとの積層膜により形成したものが低くなる。
よって、厚さ２０ｎｍのＡｌＮと厚さ２０ｎｍのＳｉＮとの積層膜によりゲート絶縁膜２５１を形成することにより、ゲートしきい値Ｖｔｈをプラス方向に近づけることができ、かつ、ゲートリーク電流Ｉｇを低くすることができる。
（半導体装置）
次に、本実施の形態における半導体装置について説明する。
次に、本実施の形態における半導体装置について説明する。
本実施の形態における半導体装置は、図５２に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、バッファ層１１１、電子走行層１２１、電子供給層１２２、キャップ層１２３が形成されている。尚、電子走行層１２１はＧａＮ等により形成されており、電子供給層１２２はＡｌＧａＮ等により形成されており、キャップ層１２３はＧａＮ等により形成されている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。尚、電子走行層１２１、電子供給層１２２及びキャップ層１２３には、素子分離のための素子分離領域１３０が形成されている。
キャップ層１２３の上において、ゲート電極１４１が形成される領域には、ゲート絶縁膜３５０が形成されており、ゲート絶縁膜３５０の上には、ＴｉＮによりゲート電極１４１が形成されている。ゲート絶縁膜３５０は、キャップ層１２３の上に積層された第１のゲート絶縁膜３５１と第２のゲート絶縁膜３５２により形成されている。第１のゲート絶縁膜３５１は、アルミニウムの窒化物、酸化物、酸窒化物により形成されており、第２のゲート絶縁膜３５２は、シリコンの窒化物、酸化物、酸窒化物により形成されている。本実施の形態においては、第１のゲート絶縁膜３５１は、厚さが約２０ｎｍのＡｌＮにより形成されており、第２のゲート絶縁膜３５２は、厚さが約２０ｎｍのＳｉＮにより形成されている。ゲート電極１４１の上には、Ａｌ等により第１のゲート配線部１４４が形成されており、第１のゲート配線部１４４の上には、第２のゲート配線部１４７が形成されている。尚、本実施の形態においては、ゲート電極１４１の上には、後述するハードマスク１５５の一部が残存している。
キャップ層１２３の上において、ソース電極１４２が形成される領域の周辺部分にはＳｉＮ等によりソース周辺絶縁膜１５２が形成されている。ソース電極１４２が形成される領域の中心部分及びソース周辺絶縁膜１５２の上には、コンタクト膜１４５が形成されている。コンタクト膜１４５の上には、Ａｌ等によりソース電極１４２が形成されており、ソース電極１４２の上には、Ａｌ等によりソース配線部１４８が形成されている。
キャップ層１２３の上において、ドレイン電極１４３が形成される領域の周辺部分にはＳｉＮ等によりドレイン周辺絶縁膜１５３が形成されている。ドレイン電極１４３が形成される領域の中心部分及びドレイン周辺絶縁膜１５３の上には、コンタクト膜１４６が形成されている。コンタクト膜１４６の上には、Ａｌ等によりドレイン電極１４３が形成されており、ドレイン電極１４３の上には、Ａｌ等によりドレイン配線部１４９が形成されている。尚、コンタクト膜１４５、１４６は、ＴｉまたはＴａを含む材料により形成されている。
キャップ層１２３の上において、ゲート電極１４１、ソース電極１４２、ドレイン電極１４３を除く領域には、ＡｌＮ等により電極間絶縁膜３６０が形成されている。また、電極間絶縁膜３６０の上には、酸化シリコン等により、第１の保護膜１６１、第２の保護膜１６２、第３の保護膜１６３が積層して形成されている。電極間絶縁膜３６０は、キャップ層１２３の上に積層形成された第１の電極間絶縁膜３６１と第２の電極間絶縁膜３６２とにより形成されている。本実施の形態においては、第１の電極間絶縁膜３６１は厚さが約１０ｎｍのＡｌＮにより形成されており、第２の電極間絶縁膜３６２は、厚さが約４０ｎｍのＡｌＮにより形成されている。よって、電極間絶縁膜３６０は、厚さが約５０ｎｍのＡｌＮにより形成されている。
本実施の形態においては、ゲート絶縁膜３５０は、厚さが約２０ｎｍのＡｌＮ等により形成された第１のゲート絶縁膜３５１と厚さが約２０ｎｍのＳｉＮ等により形成された第２のゲート絶縁膜３５２とを積層することにより形成されている。よって、ゲートしきい値Ｖｔｈをプラス方向に近づけることができ、かつ、ゲートリーク電流Ｉｇを低くすることができる。
また、本実施の形態においては、ゲート電極１４１とドレイン電極１４３との間におけるキャップ層１２３の上には、ＡｌＮ等により電極間絶縁膜３６０が形成されており、この領域の直下における２ＤＥＧ１２１ａを増やすことができる。これにより、オン抵抗を低くすることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
次に、本実施の形態における半導体装置の製造方法について説明する。
最初に、図５３に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、ＭＯＣＶＤによるエピタキシャル成長により、バッファ層１１１、電子走行層１２１、電子供給層１２２、キャップ層１２３を積層して形成する。バッファ層１１１は、厚さが数１００ｎｍ〜２μｍのＡｌＮ等を含む膜により形成されている。電子走行層１２１は、厚さが１μｍ〜３μｍのＧａＮ等により形成されている。電子供給層１２２は、厚さが数５ｎｍ〜３０ｎｍであって、Ａｌの組成比が１０％〜４０％のＡｌＧａＮにより形成されている。キャップ層１２３は、厚さが８ｎｍ以下のＧａＮにより形成されている。尚、本実施の形態における半導体装置においては、キャップ層１２３は形成しなくともよい場合がある。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。
次に、図５４に示すように、キャップ層１２３の上に開口部１７１ａを有するレジストパターン１７１を形成し、キャップ層１２３、電子供給層１２２及び電子走行層１２１の一部に、素子分離領域１３０を形成する。具体的には、キャップ層１２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部１７１ａを有するレジストパターン１７１を形成する。この後、レジストパターン１７１の開口部１７１ａにおけるキャップ層１２３、電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンをイオン注入することにより、素子分離領域１３０を形成する。
次に、図５５に示すように、レジストパターン１７１を有機溶剤等により除去した後、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するための窒化シリコン膜１５２ａを成膜する。具体的には、プラズマＣＶＤによりＳｉＮを２０ｎｍ〜２００ｎｍ成膜することにより形成する。
次に、図５６に示すように、窒化シリコン膜１５２ａの上に、レジストパターン１７２を形成し、ソース電極１４２及びドレイン電極１４３が形成される領域を除く窒化シリコン膜１５２ａを除去する。具体的には、窒化シリコン膜１５２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、窒化シリコン膜１５２ａの上において、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン１７２を形成する。この後、レジストパターン１７２が形成されていない領域における窒化シリコン膜１５２ａを、フッ素成分を含む酸をエッチング液として用いたウェットエッチングにより除去し、キャップ層１２３の表面を露出させる。
次に、図５７に示すように、レジストパターン１７２を有機溶剤等により除去した後、キャップ層１２３、残存している窒化シリコン膜１５２ａの上に、窒化アルミニウム膜３５１ａ及び窒化シリコン膜３５２ａを形成する。尚、窒化アルミニウム膜３５１ａは、第１のゲート絶縁膜３５１及び第１の電極間絶縁膜３６１を形成するためのものであり、窒化シリコン膜３５２ａは、第２のゲート絶縁膜３５２を形成するためのものである。具体的には、ＡＬＤ等により、膜厚が２０ｎｍの窒化アルミニウム膜３５１ａ、膜厚が２０ｎｍの窒化シリコン膜３５２ａを成膜することにより形成する。ＡＬＤ等により成膜された窒化アルミニウム膜は多結晶、または、アモルファス状態の膜となる。この後、必要に応じて熱処理を行う。この際行われる熱処理は、希ガスまたは窒素ガス雰囲気中において、５００℃〜８００℃の温度で、１８０秒以下の時間で行う。また、窒化アルミニウム膜１５１ａに代えて、酸化アルミニウム膜を形成してもよい。酸化アルミニウム膜において熱処理を行う場合には、希ガスまたは窒素ガス雰囲気中において、６００℃〜８００℃の温度で、１８０秒以下の時間で行う。
次に、図５８に示すように、窒化シリコン膜３５２ａの上に、ゲート電極１４１を形成するための導電膜１４１ａ及び窒化シリコン膜１５５ａを積層して形成する。具体的には、導電膜１４１ａは、高仕事関数膜または、高仕事関数膜と金属膜との積層膜をスパッタリングにより成膜することにより形成する。高仕事関数膜は、いわゆる仕事関数が４．５ｅＶ以上ある高仕事関数材料により形成されている。具体的には、高仕事関数膜は、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ３Ｓｉ、Ｐｄ等により形成されている。本実施の形態においては、導電膜１４１ａは厚さが２０ｎｍ〜５００ｎｍのＴｉＮにより形成されている。窒化シリコン膜１５５ａは、ＣＶＤにより厚さ５０ｎｍ〜２００ｎｍのＳｉＮを成膜することにより形成されている。
次に、図５９に示すように、ゲート電極１４１が形成される領域の上に、窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。具体的には、窒化シリコン膜１５５ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、窒化シリコン膜１５５ａにおいてハードマスク層１５５が形成される領域上にレジストパターン１７３を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン１７３が形成されていない領域における窒化シリコン膜１５５ａを除去することにより、導電膜１４１ａの上において、残存する窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。
次に、図６０に示すように、レジストパターン１７３を有機溶剤等により除去した後、ＳｉＮにより形成されたハードマスク層１５５をマスクとして、導電膜１４１ａ、窒化シリコン膜３５２ａをＲＩＥ等のドライエッチングにより除去する。この際、ハードマスク層１５５が形成されていない領域においては、オーバーエッチングされ、窒化アルミニウム膜３５１ａの一部が除去されてもよい。これにより、ハードマスク層１５５が形成されていた領域には、導電膜１４１ａによりゲート電極１４１が形成され、窒化アルミニウム膜３５１ａにより第１のゲート絶縁膜３５１が形成され、窒化シリコン膜３５２ａにより第２のゲート絶縁膜３５２が形成される。尚、本実施の形態においては、第１のゲート絶縁膜３５１と第２のゲート絶縁膜３５２とにより、ゲート絶縁膜３５０が形成される。また、キャップ層１２３の上において、第１のゲート絶縁膜３５１を除く領域には、残存する窒化アルミニウム膜３５１ａにより、第１の電極間絶縁膜３６１が形成される。
次に、図６１に示すように、ハードマスク層１５５及び第１の電極間絶縁膜３６１の上に、厚さが約４０ｎｍの第２の電極間絶縁膜３６２を形成するための窒化アルミニウム膜３６２ａをＡＬＤにより形成する。尚、第２の電極間絶縁膜３６２は、ゲート電極１４１等が形成されていない領域におけるキャップ層１２３の上において、第１の電極間絶縁膜３６１を介して形成されている窒化アルミニウム膜３６２ａにより形成される。これにより、ゲート電極１４１等が形成されていない領域におけるキャップ層１２３の上において、第１の電極間絶縁膜３６１と窒化アルミニウム膜３６２ａにより形成される第２の電極間絶縁膜３６２により電極間絶縁膜３６０が形成される。第１の電極間絶縁膜３６１と第２の電極間絶縁膜３６２とにより形成される電極間絶縁膜３６０の膜厚は、３０ｎｍ以上、１００ｎｍ以下が好ましく、本実施の形態においては、電極間絶縁膜３６０の膜厚が約５０ｎｍとなるように形成されている。この後、必要に応じて熱処理を行う。この際行われる熱処理は、希ガスまたは窒素ガス雰囲気中において、６００℃〜８００℃の温度で、１８０秒以下の時間で行う。また、第２の電極間絶縁膜３６２については、窒化アルミニウム膜３６２ａに代えて、酸化アルミニウム膜を用いてもよい。酸化アルミニウム膜において熱処理を行う場合には、希ガスまたは窒素ガス雰囲気中において、６００℃〜８００℃の温度で、１８０秒以下の時間で行う。
次に、図６２に示すように、窒化アルミニウム膜３６２ａの上に、第１の保護膜１６１を形成する。具体的には、例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約３００ｎｍの酸化シリコンを形成し、第１の保護膜１６１を形成する。尚、第１の保護膜１６１は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。
次に、図６３に示すように、第１の保護膜１６１の上に、開口部１７４ａを有するレジストパターン１７４を形成し、第１のゲート配線部１４４が形成される領域に開口部１６１ａを形成し、ゲート電極１４１の表面を露出させる。具体的には、第１の保護膜１６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート配線部１４４が形成される領域に開口部１７４ａを有するレジストパターン１７４を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン１７４の開口部１７４ａにおける第１の保護膜１６１、窒化アルミニウム膜３６２ａ及びハードマスク層１５５を除去することにより開口部１６１ａを形成する。これにより、ゲート電極１４１の表面を露出させる。
次に、図６４に示すように、レジストパターン１７４を有機溶剤等により除去した後、第１のゲート配線部１４４を形成するためのＴａＮとＡｌ等からなる積層金属膜をスパッタリングにより成膜する。これにより、積層金属膜は、ゲート電極１４１の上にも形成され、開口部１６１ａは積層金属膜により埋め込まれる。この後、積層金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、積層金属膜において、第１のゲート配線部１４４が形成される領域の上にレジストパターン１７５を形成する。この後、ＲＩＥ等によるドライエッチングによりレジストパターン１７５が形成されていない領域における積層金属膜を除去し、第１の保護膜１６１を露出させる。これにより、ゲート電極１４１の上に、第１のゲート配線部１４４が形成される。
次に、図６５に示すように、レジストパターン１７５を有機溶剤等により除去した後、第１の保護膜１６１及び第１のゲート配線部１４４の上に、第２の保護膜１６２を形成する。具体的には、例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約３００ｎｍの酸化シリコンを形成し、第２の保護膜１６２を形成する。尚、保護膜１６２は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。
次に、図６６に示すように、第２の保護膜１６２の上に開口部１７６ａを有するレジストパターン１７６を形成し、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部１６２ａを形成する。具体的には、第２の保護膜１６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部１７６ａを有するレジストパターン１７６を形成する。この後、レジストパターン１７６の開口部１７６ａにおける第２の保護膜１６２及び第１の保護膜１６１を除去することにより開口部１６２ａを形成する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの上に形成されている窒化アルミニウム膜３６２ａの表面を露出させる。
次に、図６７に示すように、レジストパターン１７６を有機溶剤等により除去した後、開口部１６２ａにおける窒化アルミニウム膜３６２ａ及び３５１ａを除去し、窒化シリコン膜１５２ａの表面を露出させる。具体的には、第１の保護膜１６１及び第２の保護膜１６２をマスクとして、フッ素系のガスを用いてＲＩＥ等のドライエッチングにより、開口部１６２ａにおける窒化アルミニウム膜３６２ａ及び３５１ａを除去する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの表面を露出させる。
次に、図６８に示すように、開口部１７７ａを有するレジストパターン１７７を形成した後、窒化シリコン膜１５２ａの一部を等方性エッチングにより除去することにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成する。具体的には、第２の保護膜１６２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するためのレジストパターン１７７を形成する。形成されたレジストパターン１７７は、ソース電極１４２が形成される領域の中心部分及びドレイン電極１４３が形成される領域の中心部分に開口部１７７ａを有している。この後、レジストパターン１７７が形成されていない領域における窒化シリコン膜１５２ａをウェットエッチングまたは等方性ドライエッチングによりキャップ層１２３の表面が露出するまで除去する。これにより、キャップ層１２３の上の残存する窒化シリコン膜１５２ａにより、ソース電極１４２が形成される領域の周辺部分にはソース周辺絶縁膜１５２が形成され、ドレイン電極１４３が形成される領域の周辺部分にはドレイン周辺絶縁膜１５３が形成される。
次に、図６９に示すように、レジストパターン１７７を有機溶剤等により除去した後、開口部１６２ａ及び第２の保護膜１６２の上に、低仕事関数膜１４５ａ及び金属膜１４２ａをスパッタリングにより積層して成膜する。これにより、開口部１６２ａにおけるソース周辺絶縁膜１５２、ドレイン周辺絶縁膜１５３、キャップ層１２３の上及び開口部１６２ａの側面には、低仕事関数膜１４５ａが形成される。また、低仕事関数膜１４５ａの上には、開口部１６２ａを埋め込むように金属膜１４２ａが形成される。低仕事関数膜１４５ａは、いわゆる仕事関数が４．５ｅＶ未満である低仕事関数材料により形成されている。具体的には、低仕事関数膜１４５ａは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ａｇ、ＴｉＮ（メタルリッチ）、ＴａＮ（メタルリッチ）、ＴａＣ（メタルリッチ）、ＮｉＳｉ２等により形成されている。本実施の形態においては、低仕事関数膜１４５ａは、厚さが１ｎｍ〜１００ｎｍのＴａにより形成されており、金属膜１４２ａは厚さが２０ｎｍ〜５００ｎｍのＡｌを含む膜により形成されている。
次に、図７０に示すように、レジストパターン１７８を形成し、レジストパターン１７８が形成されていない領域の金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。具体的には、金属膜１４２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン１７８を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン１７８が形成されていない領域における金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。これにより、金属膜１４２ａ及び低仕事関数膜１４５ａにより、ソース電極１４２が形成される領域には、コンタクト膜１４５とソース電極１４２が形成され、ドレイン電極１４３が形成される領域には、コンタクト膜１４６とドレイン電極１４３が形成される。ソース電極１４２が形成される領域のコンタクト膜１４５は、ソース電極１４２が形成される領域の周辺部分に形成されたソース周辺絶縁膜１５２の上と、中央部分のキャップ層１２３の上に形成される。また、ソース電極１４２は、コンタクト膜１４５の上に形成される。ドレイン電極１４３が形成される領域のコンタクト膜１４６は、ドレイン電極１４３が形成される領域の周辺部分に形成されたドレイン周辺絶縁膜１５３の上と、中央部分のキャップ層１２３の上に形成される。また、ドレイン電極１４３は、コンタクト膜１４６の上に形成される。
次に、図７１に示すように、レジストパターン１７８を有機溶剤等により除去した後、熱処理を行う。具体的には、この熱処理では、希ガス、窒素、酸素、アンモニア、水素ガスのうちのいずれか１つ、または、これらの混合ガスの雰囲気中において、５５０℃〜６５０℃の温度で、１８０秒以下の時間の熱処理を行う。本実施の形態においては、窒素雰囲気中において、６００℃の温度で６０秒間熱処理を行った。これにより、コンタクト膜１４５及び１４６に含まれている材料と、ソース電極１４２及びドレイン電極１４３に含まれているＡｌとが反応し、キャップ層１２３との接触抵抗を減らすことができる。
次に、図７２に示すように、第３の保護膜１６３を成膜し、第３の保護膜１６３に開口部を形成して、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９を形成する。具体的には、第２の保護膜１６２、ソース電極１４２及びドレイン電極１４３の上に、第３の保護膜１６３を形成する。例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約１０００ｎｍの酸化シリコンを形成し、第３の保護膜１６３を形成する。尚、第３の保護膜１６３は、他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。この後、第３の保護膜１６３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における第３の保護膜１６３及び第２の保護膜１６２の一部をＲＩＥ等のドライエッチングにより除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３の表面を露出させる。この後、不図示のレジストパターンを除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３等の上に、スパッタリング又はメッキ等により金属膜を成膜する。この後、金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における金属膜をＲＩＥ等のドライエッチングにより除去し、第３の保護膜１６３の表面を露出させる。これにより、第１のゲート配線部１４４の上には第２のゲート配線部１４７が形成され、ソース電極１４２の上にはソース配線部１４８が形成され、ドレイン電極１４３の上にはドレイン配線部１４９が形成される。
以上により、本実施の形態における半導体装置を作製することができる。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、ノーマリーオフとなる半導体装置である。
次に、第３の実施の形態について説明する。本実施の形態は、ノーマリーオフとなる半導体装置である。
（半導体装置）
次に、本実施の形態における半導体装置について説明する。
次に、本実施の形態における半導体装置について説明する。
本実施の形態における半導体装置は、図７３に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、バッファ層１１１、電子走行層１２１、電子供給層１２２が形成されている。尚、電子走行層１２１はＧａＮ等により形成されており、電子供給層１２２はＡｌＧａＮ等により形成されている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。尚、電子走行層１２１及び電子供給層１２２には、素子分離のための素子分離領域１３０が形成されている。
電子供給層１２２の上において、ゲート電極１４１が形成される領域には、ｐ−ＧａＮ等によりｐ型層４２０が形成されており、ｐ型層４２０の上には、ＴｉＮによりゲート電極１４１が形成されている。ｐ型層４２０を形成することにより、ｐ型層４２０の直下における２ＤＥＧ１２２ａを減少または消失させることができ、ノーマリーオフにすることができる。
ゲート電極１４１の上には、Ａｌ等により第１のゲート配線部１４４が形成されており、第１のゲート配線部１４４の上には、第２のゲート配線部１４７が形成されている。尚、本実施の形態においては、ゲート電極１４１の上には、後述するハードマスク１５５の一部が残存している。
電子供給層１２２の上において、ソース電極１４２が形成される領域の周辺部分にはＳｉＮ等によりソース周辺絶縁膜１５２が形成されている。ソース電極１４２が形成される領域の中心部分及びソース周辺絶縁膜１５２の上には、コンタクト膜１４５が形成されている。コンタクト膜１４５の上には、Ａｌ等によりソース電極１４２が形成されており、ソース電極１４２の上には、Ａｌ等によりソース配線部１４８が形成されている。
電子供給層１２２の上において、ドレイン電極１４３が形成される領域の周辺部分にはＳｉＮ等によりドレイン周辺絶縁膜１５３が形成されている。ドレイン電極１４３が形成される領域の中心部分及びドレイン周辺絶縁膜１５３の上には、コンタクト膜１４６が形成されている。コンタクト膜１４６の上には、Ａｌ等によりドレイン電極１４３が形成されており、ドレイン電極１４３の上には、Ａｌ等によりドレイン配線部１４９が形成されている。尚、コンタクト膜１４５、１４６は、ＴｉまたはＴａを含む材料により形成されている。
電子供給層１２２の上において、ゲート電極１４１、ソース電極１４２、ドレイン電極１４３を除く領域には、ＡｌＮ等により電極間絶縁膜４５０が形成されている。また、電極間絶縁膜４５０の上には、酸化シリコン等により、第１の保護膜４６１、第２の保護膜４６２が積層して形成されている。本実施の形態においては、電極間絶縁膜４５０は厚さが約５０ｎｍのＡｌＮにより形成されており、ｐ型層４２０は電極間絶縁膜４５０と接している。
また、本実施の形態においては、ゲート電極１４１とドレイン電極１４３との間における電子供給層１２２の上には、ＡｌＮ等により電極間絶縁膜４５０が形成されており、この領域の直下における２ＤＥＧ１２１ａを増やすことができる。これにより、オン抵抗を低くすることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
次に、本実施の形態における半導体装置の製造方法について説明する。
最初に、図７４に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、ＭＯＣＶＤによるエピタキシャル成長により、バッファ層１１１、電子走行層１２１、電子供給層１２２、ｐ型膜４２０ａを積層して形成する。バッファ層１１１は、厚さが数１００ｎｍ〜２μｍのＡｌＮ等を含む膜により形成されている。電子走行層１２１は、厚さが１μｍ〜３μｍのＧａＮ等により形成されている。電子供給層１２２は、厚さが数５ｎｍ〜３０ｎｍであって、Ａｌの組成比が１０％〜４０％のＡｌＧａＮにより形成されている。ｐ型膜４２０ａは、厚さが４０〜２００ｎｍ以下のｐ−ＧａＮにより形成されている。ｐ型膜４２０ａは、ＧａＮにｐ型となる不純物元素としてＭｇを２×１０１８ｃｍ−３〜２×１０１９ｃｍ−３ドープすることにより形成されている。尚、ｐ型膜４２０ａは、ＡｌＧａＮにＭｇ等のｐ型となる不純物元素をドープしたものであってもよい。
次に、図７５に示すように、ｐ型膜４２０ａの上に開口部４７１ａを有するレジストパターン４７１を形成し、ｐ型膜４２０ａ、電子供給層１２２及び電子走行層１２１の一部に、素子分離領域１３０を形成する。具体的には、ｐ型膜４２０ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部４７１ａを有するレジストパターン４７１を形成する。この後、レジストパターン４７１の開口部４７１ａにおけるｐ型膜４２０ａ、電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンをイオン注入することにより、素子分離領域１３０を形成する。
次に、図７６に示すように、レジストパターン４７１を有機溶剤等により除去した後、ｐ型膜４２０ａの上に、ゲート電極１４１を形成するための導電膜１４１ａ及び窒化シリコン膜１５５ａを積層して形成する。具体的には、導電膜１４１ａは、高仕事関数膜または、高仕事関数膜と金属膜との積層膜をスパッタリングにより成膜することにより形成する。高仕事関数膜は、いわゆる仕事関数が４．５ｅＶ以上ある高仕事関数材料により形成されている。具体的には、高仕事関数膜は、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ３Ｓｉ、Ｐｄ等により形成されている。本実施の形態においては、導電膜１４１ａは厚さが２０ｎｍ〜５００ｎｍのＴｉＮにより形成されている。窒化シリコン膜１５５ａは、ＣＶＤにより厚さ５０ｎｍ〜２００ｎｍのＳｉＮを成膜することにより形成されている。
次に、図７７に示すように、ゲート電極１４１が形成される領域の上に、窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。具体的には、窒化シリコン膜１５５ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、窒化シリコン膜１５５ａにおいてハードマスク層１５５が形成される領域上にレジストパターン４７２を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン４７２が形成されていない領域における窒化シリコン膜１５５ａを除去することにより、導電膜１４１ａの上において、残存する窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。
次に、図７８に示すように、レジストパターン４７２を有機溶剤等により除去した後、ＳｉＮにより形成されたハードマスク層１５５をマスクとして、導電膜１４１ａ、ｐ型膜４２０ａをＲＩＥ等のドライエッチングにより除去する。これにより、ハードマスク層１５５が形成されていた領域には、導電膜１４１ａによりゲート電極１４１が形成され、ｐ型膜４２０ａによりｐ型層４２０が形成される。これにより、ｐ型膜４２０ａの除去された領域の直下においては、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。一方、ｐ型層４２０が形成されている領域の直下においては、２ＤＥＧ１２１ａは消失等しているため、ノーマリーオフにすることができる。
次に、図７９に示すように、電子供給層１２２及びハードマスク層１５５の上に、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するための窒化シリコン膜１５２ａを成膜する。具体的には、プラズマＣＶＤによりＳｉＮを２０ｎｍ〜２００ｎｍ成膜することにより形成する。
次に、図８０に示すように、窒化シリコン膜１５２ａの上に、レジストパターン４７３を形成し、ソース電極１４２及びドレイン電極１４３が形成される領域を除く窒化シリコン膜１５２ａを除去する。具体的には、窒化シリコン膜１５２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、窒化シリコン膜１５２ａの上において、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン４７３を形成する。この後、レジストパターン４７３が形成されていない領域における窒化シリコン膜１５２ａを、フッ素成分を含む酸をエッチング液として用いたウェットエッチングにより除去し、電子供給層１２２の表面を露出させる。
次に、図８１に示すように、レジストパターン４７３を有機溶剤等により除去した後、電子供給層１２２、ハードマスク層１５５、残存している窒化シリコン膜１５２ａの上に、窒化アルミニウム膜４５０ａを形成する。具体的には、ＡＬＤ等により、膜厚が約５０ｎｍの窒化アルミニウム膜４５０ａを成膜することにより形成する。ＡＬＤ等により成膜された窒化アルミニウム膜は多結晶、または、アモルファス状態の膜となる。成膜される窒化アルミニウム膜４５０ａは、厚さが１０ｎｍ〜２００ｎｍであることが好ましく、更には、３０ｎｍ〜１００ｎｍであることが好ましい。この後、必要に応じて熱処理を行う。この際行われる熱処理は、希ガスまたは窒素ガス雰囲気中において、５００℃〜８００℃の温度で、１８０秒以下の時間で行う。また、窒化アルミニウム膜４５０に代えて、酸化アルミニウム膜を形成してもよい。酸化アルミニウム膜において熱処理を行う場合には、希ガスまたは窒素ガス雰囲気中において、６００℃〜８００℃の温度で、１８０秒以下の時間で行う。本実施の形態においては、ゲート電極１４１とドレイン電極１４３との間、ゲート電極１４１とソース電極１４２との間における電子供給層１２２の上に形成されている窒化アルミニウム膜４５０ａを電極間絶縁膜４５０と記載する場合がある。
次に、図８２に示すように、窒化アルミニウム膜４５０ａの上に、開口部４７４ａを有するレジストパターン４７４を形成し、第１のゲート配線部１４４が形成される領域に開口部４５１ａを形成し、ゲート電極１４１の表面を露出させる。具体的には、窒化アルミニウム膜４５０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート配線部１４４が形成される領域に開口部４７４ａを有するレジストパターン４７４を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン４７４の開口部４７４ａにおける窒化アルミニウム膜４５０ａ及びハードマスク層１５５を除去することにより開口部４５１ａを形成する。これにより、ゲート電極１４１の表面を露出させる。
次に、図８３に示すように、レジストパターン４７４を有機溶剤等により除去した後、第１のゲート配線部１４４を形成するためのＴａＮとＡｌ等からなる積層金属膜をスパッタリングにより成膜する。これにより、積層金属膜は、ゲート電極１４１の上に形成され、開口部４５１ａは積層金属膜により埋め込まれる。この後、積層金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、積層金属膜において、第１のゲート配線部１４４が形成される領域の上にレジストパターン４７５を形成する。この後、ＲＩＥ等によるドライエッチングによりレジストパターン４７５が形成されていない領域における積層金属膜を除去し、窒化アルミニウム膜４５０ａを露出させる。これにより、ゲート電極１４１の上に、第１のゲート配線部１４４が形成される。
次に、図８４に示すように、レジストパターン４７５を有機溶剤等により除去した後、第１の保護膜４６１を形成する。具体的には、例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約３００ｎｍの酸化シリコンを形成し、第１の保護膜４６１を形成する。尚、第１の保護膜４６１は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。
次に、図８５に示すように、第１の保護膜４６１の上に開口部４７６ａを有するレジストパターン４７６を形成し、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部４６１ａを形成する。具体的には、第１の保護膜４６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部４７６ａを有するレジストパターン４７６を形成する。この後、レジストパターン４７６の開口部４７６ａにおける第１の保護膜４６１を除去することにより開口部４６１ａを形成する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの上の窒化アルミニウム膜４５０ａの表面を露出させる。
次に、図８６に示すように、レジストパターン４７６を有機溶剤等により除去した後、開口部４６１ａにおける窒化アルミニウム膜４５０ａを除去し、窒化シリコン膜１５２ａの表面を露出させる。具体的には、第１の保護膜４６１をマスクとして、フッ素系のガスを用いてＲＩＥ等のドライエッチングにより、開口部４６１ａにおける窒化アルミニウム膜４５０ａを除去する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの表面を露出させる。
次に、図８７に示すように、開口部４７７ａを有するレジストパターン４７７を形成した後、窒化シリコン膜１５２ａの一部を等方性エッチングにより除去することにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成する。具体的には、第１の保護膜４６１等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するためのレジストパターン４７７を形成する。形成されたレジストパターン４７７は、ソース電極１４２が形成される領域の中心部分及びドレイン電極１４３が形成される領域の中心部分に開口部４７７ａを有している。この後、レジストパターン４７７が形成されていない領域における窒化シリコン膜１５２ａをウェットエッチングまたは等方性ドライエッチングにより電子供給層１２２の表面が露出するまで除去する。これにより、電子供給層１２２の上の残存する窒化シリコン膜１５２ａにより、ソース電極１４２が形成される領域の周辺部分にはソース周辺絶縁膜１５２が形成され、ドレイン電極１４３が形成される領域の周辺部分にはドレイン周辺絶縁膜１５３が形成される。
次に、図８８に示すように、レジストパターン４７７を有機溶剤等により除去した後、開口部４６１ａ及び第１の保護膜４６１の上に、低仕事関数膜１４５ａ及び金属膜１４２ａをスパッタリングにより積層して成膜する。これにより、開口部４６１ａにおけるソース周辺絶縁膜１５２、ドレイン周辺絶縁膜１５３、電子供給層１２２の上及び開口部４６１ａの側面には、低仕事関数膜１４５ａが形成される。また、低仕事関数膜１４５ａの上には、開口部４６１ａを埋め込むように金属膜１４２ａが形成される。低仕事関数膜１４５ａは、いわゆる仕事関数が４．５ｅＶ未満である低仕事関数材料により形成されている。具体的には、低仕事関数膜１４５ａは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ａｇ、ＴｉＮ（メタルリッチ）、ＴａＮ（メタルリッチ）、ＴａＣ（メタルリッチ）、ＮｉＳｉ２等により形成されている。本実施の形態においては、低仕事関数膜１４５ａは、厚さが１ｎｍ〜１００ｎｍのＴａにより形成されており、金属膜１４２ａは厚さが２０ｎｍ〜５００ｎｍのＡｌを含む膜により形成されている。
次に、図８９に示すように、レジストパターン４７８を形成し、レジストパターン４７８が形成されていない領域の金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。具体的には、金属膜１４２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン４７８を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン４７８が形成されていない領域における金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。これにより、金属膜１４２ａ及び低仕事関数膜１４５ａにより、ソース電極１４２が形成される領域には、コンタクト膜１４５とソース電極１４２が形成され、ドレイン電極１４３が形成される領域には、コンタクト膜１４６とドレイン電極１４３が形成される。ソース電極１４２が形成される領域のコンタクト膜１４５は、ソース電極１４２が形成される領域の周辺部分に形成されたソース周辺絶縁膜１５２の上と、中央部分の電子供給層１２２の上に形成される。また、ソース電極１４２は、コンタクト膜１４５の上に形成される。ドレイン電極１４３が形成される領域のコンタクト膜１４６は、ドレイン電極１４３が形成される領域の周辺部分に形成されたドレイン周辺絶縁膜１５３の上と、中央部分の電子供給層１２２の上に形成される。また、ドレイン電極１４３は、コンタクト膜１４６の上に形成される。
次に、図９０に示すように、レジストパターン４７８を有機溶剤等により除去した後、熱処理を行う。具体的には、この熱処理では、希ガス、窒素、酸素、アンモニア、水素ガスのうちのいずれか１つ、または、これらの混合ガスの雰囲気中において、５５０℃〜６５０℃の温度で、１８０秒以下の時間の熱処理を行う。本実施の形態においては、窒素雰囲気中において、６００℃の温度で６０秒間熱処理を行った。これにより、コンタクト膜１４５及び１４６に含まれている材料と、ソース電極１４２及びドレイン電極１４３に含まれているＡｌとが反応し、電子供給層１２２との接触抵抗を減らすことができる。
次に、図９１に示すように、第２の保護膜４６２を成膜し、第２の保護膜４６２に開口部を形成して、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９を形成する。具体的には、第１の保護膜４６１、ソース電極１４２及びドレイン電極１４３の上に、第２の保護膜４６２を形成する。例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約１０００ｎｍの酸化シリコンを形成し、第２の保護膜４６２を形成する。尚、第２の保護膜４６２は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。この後、第２の保護膜４６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における第２の保護膜４６２及び第１の保護膜４６１の一部をＲＩＥ等のドライエッチングにより除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３の表面を露出させる。この後、不図示のレジストパターンを除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３等の上に、スパッタリング又はメッキ等により金属膜を成膜する。この後、金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における金属膜をＲＩＥ等のドライエッチングにより除去し、第２の保護膜４６２の表面を露出させる。これにより、第１のゲート配線部１４４の上には第２のゲート配線部１４７が形成され、ソース電極１４２の上にはソース配線部１４８が形成され、ドレイン電極１４３の上にはドレイン配線部１４９が形成される。
以上により、本実施の形態における半導体装置を作製することができる。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、ノーマリーオフとなる半導体装置である。
次に、第４の実施の形態について説明する。本実施の形態は、ノーマリーオフとなる半導体装置である。
（半導体装置）
次に、本実施の形態における半導体装置について説明する。
次に、本実施の形態における半導体装置について説明する。
本実施の形態における半導体装置は、図９２に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、バッファ層１１１、電子走行層１２１、電子供給層１２２が形成されている。尚、電子走行層１２１はＧａＮ等により形成されており、電子供給層１２２はＡｌＧａＮ等により形成されている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。尚、電子走行層１２１及び電子供給層１２２には、素子分離のための素子分離領域１３０が形成されている。
電子供給層１２２の上において、ゲート電極１４１が形成される領域には、ｐ−ＧａＮ等によりｐ型層４２０が形成されており、ｐ型層４２０の上には、ＴｉＮによりゲート電極１４１が形成されている。ｐ型層４２０を形成することにより、ｐ型層４２０の直下における２ＤＥＧ１２２ａを減少または消失させることができ、ノーマリーオフにすることができる。
ゲート電極１４１の上には、Ａｌ等により第１のゲート配線部１４４が形成されており、第１のゲート配線部１４４の上には、第２のゲート配線部１４７が形成されている。尚、本実施の形態においては、ゲート電極１４１の上には、後述するハードマスク１５５の一部が残存している。
電子供給層１２２の上において、ソース電極１４２が形成される領域の周辺部分にはＳｉＮ等によりソース周辺絶縁膜１５２が形成されている。ソース電極１４２が形成される領域の中心部分及びソース周辺絶縁膜１５２の上には、コンタクト膜１４５が形成されている。コンタクト膜１４５の上には、Ａｌ等によりソース電極１４２が形成されており、ソース電極１４２の上には、Ａｌ等によりソース配線部１４８が形成されている。
電子供給層１２２の上において、ドレイン電極１４３が形成される領域の周辺部分にはＳｉＮ等によりドレイン周辺絶縁膜１５３が形成されている。ドレイン電極１４３が形成される領域の中心部分及びドレイン周辺絶縁膜１５３の上には、コンタクト膜１４６が形成されている。コンタクト膜１４６の上には、Ａｌ等によりドレイン電極１４３が形成されており、ドレイン電極１４３の上には、Ａｌ等によりドレイン配線部１４９が形成されている。尚、コンタクト膜１４５、１４６は、ＴｉまたはＴａを含む材料により形成されている。
電子供給層１２２の上において、ゲート電極１４１、ソース電極１４２、ドレイン電極１４３を除く領域には、ＡｌＮ等により電極間絶縁膜４５０が形成されている。また、電極間絶縁膜４５０の上には、酸化シリコン等により、第１の保護膜４６１、第２の保護膜４６２が積層して形成されている。本実施の形態においては、電極間絶縁膜４５０は厚さが約５０ｎｍのＡｌＮにより形成されている。また、ｐ型層４２０、ゲート電極１４１、ハードマスク１５５の一部を覆うように、ＳｉＮ等によりゲート側部絶縁体膜４５２が形成されている。これにより、ｐ型層４２０及びゲート電極１４１と電極間絶縁膜４５０との間には、ゲート側部絶縁体膜４５２が形成されており、ｐ型層４２０及びゲート電極１４１と電極間絶縁膜４５０とは接触していない。
また、本実施の形態においては、ゲート電極１４１とドレイン電極１４３との間における電子供給層１２２の上には、ＡｌＮ等により電極間絶縁膜４５０が形成されており、この領域の直下における２ＤＥＧ１２１ａを増やすことができる。これにより、オン抵抗を低くすることができる。
（ゲートリーク電流）
第３の実施の形態における半導体装置と第４の実施の形態における半導体装置を作製し、ゲートリーク電流Ｉｇを測定した。図９３は、ソース電極に０Ｖ、ドレイン電極に１Ｖ、ゲート電極に６Ｖ印加した場合におけるゲートリーク電流Ｉｇの分布を示す。図９３に示されるように、第３の実施の形態における半導体装置におけるゲートリーク電流Ｉｇは、平均が約１×１０−２Ａ／ｍｍであるのに対し、第４の実施の形態における半導体装置におけるゲートリーク電流Ｉｇは、平均が約１×１０−７Ａ／ｍｍであった。よって、第４の実施の形態における半導体装置は、第３の実施の形態における半導体装置よりもゲートリーク電流Ｉｇを５桁程低くすることができる。
第３の実施の形態における半導体装置と第４の実施の形態における半導体装置を作製し、ゲートリーク電流Ｉｇを測定した。図９３は、ソース電極に０Ｖ、ドレイン電極に１Ｖ、ゲート電極に６Ｖ印加した場合におけるゲートリーク電流Ｉｇの分布を示す。図９３に示されるように、第３の実施の形態における半導体装置におけるゲートリーク電流Ｉｇは、平均が約１×１０−２Ａ／ｍｍであるのに対し、第４の実施の形態における半導体装置におけるゲートリーク電流Ｉｇは、平均が約１×１０−７Ａ／ｍｍであった。よって、第４の実施の形態における半導体装置は、第３の実施の形態における半導体装置よりもゲートリーク電流Ｉｇを５桁程低くすることができる。
第４の実施の形態における半導体装置においては、ｐ型層４２０及びゲート電極１４１と電極間絶縁膜４５０との間にゲート側部絶縁体膜４５２を形成し、ｐ型層４２０及びゲート電極１４１と電極間絶縁膜４５０とが接触しない構造としたことにより、第３の実施の形態における半導体装置において、ｐ型層４２０及びゲート電極１４１と電極間絶縁膜４５０が接触する構造とした場合に比べて、ゲートリーク電流Ｉｇを低減させることができることが確認された。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
次に、本実施の形態における半導体装置の製造方法について説明する。
最初に、図９４に示すように、ＳｉまたはＳｉＣ等の基板１１０の上に、ＭＯＣＶＤによるエピタキシャル成長により、バッファ層１１１、電子走行層１２１、電子供給層１２２、ｐ型膜４２０ａを積層して形成する。バッファ層１１１は、厚さが数１００ｎｍ〜２μｍのＡｌＮ等を含む膜により形成されている。電子走行層１２１は、厚さが１μｍ〜３μｍのＧａＮ等により形成されている。電子供給層１２２は、厚さが数５ｎｍ〜３０ｎｍであって、Ａｌの組成比が１０％〜４０％のＡｌＧａＮにより形成されている。ｐ型膜４２０ａは、厚さが４０〜２００ｎｍ以下のｐ−ＧａＮにより形成されている。ｐ型膜４２０ａは、ＧａＮにｐ型となる不純物元素としてＭｇを２×１０１８ｃｍ−３〜２×１０１９ｃｍ−３ドープすることにより形成されている。尚、ｐ型膜４２０ａは、ＡｌＧａＮにＭｇ等のｐ型となる不純物元素をドープしたものであってもよい。
次に、図９５に示すように、ｐ型膜４２０ａの上に開口部４７１ａを有するレジストパターン４７１を形成し、ｐ型膜４２０ａ、電子供給層１２２及び電子走行層１２１の一部に、素子分離領域１３０を形成する。具体的には、ｐ型膜４２０ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部４７１ａを有するレジストパターン４７１を形成する。この後、レジストパターン４７１の開口部４７１ａにおけるｐ型膜４２０ａ、電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンをイオン注入することにより、素子分離領域１３０を形成する。
次に、図９６に示すように、レジストパターン４７１を有機溶剤等により除去した後、ｐ型膜４２０ａの上に、ゲート電極１４１を形成するための導電膜１４１ａ及び窒化シリコン膜１５５ａを積層して形成する。具体的には、導電膜１４１ａは、高仕事関数膜または、高仕事関数膜と金属膜との積層膜をスパッタリングにより成膜することにより形成する。高仕事関数膜は、いわゆる仕事関数が４．５ｅＶ以上ある高仕事関数材料により形成されている。具体的には、高仕事関数膜は、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ３Ｓｉ、Ｐｄ等により形成されている。本実施の形態においては、導電膜１４１ａは厚さが２０ｎｍ〜５００ｎｍのＴｉＮにより形成されている。窒化シリコン膜１５５ａは、ＣＶＤにより厚さ５０ｎｍ〜２００ｎｍのＳｉＮを成膜することにより形成されている。
次に、図９７に示すように、ゲート電極１４１が形成される領域の上に、窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。具体的には、窒化シリコン膜１５５ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、窒化シリコン膜１５５ａにおいてハードマスク層１５５が形成される領域上にレジストパターン４７２を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン４７２が形成されていない領域における窒化シリコン膜１５５ａを除去することにより、導電膜１４１ａの上において、残存する窒化シリコン膜１５５ａによりハードマスク層１５５を形成する。
次に、図９８に示すように、レジストパターン４７２を有機溶剤等により除去した後、ＳｉＮにより形成されたハードマスク層１５５をマスクとして、導電膜１４１ａ、ｐ型膜４２０ａをＲＩＥ等のドライエッチングにより除去する。これにより、ハードマスク層１５５が形成されていた領域には、導電膜１４１ａによりゲート電極１４１が形成され、ｐ型膜４２０ａによりｐ型層４２０が形成される。これにより、ｐ型膜４２０ａの除去された領域の直下においては、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。一方、ｐ型層４２０が形成されている領域の直下においては、２ＤＥＧ１２１ａは消失等しているため、ノーマリーオフにすることができる。
次に、図９９に示すように、電子供給層１２２及びハードマスク層１５５の上に、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するための窒化シリコン膜１５２ａを成膜する。具体的には、プラズマＣＶＤによりＳｉＮを２０ｎｍ〜２００ｎｍ成膜することにより形成する。
次に、図１００に示すように、窒化シリコン膜１５２ａの上において、ゲート側部絶縁体膜４５２、ソース電極１４２及びドレイン電極１４３が形成される領域に、レジストパターン４８０を形成する。具体的には、窒化シリコン膜１５２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、窒化シリコン膜１５２ａの上において、ゲート側部絶縁体膜４５２、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン４８０を形成する。
次に、図１０１に示すように、レジストパターン４８０が形成されていない領域の窒化シリコン膜１５２ａを除去する。具体的には、レジストパターン４８０が形成されていない領域における窒化シリコン膜１５２ａを、フッ素成分を含む酸をエッチング液として用いたウェットエッチングにより除去し、電子供給層１２２の表面を露出させる。これにより、ゲート側部絶縁体膜４５２、ソース電極１４２及びドレイン電極１４３が形成される領域に窒化シリコン膜１５２ａを残存させる。
次に、図１０２に示すように、レジストパターン４８０を有機溶剤等により除去した後、電子供給層１２２、残存している窒化シリコン膜１５２ａの上に、窒化アルミニウム膜４５０ａを形成する。具体的には、ＡＬＤ等により、膜厚が約５０ｎｍの窒化アルミニウム膜４５０ａを成膜することにより形成する。ＡＬＤ等により成膜された窒化アルミニウム膜は多結晶、または、アモルファス状態の膜となる。成膜される窒化アルミニウム膜４５０ａは、厚さが１０ｎｍ〜２００ｎｍであることが好ましく、更には、３０ｎｍ〜１００ｎｍであることが好ましい。この後、必要に応じて熱処理を行う。この際行われる熱処理は、希ガスまたは窒素ガス雰囲気中において、５００℃〜８００℃の温度で、１８０秒以下の時間で行う。また、窒化アルミニウム膜４５０ａに代えて、酸化アルミニウム膜を形成してもよい。酸化アルミニウム膜において熱処理を行う場合には、希ガスまたは窒素ガス雰囲気中において、６００℃〜８００℃の温度で、１８０秒以下の時間で行う。本実施の形態においては、ゲート電極１４１とドレイン電極１４３との間、ゲート電極１４１とソース電極１４２との間における電子供給層１２２の上に形成されている窒化アルミニウム膜４５０ａを電極間絶縁膜４５０と記載する場合がある。
次に、図１０３に示すように、窒化アルミニウム膜４５０ａの上に、開口部４７４ａを有するレジストパターン４７４を形成し、第１のゲート配線部１４４が形成される領域に開口部４５１ａを形成し、ゲート電極１４１の表面を露出させる。具体的には、窒化アルミニウム膜４５０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート配線部１４４が形成される領域に開口部４７４ａを有するレジストパターン４７４を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン４７４の開口部４７４ａにおける窒化アルミニウム膜４５０ａ、窒化シリコン膜１５２ａ及びハードマスク層１５５を除去することにより開口部４５１ａを形成する。これにより、ゲート電極１４１の表面を露出させる。これにより、ｐ型層４２０及びゲート電極１４１の側壁には、窒化シリコン膜１５２ａによりゲート側部絶縁体膜４５２が形成され、ｐ型層４２０と電極間絶縁膜４５０との間は、ゲート側部絶縁体膜４５２により隔てられている。
次に、図１０４に示すように、レジストパターン４７４を有機溶剤等により除去した後、第１のゲート配線部１４４を形成するためのＴａＮとＡｌ等からなる積層金属膜をスパッタリングにより成膜する。これにより、積層金属膜は、ゲート電極１４１の上に形成され、開口部４５１ａは積層金属膜により埋め込まれる。この後、積層金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、積層金属膜において、第１のゲート配線部１４４が形成される領域の上にレジストパターン４７５を形成する。この後、ＲＩＥ等によるドライエッチングによりレジストパターン４７５が形成されていない領域における積層金属膜を除去し、窒化アルミニウム膜４５０ａを露出させる。これにより、ゲート電極１４１の上に、第１のゲート配線部１４４が形成される。
次に、図１０５に示すように、レジストパターン４７５を有機溶剤等により除去した後、第１の保護膜４６１を形成する。具体的には、例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約３００ｎｍの酸化シリコンを形成し、第１の保護膜４６１を形成する。尚、第１の保護膜４６１は、他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。
次に、図１０６に示すように、第１の保護膜４６１の上に開口部４７６ａを有するレジストパターン４７６を形成し、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部４６１ａを形成する。具体的には、第１の保護膜４６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部４７６ａを有するレジストパターン４７６を形成する。この後、レジストパターン４７６の開口部４７６ａにおける第１の保護膜４６１を除去することにより開口部４６１ａを形成する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの上の窒化アルミニウム膜４５０ａの表面を露出させる。
次に、図１０７に示すように、レジストパターン４７６を有機溶剤等により除去した後、開口部４６１ａにおける窒化アルミニウム膜４５０ａを除去し、窒化シリコン膜１５２ａの表面を露出させる。具体的には、第１の保護膜４６１をマスクとして、フッ素系のガスを用いてＲＩＥ等のドライエッチングにより、開口部４６１ａにおける窒化アルミニウム膜４５０ａを除去する。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域における窒化シリコン膜１５２ａの表面を露出させる。
次に、図１０８に示すように、開口部４７７ａを有するレジストパターン４７７を形成した後、窒化シリコン膜１５２ａの一部を等方性エッチングにより除去することにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成する。具体的には、第１の保護膜４６１等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース周辺絶縁膜１５２及びドレイン周辺絶縁膜１５３を形成するためのレジストパターン４７７を形成する。形成されたレジストパターン４７７は、ソース電極１４２が形成される領域の中心部分及びドレイン電極１４３が形成される領域の中心部分に開口部４７７ａを有している。この後、レジストパターン４７７が形成されていない領域における窒化シリコン膜１５２ａをウェットエッチングまたは等方性ドライエッチングにより電子供給層１２２の表面が露出するまで除去する。これにより、電子供給層１２２の上の残存する窒化シリコン膜１５２ａにより、ソース電極１４２が形成される領域の周辺部分にはソース周辺絶縁膜１５２が形成され、ドレイン電極１４３が形成される領域の周辺部分にはドレイン周辺絶縁膜１５３が形成される。
次に、図１０９に示すように、レジストパターン４７７を有機溶剤等により除去した後、開口部４６１ａ及び第１の保護膜４６１の上に、低仕事関数膜１４５ａ及び金属膜１４２ａをスパッタリングにより積層して成膜する。これにより、開口部４６１ａにおけるソース周辺絶縁膜１５２、ドレイン周辺絶縁膜１５３、電子供給層１２２の上及び開口部４６１ａの側面には、低仕事関数膜１４５ａが形成される。また、低仕事関数膜１４５ａの上には、開口部４６１ａを埋め込むように金属膜１４２ａが形成される。低仕事関数膜１４５ａは、いわゆる仕事関数が４．５ｅＶ未満である低仕事関数材料により形成されている。具体的には、低仕事関数膜１４５ａは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ａｇ、ＴｉＮ（メタルリッチ）、ＴａＮ（メタルリッチ）、ＴａＣ（メタルリッチ）、ＮｉＳｉ２等により形成されている。本実施の形態においては、低仕事関数膜１４５ａは、厚さが１ｎｍ〜１００ｎｍのＴａにより形成されており、金属膜１４２ａは厚さが２０ｎｍ〜５００ｎｍのＡｌを含む膜により形成されている。
次に、図１１０に示すように、レジストパターン４７８を形成し、レジストパターン４７８が形成されていない領域の金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。具体的には、金属膜１４２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域にレジストパターン４７８を形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターン４７８が形成されていない領域における金属膜１４２ａ及び低仕事関数膜１４５ａを除去する。これにより、金属膜１４２ａ及び低仕事関数膜１４５ａにより、ソース電極１４２が形成される領域には、コンタクト膜１４５とソース電極１４２が形成され、ドレイン電極１４３が形成される領域には、コンタクト膜１４６とドレイン電極１４３が形成される。ソース電極１４２が形成される領域のコンタクト膜１４５は、ソース電極１４２が形成される領域の周辺部分に形成されたソース周辺絶縁膜１５２の上と、中央部分の電子供給層１２２の上に形成される。また、ソース電極１４２は、コンタクト膜１４５の上に形成される。ドレイン電極１４３が形成される領域のコンタクト膜１４６は、ドレイン電極１４３が形成される領域の周辺部分に形成されたドレイン周辺絶縁膜１５３の上と、中央部分の電子供給層１２２の上に形成される。また、ドレイン電極１４３は、コンタクト膜１４６の上に形成される。
次に、図１１１に示すように、レジストパターン４７８を有機溶剤等により除去した後、熱処理を行う。具体的には、この熱処理では、希ガス、窒素、酸素、アンモニア、水素ガスのうちのいずれか１つ、または、これらの混合ガスの雰囲気中において、５５０℃〜６５０℃の温度で、１８０秒以下の時間の熱処理を行う。本実施の形態においては、窒素雰囲気中において、６００℃の温度で６０秒間熱処理を行った。これにより、コンタクト膜１４５及び１４６に含まれている材料と、ソース電極１４２及びドレイン電極１４３に含まれているＡｌとが反応し、電子供給層１２２との接触抵抗を減らすことができる。
次に、図１１２に示すように、第２の保護膜４６２を成膜し、第２の保護膜４６２に開口部を形成して、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９を形成する。具体的には、第１の保護膜４６１、ソース電極１４２及びドレイン電極１４３の上に、第２の保護膜４６２を形成する。例えば、スピンコートにより酸化シリコンを含む塗布型絶縁材料を塗布した後、キュアにより固化させることにより、厚さが約１０００ｎｍの酸化シリコンを形成し、第２の保護膜４６２を形成する。尚、第２の保護膜４６２は他の成膜方法で成膜してもよく、表面を平坦化させるためＣＭＰ等を用いてもよい。この後、第２の保護膜４６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における第２の保護膜４６２及び第１の保護膜４６１の一部をＲＩＥ等のドライエッチングにより除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３の表面を露出させる。この後、不図示のレジストパターンを除去し、第１のゲート配線部１４４、ソース電極１４２、ドレイン電極１４３等の上に、スパッタリング又はメッキ等により金属膜を成膜する。この後、金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート配線部１４７、ソース配線部１４８、ドレイン配線部１４９が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における金属膜をＲＩＥ等のドライエッチングにより除去し、第２の保護膜４６２の表面を露出させる。これにより、第１のゲート配線部１４４の上には第２のゲート配線部１４７が形成され、ソース電極１４２の上にはソース配線部１４８が形成され、ドレイン電極１４３の上にはドレイン配線部１４９が形成される。
以上により、本実施の形態における半導体装置を作製することができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された第１電極間絶縁膜と、
前記窒化物半導体層と前記ドレイン電極の周辺部分との間に形成されたドレイン周辺絶縁膜と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記ドレイン周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記第１電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。
（付記２）
前記窒化物半導体層と前記ゲート電極との間には、ゲート絶縁膜が形成されており、
前記ゲート絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート絶縁膜は、前記第１電極間絶縁膜と同一の材料により形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記窒化物半導体層と前記ゲート電極との間には、窒化物半導体により第１の導電型層が形成されていることを特徴とする付記１に記載の半導体装置。
（付記５）
前記第１の導電型は、ｐ型であることを特徴とする付記４に記載の半導体装置。
（付記６）
前記第１電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記窒化物半導体層の上において、前記ゲート電極と前記ソース電極との間に形成された第２電極間絶縁膜と、
前記窒化物半導体層と前記ソース電極の周辺部分との間に形成されたソース周辺絶縁膜を有し、
前記ソース周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記ドレイン周辺絶縁膜は、窒化シリコンを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記電極間絶縁膜は、窒化アルミニウムを含む材料により形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記ゲート絶縁膜は、前記窒化物半導体層の上に、第１のゲート絶縁膜、第２のゲート絶縁膜の順に積層することにより形成されており、
前記第１のゲート絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記第２のゲート絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。
（付記１１）
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された電極間絶縁膜を有し、
前記電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記電極間絶縁膜は、前記第１のゲート絶縁膜と同一の材料により形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする付記１１または１２に記載の半導体装置。
（付記１４）
前記電極間絶縁膜の厚さは、前記第１のゲート絶縁膜よりも厚いことを特徴とする付記１１から１３のいずれかに記載の半導体装置。
（付記１５）
前記窒化物半導体層と前記ドレイン電極の周辺部分との間に形成されたドレイン周辺絶縁膜を有し、
前記ドレイン周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１０から１４のいずれかに記載の半導体装置。
（付記１６）
前記第１のゲート絶縁膜は、窒化アルミニウムを含む材料により形成されており、
前記第２のゲート絶縁膜は、窒化シリコンを含む材料により形成されていることを特徴とする付記１０から１５のいずれかに記載の半導体装置。
（付記１７）
前記電極間絶縁膜は、窒化アルミニウムを含む材料により形成されていることを特徴とする付記１０から１６のいずれかに記載の半導体装置。
（付記１８）
基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に窒化物半導体により形成された形成された第１の導電型層と、
前記第１の導電型層の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された電極間絶縁膜と、
前記第１の導電型層と前記電極間絶縁膜との間に形成された絶縁体膜と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記絶縁体膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。
（付記１９）
前記絶縁体膜は、前記第１の導電型層及び前記ゲート電極の側部の少なくとも一部を覆うように形成されていることを特徴とする付記１８に記載の半導体装置。
（付記２０）
前記第１の導電型は、ｐ型であることを特徴とする付記１８または１９に記載の半導体装置。
（付記２１）
前記電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする付記１８から２０のいずれかに記載の半導体装置。
（付記２２）
前記絶縁体膜は、窒化シリコンを含む材料により形成されていることを特徴とする付記１８から２１のいずれかに記載の半導体装置。
（付記２３）
前記電極間絶縁膜は、窒化アルミニウムを含む材料により形成されていることを特徴とする付記１８から２２のいずれかに記載の半導体装置。
（付記２４）
前記窒化物半導体層は、前記基板の上に、前記第１の半導体層、前記第２の半導体層、第３の半導体層の順に積層することにより形成されたものであることを特徴とする付記１から２３のいずれかに記載の半導体装置。
（付記２５）
前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記２４に記載の半導体装置。
（付記２６）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から２５のいずれかに記載の半導体装置。
（付記２７）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から２６のいずれかに記載の半導体装置。
（付記１）
基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された第１電極間絶縁膜と、
前記窒化物半導体層と前記ドレイン電極の周辺部分との間に形成されたドレイン周辺絶縁膜と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記ドレイン周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記第１電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。
（付記２）
前記窒化物半導体層と前記ゲート電極との間には、ゲート絶縁膜が形成されており、
前記ゲート絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート絶縁膜は、前記第１電極間絶縁膜と同一の材料により形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記窒化物半導体層と前記ゲート電極との間には、窒化物半導体により第１の導電型層が形成されていることを特徴とする付記１に記載の半導体装置。
（付記５）
前記第１の導電型は、ｐ型であることを特徴とする付記４に記載の半導体装置。
（付記６）
前記第１電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記窒化物半導体層の上において、前記ゲート電極と前記ソース電極との間に形成された第２電極間絶縁膜と、
前記窒化物半導体層と前記ソース電極の周辺部分との間に形成されたソース周辺絶縁膜を有し、
前記ソース周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記ドレイン周辺絶縁膜は、窒化シリコンを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記電極間絶縁膜は、窒化アルミニウムを含む材料により形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記ゲート絶縁膜は、前記窒化物半導体層の上に、第１のゲート絶縁膜、第２のゲート絶縁膜の順に積層することにより形成されており、
前記第１のゲート絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記第２のゲート絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。
（付記１１）
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された電極間絶縁膜を有し、
前記電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記電極間絶縁膜は、前記第１のゲート絶縁膜と同一の材料により形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする付記１１または１２に記載の半導体装置。
（付記１４）
前記電極間絶縁膜の厚さは、前記第１のゲート絶縁膜よりも厚いことを特徴とする付記１１から１３のいずれかに記載の半導体装置。
（付記１５）
前記窒化物半導体層と前記ドレイン電極の周辺部分との間に形成されたドレイン周辺絶縁膜を有し、
前記ドレイン周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする付記１０から１４のいずれかに記載の半導体装置。
（付記１６）
前記第１のゲート絶縁膜は、窒化アルミニウムを含む材料により形成されており、
前記第２のゲート絶縁膜は、窒化シリコンを含む材料により形成されていることを特徴とする付記１０から１５のいずれかに記載の半導体装置。
（付記１７）
前記電極間絶縁膜は、窒化アルミニウムを含む材料により形成されていることを特徴とする付記１０から１６のいずれかに記載の半導体装置。
（付記１８）
基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に窒化物半導体により形成された形成された第１の導電型層と、
前記第１の導電型層の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された電極間絶縁膜と、
前記第１の導電型層と前記電極間絶縁膜との間に形成された絶縁体膜と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記絶縁体膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。
（付記１９）
前記絶縁体膜は、前記第１の導電型層及び前記ゲート電極の側部の少なくとも一部を覆うように形成されていることを特徴とする付記１８に記載の半導体装置。
（付記２０）
前記第１の導電型は、ｐ型であることを特徴とする付記１８または１９に記載の半導体装置。
（付記２１）
前記電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする付記１８から２０のいずれかに記載の半導体装置。
（付記２２）
前記絶縁体膜は、窒化シリコンを含む材料により形成されていることを特徴とする付記１８から２１のいずれかに記載の半導体装置。
（付記２３）
前記電極間絶縁膜は、窒化アルミニウムを含む材料により形成されていることを特徴とする付記１８から２２のいずれかに記載の半導体装置。
（付記２４）
前記窒化物半導体層は、前記基板の上に、前記第１の半導体層、前記第２の半導体層、第３の半導体層の順に積層することにより形成されたものであることを特徴とする付記１から２３のいずれかに記載の半導体装置。
（付記２５）
前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記２４に記載の半導体装置。
（付記２６）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から２５のいずれかに記載の半導体装置。
（付記２７）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から２６のいずれかに記載の半導体装置。
１１０ 基板
１１１ バッファ層
１２１ 電子走行層（第１の半導体層）
１２１ａ ２ＤＥＧ
１２２ 電子供給層（第２の半導体層）
１２３ キャップ層（第３の半導体層）
１３０ 素子分離領域
１４１ ゲート電極
１４２ ソース電極
１４３ ドレイン電極
１４４ 第１のゲート配線部
１４５ コンタクト膜
１４６ コンタクト膜
１４７ 第２のゲート配線部
１４８ ソース配線部
１４９ ドレイン配線部
１５１ ゲート絶縁膜
１５２ ソース周辺絶縁膜
１５３ ドレイン周辺絶縁膜
１５４ 電極間絶縁膜
１５５ ハードマスク層
１６１ 第１の保護膜
１６２ 第２の保護膜
１６３ 第３の保護膜
１１１ バッファ層
１２１ 電子走行層（第１の半導体層）
１２１ａ ２ＤＥＧ
１２２ 電子供給層（第２の半導体層）
１２３ キャップ層（第３の半導体層）
１３０ 素子分離領域
１４１ ゲート電極
１４２ ソース電極
１４３ ドレイン電極
１４４ 第１のゲート配線部
１４５ コンタクト膜
１４６ コンタクト膜
１４７ 第２のゲート配線部
１４８ ソース配線部
１４９ ドレイン配線部
１５１ ゲート絶縁膜
１５２ ソース周辺絶縁膜
１５３ ドレイン周辺絶縁膜
１５４ 電極間絶縁膜
１５５ ハードマスク層
１６１ 第１の保護膜
１６２ 第２の保護膜
１６３ 第３の保護膜
Claims (9)
- 基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された第１電極間絶縁膜と、
前記ドレイン電極が形成される領域の周辺部分の前記ドレイン電極と前記窒化物半導体層との間に形成されたドレイン周辺絶縁膜と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記ドレイン周辺絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記第１電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。 - 前記窒化物半導体層と前記ゲート電極との間には、ゲート絶縁膜が形成されており、
前記ゲート絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする請求項１に記載の半導体装置。 - 前記窒化物半導体層と前記ゲート電極との間には、窒化物半導体によりｐ型層が形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記第１電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
- 基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記ゲート絶縁膜は、前記窒化物半導体層の上に、第１のゲート絶縁膜、第２のゲート絶縁膜の順に積層することにより形成されており、
前記第１のゲート絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記第２のゲート絶縁膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された電極間絶縁膜を有し、前記電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記電極間絶縁膜の厚さは、前記第１のゲート絶縁膜よりも厚い、
半導体装置。 - 前記電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項５に記載の半導体装置。
- 基板の上に窒化物半導体により形成された窒化物半導体層と、
前記窒化物半導体層の上に窒化物半導体により形成された形成されたｐ型層と、
前記ｐ型層の上に形成されたゲート電極と、
前記窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記窒化物半導体層の上において、前記ゲート電極と前記ドレイン電極との間に形成された電極間絶縁膜と、
前記ｐ型層と前記電極間絶縁膜との間に形成された絶縁体膜と、
を有し、
前記窒化物半導体層は、前記基板の上に、窒化物半導体により形成された第１の半導体層、第２の半導体層を順に積層することにより形成されており、
前記電極間絶縁膜は、アルミニウムの窒化物、酸化物、酸窒化物のいずれかにより形成されており、
前記絶縁体膜は、シリコンの窒化物、酸化物、酸窒化物のいずれかにより形成されていることを特徴とする半導体装置。 - 前記絶縁体膜は、前記ｐ型層及び前記ゲート電極の側部の少なくとも一部を覆うように形成されていることを特徴とする請求項７に記載の半導体装置。
- 前記電極間絶縁膜の膜厚は、３０ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項７または８に記載の半導体装置。
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