TWI692870B

TWI692870B - 半導體裝置及其製造方法

Info

Publication number: TWI692870B
Application number: TW106123949A
Authority: TW
Inventors: 林信志; 林鑫成; 林永豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-07-18
Filing date: 2017-07-18
Publication date: 2020-05-01
Also published as: TW201909417A

Abstract

本揭露提供一種半導體裝置，包括：基板；第一III-V族化合物層，設置於基板上；第二III-V族化合物層，設置於第一III-V族化合物層上；p型摻雜III-V族化合物層，設置於第二III-V族化合物層上；閘極，設置於p型摻雜III-V族化合物層之上；源極與汲極，設置於閘極的相對兩側；以及介電層，設置於p型摻雜III-V族化合物層與閘極之間。本揭露也提供一種半導體裝置的製造方法。

Description

半導體裝置及其製造方法

本發明係關於一種半導體裝置，特別係關於一種可以抑制閘極漏電流的半導體裝置及其製造方法。

在半導體工業中，氮化鎵(GaN)由於其特性常被用來形成各種積體電路元件，例如：高電子遷移率電晶體(high electron mobility transistors；HEMT)元件。在高電子遷移率電晶體(HEMT)元件中，增強型高電子遷移率電晶體(E-mode HEMT)元件為業界較廣泛使用的類型。

達成增強型高電子遷移率電晶體(E-mode HEMT)元件的方法大致可分為兩類。其中一種方法是藉由閘極掘入(gate recess)改變氮化鋁鎵(AlGaN)層的厚度，進而降低二維電子雲(2-DEG)的密度。然而，閘極掘入製程會因為氮化鋁鎵(AlGaN)層變薄而形成高阻值通道，導致元件整體效能下降。

另一種方法則是藉由在氮化鋁鎵(AlGaN)層上設置p型氮化鎵層造成下層之能帶改變，使閾值電壓大於零。這種方法由於沒有閘極掘入的製程，因此沒有高阻值通道產生的問題。相對地，可在元件中保有低阻值通道。然而，在這種裝置結構中，閘極金屬直接形成在p型氮化鎵層上，兩者直接接觸將會形成蕭特基接觸(schottky contact)，當施加正向電壓 (forward voltage)使元件開啟時，會形成相當大的閘極漏電流，而這樣的漏電流對於元件效能會造成不利的影響。

因此，在此技術領域中，需要一種能夠降低閘極漏電流的增強型高電子遷移率電晶體(E-mode HEMT)元件及其製造方法。

本揭露之一實施例係提供一種半導體裝置。上述半導體裝置包括一基板；一第一III-V族化合物層，設置於基板上；一第二III-V族化合物層，設置於第一III-V族化合物層上；一p型摻雜III-V族化合物層，設置於第二III-V族化合物層上；一閘極，設置於p型摻雜III-V族化合物層之上；一源極與一汲極，設置於閘極的相對兩側；以及一介電層，設置於p型摻雜III-V族化合物層與閘極之間。

本揭露之另一實施例係提供一種半導體裝置的製造方法。上述方法包括：提供一基板；形成一第一III-V族化合物層於基板上；形成一第二III-V族化合物層於第一III-V族化合物層上；形成一p型摻雜III-V族化合物層於第二III-V族化合物層上；形成一介電層於p型摻雜III-V族化合物層上，形成一閘極於介電層上；以及形成一源極與一汲極於閘極的相對兩側。

100、200、300‧‧‧半導體裝置

102、202、302‧‧‧基板

104、204、304‧‧‧第一III-V族化合物層

106、206、306‧‧‧第二III-V族化合物層

108、208、308‧‧‧p型摻雜III-V族化合物層

110、210、310‧‧‧閘極

112、212、312‧‧‧源極

114、214、314‧‧‧汲極

116、216、316‧‧‧介電層

118、218、318‧‧‧鈍化層

第1圖顯示本揭露一實施例之一半導體裝置之剖面示意圖。

第2圖顯示本揭露另一實施例之一半導體裝置之剖面示意圖。

第3圖顯示本揭露另一實施例之一半導體裝置之剖面示意圖。

本揭露說明書提供不同的實施例來說明本揭露不同實施方式的技術特徵。本揭露中特定的元件及配置係為了簡化，但本揭露並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本揭露在不同例子中以重複的元件符號及/或字母表示，但不代表所述各實施例及/或結構間具有特定的關係。要強調的是，根據工業上的標準作業，各個元件未必依照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個元件的尺寸。

除非內文清楚地指明，此處所使用的單數形式“一”和“該”也包括複數形式。可進一步瞭解的是，當說明書中使用“包括”等用語，是為了指出所述特徵、步驟、操作、元件、及/或構件的存在，但不排除額外一或多個其他特徵、步驟、操作、元件、構件及/或上述組合的存在。

全文說明書中所指的“一種實施例”或“一實施例”意味著在實施例中描述到的特定特徵、結構、或特色至少包含在一實施例中。因此，全文說明書不同地方所出現的片語 “在一種實施例中”或“在一實施例中”所指不一定為相同的實施例。此外，特定的特徵、結構、或特色可在一或多個的實施例中透過任何合適的方法結合。

本揭露實施例係提供一種半導體裝置。在本揭露一些實施例中，上述半導體裝置為一增強型高電子遷移率電晶體(E-mode HEMT)元件。上述增強型高電子遷移率電晶體元件藉由至少在閘極金屬與p型氮化鎵層之間設置一介電層，隔絕閘極金屬與p型氮化鎵層的接觸，進一步提供抑制閘極漏電流發生的隔離效果。此外，由於介電層的設置並不會影響p型氮化鎵層所帶來的能帶改變，因此，本揭露提供的半導體裝置在降低閘極漏電流及提高閘及操作電壓的同時，又可以保留前述之低阻值通道，使得元件整體效能獲得進一步的提升。

此外，相較於目前使用的p型氮化鎵層，本揭露實施例使用的p型氮化鎵層更添加其他摻質，此後稱之為「p型摻雜氮化鎵層」。本揭露所述之「p型摻雜氮化鎵層」係至少以鎂(Mg)、鈣(Ca)、鋅(Zn)、鈹(Be)、及碳(C)的其中之一進行摻雜，且更額外添加其他摻質，例如：選自於由鍶(Sr)、鋇(Ba)、及鐳(Ra)所組成之群組。應注意的是，只要額外添加的摻質能夠造成下層(例如氮化鋁鎵層及氮化鎵層)之能帶改變即可用於本揭露，並不限於上述摻質。

在本揭露一些實施例中，「p型摻雜III-V族化合物層」也用於描述「p型摻雜氮化鎵層」，應理解的是，本揭露所述之「p型摻雜III-V族化合物層」可更包括由週期表上其他III-V族化合物所構成的層，並不限於氮化鎵層。

第1~3圖分別顯示本揭露一些實施例之半導體裝置100、200、300之剖面示意圖。參閱第1~3圖，半導體裝置100、200、300及其製造方法描述如下。

如第1圖所示，本揭露實施例之半導體裝置100包括一基板102；第一III-V族化合物層104，設置於基板102上；第二III-V族化合物層106，設置於第一III-V族化合物層104上；p型摻雜III-V族化合物層108，設置於第二III-V族化合物層106上；閘極110，設置於p型摻雜III-V族化合物層108之上；源極112與汲極114，設置於閘極110的相對兩側；以及介電層116，設置於p型摻雜III-V族化合物層108與閘極110之間。上述構造中的每一個將在以下段落中作更詳細的討論。

如第1圖所示，本揭露實施例之半導體裝置100包括一基板102。在一些實施例中，基板102可包括一藍寶石基板、一矽基板、或一碳化矽基板。在一些實施例中，基板102可包括半導體材料、絕緣體材料、導體材料、或前述組合所組成之一層或多層結構。例如，基板102可由選自於Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、和InP所組成的群組中的至少一種半導體材料形成。在另一實施例中，基板102也可包括一絕緣層上矽(silicon on insulator；SOI)。在另一實施例中，基板102也可由多層材料組成，例如：Si/SiGe、Si/SiC。在另一實施例中，基板102可包括絕緣體材料，例如：有機絕緣體、無機絕緣體、或前述組合形成之一層或多層結構。在另一實施例中，基板102也可包括導體材料，例如：多晶矽、金屬、合金、或前述組合形成之一層或多層結構。

在一些實施例中，本揭露實施例之半導體裝置100可更包括一緩衝層設置在基板102上方。緩衝層之功用為減少基板102與之後形成的III-V族化合物層所產生的應變。緩衝層可例如為一AlN晶核層。由於AlN晶核層與基板102之晶格差異與熱膨脹係數較小，而使基板102以及之後形成的III-V族化合物層之間的應變得以減少。

如第1圖所示，半導體裝置100包括第一III-V族化合物層104形成於基板102上，以及第二III-V族化合物層106形成於第一III-V族化合物層104上。第一III-V族化合物層104和第二III-V族化合物層106是由週期表上第III-V族的元素所形成的化合物所構成。然而，第一III-V族化合物層104和第二III-V族化合物層106的組成是不同的。第一III-V族化合物層104和第二III-V族化合物層106彼此直接接觸。在一實施例中，第一III-V族化合物層104包括一氮化鎵(GaN)層(此後也稱為氮化鎵層104)。在一實施例中，第二III-V族化合物層106包括一氮化鋁鎵(Al_xGa_1-xN)層(此後也稱為氮化鋁鎵層106)，其中0<x<1。

氮化鎵層104可使用含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(metal organic vapor phase epitaxy；MOVPE)磊晶長成。含鎵的前驅物包括三甲基鎵(trimethylgallium；TMG)、三乙基鎵(triethylgallium；TEG)、或其他合適的化學品；含氮的前驅物包括氨(ammonia；NH₃)、叔丁胺(tertiarybutylamine；TBAm)、苯肼(phenyl hydrazine)、或其他合適的化學品。在一實施例中，氮化鎵層104的厚度可介於約0.2μm至約10μm。

氮化鋁鎵層106可使用含鋁的前驅物、含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(MOVPE)磊晶長成。含鋁的前驅物包含三甲基鋁(trimethylaluminum；TMA)、三乙基鋁(triethylaluminum；TEA)、或其他合適的化學品；含鎵的前驅物包含三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包含氨(NH₃)、叔丁胺(TBAm)、苯肼(phenyl hydrazine)、或其他合適的化學品。在一實施例中，氮化鋁鎵層106的厚度可介於約1nm至約100nm。可根據實際需要調整氮化鋁鎵層106之鋁組成比例及厚度以大致控制元件的臨界電壓。

如第1圖所示，半導體裝置100包括p型摻雜III-V族化合物層108形成於氮化鋁鎵層106上。p型摻雜III-V族化合物層包括一p型摻雜氮化鎵層(此後也稱為p型摻雜氮化鎵層108)。p型摻雜氮化鎵層108係至少以鎂(Mg)、鈣(Ca)、鋅(Zn)、鈹(Be)、及碳(C)的其中之一進行摻雜，且更額外添加其他摻質，例如：選自於由鍶(Sr)、鋇(Ba)、及鐳(Ra)所組成之群組。應注意的是，只要額外添加的摻質能夠造成下層(例如氮化鋁鎵層106及氮化鎵層104)之能帶改變即可用於本揭露，並不限於上述摻質。在一實施例中，p型摻雜氮化鎵層108可藉由金屬有機化學氣相沉積法(MOCVD)或其他合適的沉積製程、微影圖案化製程、及蝕刻製程形成。在一實施例中，p型摻雜氮化鎵層108的厚度可介於約1nm至約100nm。

如第1圖所示，半導體裝置100包括介電層116形成於p型摻雜氮化鎵層108上。介電層116可包含一或多層介電材料，介電材料可包括如氧化矽(SiO₂)、氮化矽(Si₃N₄)、氮氧化矽(SiON)、氧化鉭(Ta₂O₅)、氧化鈦(TiO₂)、氧化鋅(ZnO₂)、氧化鋯(ZrO₂)、氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、氮化鋁矽(AlSiN₃)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、碳化矽(SiC)、或前述之組合。在一實施例中，介電層116的厚度可介於約1nm至約100nm。介電層116可藉由金屬有機化學氣相沉積法(MOCVD)、化學氣相沉積法(chemical vapor deposition；CVD)、物理氣相沈積法(physical vapor deposition；PVD)、原子層沉積法(atomic layer deposition；ALD)、熱氧化法、或其他合適的沉積製程、微影圖案化製程、及蝕刻製程形成。

在一實施例中，p型摻雜氮化鎵層108和介電層116可藉由同一個微影圖案化及蝕刻製程形成。

氮化鎵層104與氮化鋁鎵層106之間的能帶差異(band gap discontinuity)與壓電效應(piezo-electric effect)在氮化鎵層104與氮化鋁鎵層106之間的界面附近產生具有高移動傳導電子的載子通道，稱為二維電子氣(two-dimensional electron gas；2-DEG)。藉由形成p型摻雜氮化鎵層108於氮化鋁鎵層106上，造成下層能帶改變，進而從p型摻雜氮化鎵層108下方耗盡二維電子氣(2-DEG)。當施加正向電壓重新產生電子之後，可重新形成如第1圖之虛線所示之二維電子氣(2-DEG)以開啟元件。類似的，第2、3圖中繪製的虛線也代表施加正向電壓之後，重新形成之二維電子氣(2-DEG)。

回到第1圖，半導體裝置100更包括鈍化層118形成於氮化鋁鎵層106上及一部分的p型摻雜氮化鎵層108之上。在此實施例中，鈍化層118直接形成於氮化鋁鎵層106上及設置於p型摻雜氮化鎵層108上的介電層116上。鈍化層118可作為結構性支撐及物理隔離。鈍化層118的材料可包括氧化矽(SiO₂)、氮化矽(Si₃N₄)、氮氧化矽(SiON)、聚亞醯胺(polyimide；PI)、苯環丁烯(benzocyclobutene；BCB)、聚苯并噁唑(polybenzoxazole；PBO)、氧化鋁(Al₂O₃)、氮化鋁(AlN)、或其他絕緣材料。鈍化層118的材料與介電層116的材料可相同或不同。舉例而言，在一些實施例中，鈍化層118和介電層116的材料都為氮化矽(Si₃N₄)。在另一些實施例中，鈍化層118的材料為氧化矽(SiO₂)，而介電層116的材料為氮化矽(Si₃N₄)。

可藉由另一微影圖案化及蝕刻製程，移除一部分的鈍化層118以形成鈍化層118的開口，藉此將一部分的介電層116曝露出來。開口的尺寸、形狀、及位置僅為例示，而非用以限制本揭露。

接著，如第1圖所示，半導體裝置100包括閘極110形成於p型摻雜氮化鎵層108之上。在此實施例中，閘極110直接形成於設置於p型摻雜氮化鎵層108上的介電層116上。閘極110可包括導電材料，例如金屬，像是鎳或金。如第1圖所示，半導體裝置100也包括源極112與汲極114形成在閘極110的相對兩側。源極112與汲極114可包括一種或一種以上的導電材料。舉例而言，源極112與汲極114包括金屬，其係選自於由鈦、鋁、鎳、及金所組成的群組。源極112與汲極114可藉由CVD、 PVD、ALD、塗佈、濺鍍、或其他適合的製程形成。在一實施例中，閘極110、源極112與汲極114形成於鈍化層118中。

應注意的是，於半導體裝置100中，藉由形成介電層116於p型摻雜氮化鎵層108與閘極110之間，可隔絕閘極110金屬與p型摻雜氮化鎵層108的接觸，進一步提供抑制閘極漏電流發生的隔離效果。在此實施例中，如第1圖所示，介電層116覆蓋整個p型摻雜氮化鎵層108，但未形成於閘極110與鈍化層118之間或延伸至鈍化層118之上表面。此外，如第1圖所示，經過微影圖案化及蝕刻製程後，p型摻雜氮化鎵層108和介電層116並未延伸於源極112與汲極114之間，且並未與源極112或汲極114接觸。

根據半導體裝置的製程步驟調整，本揭露提供之半導體裝置還可具有不同的樣態，如第2、3圖所示。在第2、3圖中，半導體裝置200、300與半導體裝置100的結構相似，其差異在於介電層216、316的配置位置與介電層116不同。然而，雖然在半導體裝置100~300中，介電層具有不同的配置，但是半導體裝置100~300都具有設置於閘極與p型摻雜氮化鎵層之間的介電層，因此都可以達到隔絕閘極金屬與p型摻雜氮化鎵接觸的目的，進一步提供抑制閘極漏電流發生的隔離效果。半導體裝置200、300與半導體裝置100在結構及製程上的差異詳述如下。

半導體裝置200與半導體裝置100的結構相似，但介電層216形成於p型摻雜氮化鎵層208與閘極210之間外，還形成於鈍化層218與閘極210之間，且延伸至鈍化層218之上表面。

相較於半導體裝置100的製程，半導體裝置200的製程在形成介電層216之前，先對p型摻雜III-V族化合物層208(此後也稱為p型摻雜氮化鎵層208)進行一微影圖案化及蝕刻製程，曝露出一部分的第二III-V族化合物層206(此後也稱為氮化鋁鎵層206)，如第2圖所示。經過微影圖案化及蝕刻製程後，p型摻雜氮化鎵層208並未延伸於源極212與汲極214之間，且並未與源極212或汲極214接觸。

接著，再形成鈍化層218於氮化鋁鎵層206上及p型摻雜氮化鎵層208上。可藉由另一微影圖案化及蝕刻製程，移除一部分的鈍化層218以形成鈍化層218的開口，藉此將一部分的p型摻雜氮化鎵層208曝露出來。開口的尺寸、形狀、及位置僅為例示，而非用以限制本揭露。

之後，介電層216可藉由合適的沉積製程順應性形成於鈍化層218的開口中及鈍化層218上。如第2圖所示，介電層216形成於p型摻雜氮化鎵層208及鈍化層218上。

最後，與半導體裝置100的製程類似地，形成210閘極於介電層216上，以及形成源極212與汲極214於閘極210的相對兩側。

應注意的是，於半導體裝置200中，藉由形成介電層216於p型摻雜氮化鎵層208與閘極210之間，可隔絕閘極210金屬與p型摻雜氮化鎵層208的接觸，進一步提供抑制閘極漏電流發生的隔離效果。在此實施例中，如第2圖所示，介電層216除了覆蓋部分的p型摻雜氮化鎵層208外，還形成於鈍化層218與閘極210之間，且延伸至鈍化層218之上表面。

半導體裝置300與半導體裝置100的結構相似，但介電層316形成於p型摻雜氮化鎵層308與閘極310之外，還形成於閘極310與鈍化層318之間。半導體裝置300與半導體裝置200的結構相似，但相較於半導體裝置200，半導體裝置300的介電層316並未延伸至鈍化層318之上表面。

相較於半導體裝置100的製程，半導體裝置300的製程在形成介電層316之前，先對p型摻雜III-V族化合物層308(此後也稱為p型摻雜氮化鎵層308)進行一微影圖案化及蝕刻製程，曝露出一部分的第二III-V族化合物層306(此後也稱為氮化鋁鎵層306)，如第3圖所示。經過微影圖案化及蝕刻製程後，p型摻雜氮化鎵層308並未延伸於源極312與汲極314之間，且並未與源極312或汲極314接觸。

接著，再形成鈍化層318於氮化鋁鎵層306上及p型摻雜氮化鎵層308上。可藉由另一微影圖案化及蝕刻製程，移除一部分的鈍化層318以形成鈍化層318的開口，藉此將一部分的p型摻雜氮化鎵層308曝露出來。開口的尺寸、形狀、及位置僅為例示，而非用以限制本揭露。

之後，介電層316可藉由合適的沉積製程順應性形成於鈍化層318的開口中及鈍化層318上。如第3圖所示，介電層316形成於p型摻雜氮化鎵層308及鈍化層318上。

與半導體裝置200的製程不同的是，半導體裝置300的製程在沉積介電層316之後，更進行一化學機械平坦化(CMP)製程，直到曝露出鈍化層318之上表面。

最後，與半導體裝置100的製程類似地，形成310 閘極於介電層316上，以及形成源極312與汲極314於閘極310的相對兩側。

應注意的是，於半導體裝置300中，藉由形成介電層316於p型摻雜氮化鎵層308與閘極310之間，可隔絕閘極310金屬與p型摻雜氮化鎵層308的接觸，進一步提供抑制閘極漏電流發生的隔離效果。在此實施例中，如第3圖所示，介電層316除了覆蓋部分的p型摻雜氮化鎵層208外，還形成於鈍化層218與閘極210之間。

本揭露一些實施例之半導體裝置100、200、300係具有以下優點。本揭露實施例之半導體裝置設置介電層於閘極與p型摻雜氮化鎵層之間，隔絕閘極金屬與p型摻雜氮化鎵層的接觸，進一步提供抑制閘極漏電流發生的隔離效果。舉例而言，本揭露實施例之半導體裝置100之介電層(如第1圖所示)覆蓋整個p型摻雜氮化鎵層。本揭露實施例之半導體裝置200之介電層(如第2圖所示)覆蓋一部分的p型摻雜氮化鎵層之外，更形成於閘極與鈍化層之間，並進一步延伸至鈍化層之上表面。本揭露實施例之半導體裝置300之介電層(如第3圖所示)覆蓋一部分的p型摻雜氮化鎵層之外，更形成於閘極與鈍化層之間。由於上述介電層隔絕p型摻雜氮化鎵層與上方閘極金屬的接觸，避免一般增強型高電子遷移率電晶體(E-mode HEMT)元件中因閘極金屬與p型氮化鎵直接接觸而形成的蕭特基接觸(schottky contact)。因此，當對本揭露之半導體裝置100~300施加正向電壓時，介電層的設置可提供抑制閘極漏電流的隔離效果，同時有效提高半導體裝置100~300的整體效能。

雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

102‧‧‧基板

104‧‧‧第一III-V族化合物層

106‧‧‧第二III-V族化合物層

108‧‧‧p型摻雜III-V族化合物層

110‧‧‧閘極

112‧‧‧源極

114‧‧‧汲極

116‧‧‧介電層

118‧‧‧鈍化層

Claims

一種半導體裝置，包括：一基板；一第一III-V族化合物層，設置於該基板上；一第二III-V族化合物層，設置於該第一III-V族化合物層上；一p型摻雜III-V族化合物層，設置於該第二III-V族化合物層上；一閘極，設置於該p型摻雜III-V族化合物層之上；一源極及一汲極，設置於該閘極的相對兩側；以及一介電層，設置於該p型摻雜III-V族化合物層與該閘極之間。
如申請專利範圍第1項所述之半導體裝置，更包括一鈍化層，設置於該第二III-V族化合物層上及一部分的該p型摻雜III-V族化合物層之上。
如申請專利範圍第2項所述之半導體裝置，其中該介電層更設置於該鈍化層與該閘極之間，並延伸至該鈍化層之上表面。
如申請專利範圍第2項所述之半導體裝置，其中該介電層更設置於該鈍化層與該閘極之間，但未延伸至該鈍化層之上表面。
如申請專利範圍第1~4項中任一項所述之半導體裝置，其中該基板包括一藍寶石基板、一矽基板、或一碳化矽基板。
如申請專利範圍第1~4項中任一項所述之半導體裝置，其中該第一III-V族化合物層包括一氮化鎵(GaN)層。
如申請專利範圍第1~4項中任一項所述之半導體裝置，其中該第二III-V族化合物層包括一氮化鋁鎵(AlxGa1-xN)層，其中0<x<1。
如申請專利範圍第1~4項中任一項所述之半導體裝置，其中該p型摻雜III-V族化合物層包括一p型摻雜氮化鎵(GaN)層。
如申請專利範圍第8項所述之半導體裝置，其中該p型摻雜氮化鎵(GaN)層係至少以鎂(Mg)、鈣(Ca)、鋅(Zn)、鈹(Be)、及碳(C)的其中之一進行摻雜，且更額外摻雜選自於由鍶(Sr)、鋇(Ba)、及鐳(Ra)所組成之群組。
如申請專利範圍第1~4項中任一項所述之半導體裝置，其中該介電層的材料包括：氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(SiON)、氧化鉭(Ta ₂O ₅)、氧化鈦(TiO ₂)、氧化鋅(ZnO ₂)、氧化鋯(ZrO ₂)、氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氮化鋁矽(AlSiN ₃)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、碳化矽(SiC)、或前述之組合。
一種半導體裝置的製造方法，包括：提供一基板；形成一第一III-V族化合物層於該基板上；形成一第二III-V族化合物層於該第一III-V族化合物層上；形成一p型摻雜III-V族化合物層於該第二III-V族化合物層上；形成一介電層於該p型摻雜III-V族化合物層上；形成一閘極於該介電層上，使該介電層位於該p型摻雜III-V族化合物層與該閘極之間；以及形成一源極及一汲極於該閘極的相對兩側。
如申請專利範圍第11項所述之半導體裝置的製造方法，更包括：在形成該閘極之前，對該p型摻雜III-V族化合物層及該介電層進行一第一微影圖案化及蝕刻製程，曝露出一部分的該第二III-V族化合物層；形成一鈍化層於該第二III-V族化合物層上及該介電層上；以及對該鈍化層進行一第二微影圖案化及蝕刻製程，曝露出一部分的該介電層。
如申請專利範圍第11項所述之半導體裝置的製造方法，更包括：在形成該介電層之前，對該p型摻雜III-V族化合物層進行一第一微影圖案化及蝕刻製程，曝露出一部分的該第二III-V族化合物層；形成一鈍化層於該第二III-V族化合物層上及該p型摻雜III-V族化合物層上；以及對該鈍化層進行一第二微影圖案化及蝕刻製程，曝露出一部分的該p型摻雜III-V族化合物層；其中該介電層係順應性形成於該p型摻雜III-V族化合物層上及該鈍化層上。
如申請專利範圍第13項所述之半導體裝置的製造方法，更包括：進行一化學機械平坦化(CMP)製程，直到曝露出該鈍化層之上表面。
如申請專利範圍第11~14項中任一項所述之半導體裝置的製造方法，其中該基板包括一藍寶石基板、一矽基板、或一碳化矽基板。
如申請專利範圍第11~14項中任一項所述之半導體裝置的製造方法，其中該第一III-V族化合物層包括一氮化鎵(GaN)層。
如申請專利範圍第11~14項中任一項所述之半導體裝置的製造方法，其中該第二III-V族化合物層包括一氮化鋁鎵(AlxGa1-xN)層，其中0<x<1。
如申請專利範圍第11~14項中任一項所述之半導體裝置的製造方法，其中該p型摻雜III-V族化合物層包括一p型摻雜氮化鎵(GaN)層。
如申請專利範圍第11~14項中任一項所述之半導體裝置的製造方法，其中該p型摻雜氮化鎵(GaN)層係至少以鎂(Mg)、鈣(Ca)、鋅(Zn)、鈹(Be)、及碳(C)的其中之一進行摻雜，且更額外摻雜選自於由鍶(Sr)、鋇(Ba)、及鐳(Ra)所組成之群組。
如申請專利範圍第11~14項中任一項所述之半導體裝置的製造方法，其中該介電層的材料包括：氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、氧化鋅(ZnO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮化鋁矽(AlSiN3)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、碳化矽(SiC)、或前述之組合。