CN112233972A - 一种氮化镓基外延结构及其制备方法 - Google Patents

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Abstract

本发明提供一种氮化镓基外延结构的制备方法，包括：提供一衬底，并对所述衬底进行预处理，在所述衬底上生长氮化铝缓冲层；在所述氮化铝缓冲层上生长AlxGa1‑xN缓冲层；在所述AlxGa1‑xN缓冲层上生长氮化镓耐压层；在所述氮化镓耐压层上生长氮化镓沟道层；在所述氮化镓沟道层上铟辅助生长AlyGa1‑yN插入层；在所述AlyGa1‑yN插入层上铟辅助生长AlzGa1‑zN势垒层；及在所述AlzGa1‑zN势垒层上生长氮化镓盖帽层。利用上述制备方法制备的氮化镓基外延结构的电子迁移率得到大幅度的提升。

Description

一种氮化镓基外延结构及其制备方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种氮化镓基外延结构及其制备方法。
背景技术
氮化镓（GaN）作为宽禁带半导体材料的代表，具有禁带宽度大、电子饱和漂移速度高、临界击穿场强高、热导率高、稳定性好、耐腐蚀、抗辐射等特点，因此氮化镓在高温、高频及大功率微波器件等领域具有很高的应用价值。另外，GaN由于具有优良的电子特性，可以和铝镓氮化合物（AlGaN）形成AlGaN/GaN异质结构，该异质结构界面由于具有较高的二维电子气（2D EG）密度，而2D EG作为HEMT器件中的导通沟道决定着GaN器件的电学性能，因此，AlGaN/GaN异质结构被誉为是微波功率器件的理想材料。因此，基于AlGaN/GaN 异质结的高电子迁移率晶体管（HEMT）在微波大功率器件方面具有非常好的应用前景。
目前，为了提高2D EG的电子迁移率，通常选择在AlGaN势垒和GaN沟道层中间插入一层AlN，用于固化截面的缺陷，提高二维电子气的横向传输速率。但是由于Al 原子结合能较大，在外延表面较难迁移，并且一般生长的AlN插入层的温度较低，导致界面质量下降且整体均匀性较差，影响射频器件的稳定性和可靠性。
发明内容
针对现有技术中的不足与缺陷，本发明提供一种氮化镓基外延结构及其制备方法，用于提高AlGaN/GaN异质结界面的2D EG的迁移率，进而提高器件的稳定性及可靠性。
为实现上述目的及其他相关目的，本发明提供一种氮化镓基外延结构的制备方法，至少包括以下步骤：
提供一衬底，并对所述衬底进行预处理；
在所述衬底上生长氮化铝缓冲层；
在所述氮化铝缓冲层上生长AlxGa1-xN缓冲层，其中AlxGa1-xN中的x为15~30%；
在所述AlxGa1-xN缓冲层上生长氮化镓耐压层；
在所述氮化镓耐压层上生长氮化镓沟道层；
在所述氮化镓沟道层上引入铟源辅助生长AlyGa1-yN插入层，其中AlyGa1-yN中的y为60~80%；
在所述AlyGa1-yN插入层上引入铟源辅助生长AlzGa1-zN势垒层，其中AlzGa1-zN中的z为20~35%；及
在所述AlzGa1-zN势垒层上生长氮化镓盖帽层。
于本发明的一实施例中，对所述衬底进行预处理包括：
对所述衬底进行退火处理，包括，控制温度为930~980 ℃，控制压力为100~200 mbar，氢气气体的流量130~160 升/分钟（L/min），退火时间8~13 min；
将所述退火处理后的衬底进行氮化处理，包括，控制温度950~1000℃，控制压力为50~80mbar，氨气气体流量1500~4000 sccm（标准毫升/分钟），氮化处理的时间为10~20秒（s）。
于本发明的一实施例中，在所述衬底上生长氮化铝缓冲层包括：
在所述衬底上生长第一氮化铝层，其生长温度由开始生长至生长结束升高80~100 ℃，其中开始生长的温度为950~1000 ℃，生长结束的温度为1050~1080 ℃，控制压力为50~80mbar，所述第一氮化铝层的厚度为5~25纳米（nm）；
在所述第一氮化铝层上生长第二氮化铝层，包括控制温度为1050~1080 ℃，控制压力50~80 mbar，所述第二氮化铝层的厚度为60~90 nm。
于本发明的一实施例中，在所述氮化铝缓冲层上生长AlxGa1-xN缓冲层包括：
控制温度为1010~1050 ℃，压力为55~85 mbar；
向反应腔内通入三甲基镓、三甲基铝及氨气，其中，三甲基镓的流量为150~200 sccm，三甲基铝的流量为400~500 sccm，氨气的流量为6500 sccm，Ⅴ/Ⅲ（第Ⅴ族元素/第Ⅲ族元素）摩尔比为200~280；
所述AlxGa1-xN缓冲层的厚度为250~350 nm，且AlxGa1-xN中的x为15~30%。
于本发明的一实施例中，在所述AlxGa1-xN缓冲层上生长氮化镓耐压层是在引入碳源外掺碳源的辅助下进行的，包括：
控制温度为1000~1050 ℃，控制压力为70~150 mbar；
向反应腔内通入乙烯、三甲基镓、氨气，其中乙烯流量为400~800 sccm，三甲基镓流量为150~300 sccm，氨气流量为30000 sccm；
所述氮化镓耐压层为碳掺杂的氮化镓，所述氮化镓耐压层的厚度为800~1300 nm。
于本发明的一实施例中，在所述氮化镓耐压层上生长的氮化镓沟道层的厚度为150~300 nm。
于本发明的一实施例中，在所述氮化镓沟道层上引入铟源辅助生长AlyGa1-yN插入层包括：
控制温度为1000~1050 ℃，控制压力为50~150 mbar；及
向反应腔内通入三甲基铟、三甲基镓、三甲基铝及氨气，其中三甲基铟的流量为40~100sccm，三甲基镓的流量为10~20 sccm，三甲基铝的流量为40~100 sccm，氨气的流量为5000~15000 sccm；
所述AlyGa1-yN插入层的厚度为1~3 nm。
于本发明的一实施例中，在所述AlyGa1-yN插入层上引入铟源辅助生长AlzGa1-zN势垒层时向反应腔内通入的三甲基镓的流量为20~80 sccm，三甲基铝的流量为40~100 sccm，三甲基铟的流量为40~100 sccm，氨气的流量为5000~15000 sccm；所述AlzGa1-zN势垒层的厚度为15~30 nm，且AlzGa1-zN中的z为20~35%。
于本发明的一实施例中，在所述AlzGa1-zN势垒层上生长的氮化镓盖帽层的厚度为1~10 nm。
本发明的第二个方面是提供一种氮化镓基外延结构，包括：
衬底；
氮化铝缓冲层，位于所述衬底上；
AlxGa1-xN缓冲层，位于所述氮化铝缓冲层上，其中AlxGa1-xN中的x为15~30%；
氮化镓耐压层，位于所述AlxGa1-xN缓冲层上；
氮化镓沟道层，位于所述氮化镓耐压层上；
AlyGa1-yN插入层，位于所述氮化镓沟道层上，其中AlyGa1-yN中的y为60~80%；
AlzGa1-zN势垒层，位于所述AlyGa1-yN插入层上，其中AlzGa1-zN中的z为20~35%；及
氮化镓盖帽层，位于所述AlzGa1-zN势垒层上。
如上所述，本发明提供一种氮化镓基外延结构的制备方法，在衬底上生长氮化铝缓冲层即可为后续外延生长提供晶核，又能缓解衬底与氮化镓层之间的晶格失配大，引入AlxGa1-xN缓冲层进一步缓解氮化铝与氮化镓层之间的晶格失配，在AlxGa1-xN缓冲层上生长碳掺杂氮化镓耐压层，可获得一层高阻耐压层，可减小电流泄露，提高器件的耐压特性和输出特性；在AlyGa1-yN插入层及AlzGa1-zN势垒层生长过程中引入铟源，利用铟原子表面活性作用，可加快铝原子的横向迁移速率，可提高AlyGa1-yN插入层及AlxGa1-xN势垒层原子分布的均匀性，提高晶体质量，改善界面性能；另外还通过对衬底进行氮化处理使衬底表面形成SiNX薄膜，阻止Al原子向衬底中扩散，减少射频器件的损耗。利用上述制备方法生长的氮化镓基外延结构晶体质量较好，AlGaN/GaN 异质结界面的2D EG的迁移率得到提高，用于射频器件中，可提高射频器件的电学性能。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1显示为本发明中氮化镓基外延结构的制备方法的流程图。
图2显示为图1中的衬底预处理过程的流程图。
图3显示为图1中氮化铝缓冲层的制备流程图。
图4显示为本发明中氮化镓基外延结构的结构示意图。
图5显示为图4中氮化铝缓冲层的结构示意图。
图6显示为采用本发明的制备方法制备的氮化镓基外延结构利用非接触式霍尔效应测试仪测试电子迁移率的位置标记图。
图7显示为采用本发明的制备方法制备的氮化镓基外延结构利用非接触式霍尔效应测试仪测试电子浓度的位置标记图。
图8显示为采用本发明的制备方法制备的氮化镓基外延结构利用非接触式霍尔效应测试仪测试的方阻图。
附图标记
1、Si衬底；2、AlN缓冲层；21、第一AlN层；22、第二AlN层；3、AlxGa1-xN缓冲层；4、GaN耐压层；5、GaN沟道层；6、AlyGa1-yN插入层；7、AlzGa1-zN势垒层；8、GaN盖帽层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。还应当理解，本发明实施例中使用的术语是为了描述特定的具体实施方案，而不是为了限制本发明的保护范围。下列实施例中未注明具体条件的试验方法，通常按照常规条件，或者按照各制造商所建议的条件。
当实施例给出数值范围时，应理解，除非本发明另有说明，每个数值范围的两个端点以及两个端点之间任何一个数值均可选用。除非另外定义，本发明中使用的所有技术和科学术语与本技术领域的技术人员对现有技术的掌握及本发明的记载，还可以使用与本发明实施例中所述的方法、设备、材料相似或等同的现有技术的任何方法、设备和材料来实现本发明。
本发明提供一种氮化镓基外延结构的制备方法，可提高AlGaN/GaN异质结界面的2D EG的迁移率，减少材料的漏电，提高器件的可靠性。
本发明提供一种氮化镓基外延结构的制备方法，可在金属有机物化学气相沉积（MOCVD）设备中进行，以三甲基铝（TMAl）、 三甲基镓（TMGa）、三甲基铟（TMIn）氨气（NH3）及乙烯（C2H4）分别作为铝（Al）源、镓（Ga）源、铟（In）源、氮（N）源及碳（C）源，以氢气（H2）、氮气（N2）或两者的混合气作为载气。
请参见附图1至图5，本发明提供一种氮化镓基外延结构的制备方法，至少包括以下步骤：
S1、提供一衬底，并对衬底进行预处理；
S2、在衬底上生长氮化铝（AlN）缓冲层2；
S3、在AlN缓冲层2上生长AlxGa1-xN缓冲层3，其中AlxGa1-xN中的x为15%~30%；
S4、在AlxGa1-xN缓冲层3上生长氮化镓（GaN）耐压层4；
S5、在GaN耐压层4上生长GaN沟道层5；
S6、在GaN沟道层5上引入铟（In）源辅助生长AlyGa1-yN插入层6；
S7、在AlyGa1-yN插入层6上引入In源辅助生长AlzGa1-zN势垒层7，且AlzGa1-zN中的z为20%~35%；及
S8、在AlzGa1-zN势垒层7上生长GaN盖帽层8。
请参阅图1、图2和图4，步骤S1中的衬底可选择碳化硅（SiC）衬底、硅（Si）衬底、蓝宝石等，本实施例中选择Si衬底1，对衬底进行预处理具体包括：
S11、对衬底进行退火处理；
S12、将退火处理后的衬底进行氮化处理。
请参阅图1、图2和图4，步骤S11、对衬底进行退火处理的目的是去除衬底表面的脏污和氧化层，提升衬底表面的平整度。在本实施例中，对Si衬底1进行退火处理是在纯H2气氛下进行的，将Si衬底1放入MOCVD设备的反应腔内，控制退火温度为930~980 ℃，反应腔的压力为100~200 mbar，通入的H2气体流量为130~160 L/min，退火时间为8~13 min，例如退火时间可选择8、10、13 min，以上参数所给范围内任一数值均可选取，在此参数范围内可去除Si衬底1表面的脏污和氧化层，提升Si衬底1表面平整度，又不会影响后续晶体的生长。
请参阅图1、图2和图4，步骤S12、将退火处理后的衬底进行氮化处理，即退火完成后，向反应腔内通入NH3，在衬底表面形成钝化层，阻止Al原子扩散进入衬底表面形成P型导电层，减轻射频器件层的损耗。本实施例中，对Si衬底1进行氮化处理是在H2气氛下进行的，调节反应腔的温度至950~1000 ℃，控制压力为50~80 mbar，向反应腔内通入NH3，NH3的气体流量为1500~4000 sccm，例如，NH3的气体流量可选择1500 sccm、3000 sccm、4000 sccm，氮化时间为10~20 s，氮化时间可为10 s、15 s、20 s，氮化处理后在Si衬底表面形成SiNX薄膜，SiNx薄膜的厚度为1~3 nm，SiNx薄膜阻止Al原子扩散进入衬底表面形成P型导电层，减轻射频器件层的损耗。以上参数所给范围内的任一数值均可达到钝化Si衬底1的目的，也不会影响后续晶体的生长。
在其他实施例中，防止Al原子扩散到Si衬底造成射频器件损耗的方法还可通过离子注入的方法在Si衬底1表面形成N型Si界面层，可以与后续生长过程中Al原子扩散到Si表面形成的P型层进行电中和形成半绝缘层，从而降低因界面电子产生的射频损耗。
请参阅附图1、图3、图4和图5，具体地，步骤S2在衬底上生长AlN缓冲层2包括以下步骤：
S21、在衬底上生长第一AlN层21；
S22、在第一AlN层21上生长第二AlN层22。
请参阅附图1、图3、图4和图5，具体地，步骤S21，在Si衬底1上生长第一AlN层21是采取变温生长的方式，即控制反应腔的温度由开始生长第一AlN层21至第一AlN层21生长结束升高80~100 ℃，其中第一AlN层21开始生长的温度为950~1000 ℃，第一AlN层21生长结束的温度为1050~1080 ℃，第一AlN层21生长时间为2~4 min，该阶段反应腔的压力为50~80mbar。在一实施例中，第一AlN层21的生长阶段，NH3流量为2000~4000 sccm，例如2000、3000、4000 sccm，TMAl流量为200~270 sccm，例如200、235、270 sccm，第一AlN层21的厚度为5~25 nm，可选择5、15、25 nm。以上参数所给范围内的任一数值均可选择。第一AlN层21选择变温生长的方式，生长温度逐渐由低温向高温过渡，有利于A1N生长由三维向二维过渡，表面粗糙化向平整化转变，使位错截止向上贯穿，从而降低后续向上外延层的位错密度，同时也有利于应力的逐步释放缓解。
请参阅附图1、图3、图4和图5，具体地，步骤S22、在第一AlN层21上生长第二AlN层22采取恒温生长的方式，生长温度为第一AlN层21生长结束的温度1050~1080 ℃，生长压力保持不变。此阶段NH3的流量为15000~20000 sccm，TMAl流量200~270 sccm，第二AlN层22的生长速率为2~8 nm/min，厚度为60~90 nm，例如60、80、90 nm。以上参数所给范围内的任一数值均可选择。第二AlN层22的恒温生长，在高温下，A1原子的表面迁移能力较强，实现快速的二维生长，可获得低位错密度，无裂纹和表面平整的A1N外延层。
请参阅附图1和图4，步骤S3、在AlN缓冲层2上生长AlxGa1-xN缓冲层3，此阶段是在纯H2气氛下进行的，具体包括：控制反应温度为1010~1050 ℃，反应压力为55~85 mbar；向反应腔内通入TMGa、TMAl、NH3，TMGa的流量为150~200 sccm，TMAl的流量400~500 sccm，NH3的流量为6500 sccm，Ⅴ/Ⅲ摩尔比控制在200~280；此阶段AlxGa1-xN缓冲层的生长速率为25~35 nm/min，厚度为250~350 nm，且AlxGa1-xN中的x为15~30%。上述参数所给的取值范围内的任一数值均可选取，AlxGa1-xN的晶格上述介于AlN与GaN之间， AlxGa1-xN作为缓冲层可缓解AlN与GaN之间的晶格失配，有利于应力的逐步释放。
请参阅图1和图4，步骤S4、在AlxGa1-xN缓冲层3上生长GaN耐压层4，是在引入碳源的辅助下进行的，此阶段是在H2气氛下进行的，具体包括：控制生长温度为1000~1050 ℃，控制压力为70~150 mbar；向反应腔内通入C2H4、TMGa、NH3，其中C2H4流量为400~800 sccm，例如可选择400、600、800 sccm，TMGa流量为150~300 sccm，NH3流量为30000 sccm；此生长阶段GaN耐压层4的生长速率为30~45 nm，获得的GaN耐压层4是C掺杂GaN，GaN耐压层4的厚度为800~1300 nm。上述参数所给的取值范围内的任一数值均可选取，此阶段由于C原子的掺杂，得到高阻GaN耐压层4。
请参阅图1和图4，步骤S5、在GaN耐压层4上生长GaN沟道层5，此阶段是在H2气氛下进行的，其生长温度为 1020~1070 ℃，压力为150~300 mbar，该阶段GaN沟道层5的生长速率为15~25 nm/min，GaN沟道层5厚度为150~300 nm。
请参阅图1和图4，步骤S6、在GaN沟道层5上引入In辅助生长AlyGa1-yN插入层6是在N2/H2的混合气氛下进行的，具体包括：控制生长温度为1000~1050 ℃，生长压力为50~150mbar；通入TMIn、TMGa、TMAl、NH3，其中TMIn的流量为40~100 sccm，例如可选择60、80 sccm，TMGa的流量为10~20 sccm，TMAl流量为40~100 sccm，NH3流量为5000~15000 sccm，AlyGa1-yN插入层的厚度为1~3 nm。此生长阶段由于TMIn有表面活化的作用，能辅助Al原子迁移，使原子分布更均匀。
请参阅图1和图4，步骤S7、在AlyGa1-yN插入层上引入铟源辅助生长AlzGa1-zN势垒层7，且AlzGa1-zN中的z为20~35%，是在N2/H2的混合气氛下进行的，具体包括：控制生长温度为1000~1050 ℃，压力为50~150 mbar；通入TMGa、TMAl、TMIn、NH3，其中TMGa的流量为20~80sccm，TMAl的流量为40~100 sccm，TMIn的流量为40~100 sccm，NH3的流量为5000~15000sccm；本实施例中，AlzGa1-zN势垒层7的厚度为15~30 nm，且AlzGa1-zN中的z为20~35%。此生长阶段由于TMIn有表面活化的作用，能辅助Al原子迁移，使原子分布更均匀。
请参阅图1和图4，步骤S8、在AlzGa1-zN势垒层7上生长GaN盖帽层8，其生长温度为1000~1050 ℃，压力为50~150 mbar，TMGa流量20~80 sccm，NH3流量5000~15000 sccm，此阶段GaN的生长速率为1~5 nm/min，GaN盖帽层8的厚度为1~10 nm。GaN盖帽层8可对AzGa1-zN势垒层7的应力进行一定程度的弛豫。
上述氮化镓基外延结构生长结束，需对反应腔降温，在一些实施例中，采取N2气氛下降温，降温速率为40~45 ℃/min。
参见附图4和图5，本发明还公开一种氮化镓基外延结构，包括：
衬底；
AlN缓冲层2，位于衬底上；
AlxGa1-xN缓冲层3，且AlxGa1-xN中的x为15%~30%，位于AlN缓冲层2上；
GaN耐压层4，位于AlxGa1-xN缓冲层3上；
GaN沟道层5，位于GaN耐压层4上；
AlyGa1-yN插入层6，其中AlyGa1-yN中的y为60~80%，位于GaN沟道层5上；
AlzGa1-zN势垒层7，AlzGa1-zN中的z为20~35%，AlyGa1-yN插入层6上；及
GaN盖帽层8，位于AlzGa1-zN势垒层7上。
其中，衬底可为SiC衬底、Si衬底、蓝宝石等，在一实施例中，衬底选择Si衬底1，Si衬底1上有1~3 nm厚的无定型SiNx层。
参见附图4和图5，在一实施例中，AlN缓冲层2的包括第一AlN层21及第二AlN层22，第一AlN层21位于Si衬底1上，第一AlN层21的厚度为5~25 nm，例如5 nm、15 nm、25 nm；第二AlN层22位于第一AlN层21上，第二AlN层22的厚度为60~90 nm，例如60 nm、75 nm、90 nm。
参见附图4，在一实施例中，AlxGa1-xN缓冲层3的厚度为250~350 nm，例如300 nm，AlxGa1-xN缓冲层3中Al组分的含量 x为15~30%。
参见附图4，在一实施例中，GaN耐压层4为C掺杂GaN，GaN耐压层4的厚度为800~1300 nm，例如800 nm、1000 nm、1200 nm、1300 nm。
参见附图4，在一实施例中，GaN沟道层5的厚度为150~300 nm，例如150 nm、250nm、300 nm。
参见附图4，在一实施例中，AlyGa1-yN插入层6的厚度为1~3 nm，例如为2 nm，其中AlyGa1-yN缓冲层6中Al组分的摩尔比为60~80%，AlyGa1-yN插入层6是在In辅助下生长的。
参见附图4，在一实施例中， AlzGa1-zN势垒层7的厚度为15~30 nm，例如25 nm，AlzGa1-zN势垒层7中Al元素的摩尔比为20~35%。
参见附图4，在一实施例中，GaN盖帽层8的厚度为1~10 nm，例如6 nm。
在一实施例中，采用本发明的制备方法在6英寸的Si衬底上制备氮化镓基外延结构，并利用非接触式霍尔效应测试仪测试其不同位置的电子迁移率、电子浓度及方阻，参见图6至图8。
图6显示为测试氮化镓基外延结构的二维电子气迁移率的位置标记图，测试时沿着晶圆的x1轴方向和y1轴方向各取四个点，x1轴与y1轴的交汇处取一点，各个点的电子迁移率的测试结果参见表1，从表1中可以看出电子迁移率的最小值可达2386 cm2/（v·s），最大值可达2865 cm2/（v·s），其平均值可高达2667cm2/（v·s），各个位置的电子迁移率相差不大，说明氮化镓基外延结构的质量比较均匀。
图7显示为测试氮化镓基外延结构的二维电子气浓度的位置标记图，测试时沿着晶圆的x2轴方向和y2轴方向各取四个点，x2轴与y2轴的交汇处取一点，各个点的电子浓度的测试结果参见表2，从表2中可以看出电子浓度最大可达（1.27*10^13）cm-2，最小为（0.998*10^13）cm-2，平均值为（1.14*10^13）cm -2，各个位置的电子浓度相差不大，说明氮化镓基外延结构的质量比较均匀。
图8显示为氮化镓基外延结构不同位置的方阻图，其中方阻最小为249.89 Ω，最大为282.53 Ω，平均值为266.5 Ω，从图中可看出氮化镓基外延结构不同位置的方阻相差不大，说明材料的表面的原子分布更加均匀。
Figure DEST_PATH_IMAGE001
Figure DEST_PATH_IMAGE002
上述测试结果表明，采用本发明的制备方法制备的氮化镓基外延结构的晶体质量得到改善，其二维电子气迁移率得到了大幅度的提升。
综上所述，本发明提供一种氮化镓基外延结构的制备方法，在AlyGa1-yN插入层及AlzGa1-zN势垒层的生长过程中引入TMIn辅助源，利用In原子的表面活性，加快Al原子的横向迁移率，使表面原子分布更均匀，采用上述制备方法制备的氮化镓基外延结构中AlGaN势垒层保持低的Al组分，但是AlGaN/GaN界面的2D EG的迁移率得到了大的提高，改善射频器件的电学性能，提高其稳定性和可靠性。所以，本发明有效克服了现有技术中的一些实际问题从而有很高的利用价值和使用意义。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (10)

1.一种氮化镓基外延结构的制备方法，其特征在于，至少包括以下步骤：
提供一衬底，并对所述衬底进行预处理；
在所述衬底上生长氮化铝缓冲层；
在所述氮化铝缓冲层上生长AlxGa1-xN缓冲层，其中AlxGa1-xN中的x为15~30%；
在所述AlxGa1-xN缓冲层上生长氮化镓耐压层；
在所述氮化镓耐压层上生长氮化镓沟道层；
在所述氮化镓沟道层上引入铟源辅助生长AlyGa1-yN插入层，其中AlyGa1-yN中的y为60~80%；
在所述AlyGa1-yN插入层上引入铟源辅助生长AlzGa1-zN势垒层，其中AlzGa1-zN中的z为20~35%；及
在所述AlzGa1-zN势垒层上生长氮化镓盖帽层。
2.根据权利要求1所述的氮化镓基外延结构的制备方法，其特征在于，对所述衬底进行预处理包括：
对所述衬底进行退火处理，包括，控制温度为930~980 ℃，控制压力为100~200 mbar，氢气气体的流量130~160升/分钟，退火时间8~13分钟；
对所述退火处理后的衬底进行氮化处理，包括，控制温度950~1000 ℃，控制压力为50~80 mbar，氨气气体流量1500~4000 sccm，氮化处理的时间为10~20秒。
3.根据权利要求1所述氮化镓基外延结构的制备方法，其特征在于，在所述衬底上生长氮化铝缓冲层包括：
在所述衬底上生长第一氮化铝层，包括控制生长温度由开始生长至生长结束升高80~100 ℃，其中开始生长的温度为950~1000 ℃，生长结束的温度为1050~1080 ℃，控制压力为50~80 mbar，所述第一氮化铝层的厚度为5~25纳米；
在所述第一氮化铝层上生长第二氮化铝层，包括控制温度为1050~1080 ℃，控制压力为50~80 mbar，所述第二氮化铝层的厚度为60~90纳米。
4.根据权利要求1所述的氮化镓基外延结构的制备方法，其特征在于，在所述氮化铝缓冲层上生长AlxGa1-xN缓冲层包括：
控制温度为1010~1050 ℃，压力为55~85 mbar；
向反应腔内通入三甲基镓、三甲基铝及氨气，其中，三甲基镓的流量为150~200 sccm，三甲基铝的流量为400~500 sccm，氨气的流量为6500 sccm，Ⅴ/Ⅲ 摩尔比为200~280；
所述AlxGa1-xN缓冲层的厚度为250~350纳米，且AlxGa1-xN中的x为15~30%。
5.根据权利要求1所述的氮化镓基外延结构的制备方法，其特征在于，在所述AlxGa1-xN缓冲层上生长氮化镓耐压层是在引入碳源的辅助下进行的，包括：
控制温度为1000~1050 ℃，控制压力为70~150 mbar；
向反应腔内通入乙烯、三甲基镓、氨气，其中乙烯流量为400~800 sccm，三甲基镓流量为150~300 sccm，氨气流量为30000 sccm；
所述氮化镓耐压层为碳掺杂的氮化镓，所述氮化镓耐压层的厚度为800~1300纳米。
6.根据权利要求1所述的氮化镓基外延结构的制备方法，其特征在于，在所述氮化镓耐压层上生长的氮化镓沟道层的厚度为150~300纳米。
7.根据权利要求1所述的氮化镓基外延结构的制备方法，其特征在于，在所述氮化镓沟道层上引入铟源辅助生长AlyGa1-yN插入层包括：
控制温度为1000~1050 ℃，控制压力为50~150 mbar；及
向反应腔内通入三甲基铟、三甲基镓、三甲基铝及氨气，其中三甲基铟的流量为40~100sccm，三甲基镓的流量为10~20 sccm，三甲基铝的流量为40~100 sccm，氨气的流量为5000~15000 sccm；
所述AlyGa1-yN插入层的厚度为1~3纳米。
8.根据权利要求1所述的氮化镓基外延结构的制备方法，其特征在于，在所述AlyGa1-yN插入层上引入铟源辅助生长AlzGa1-zN势垒层时向反应腔内通入的三甲基镓的流量为20~80sccm，三甲基铝的流量为40~100 sccm，三甲基铟的流量为40~100 sccm，氨气的流量为5000~15000 sccm；所述AlzGa1-zN势垒层的厚度为15~30纳米，且AlzGa1-zN中的z为20~35%。
9.根据权利要求1所述的氮化镓基外延结构的制备方法，其特征在于，在所述AlzGa1-zN势垒层上生长的氮化镓盖帽层的厚度为1~10纳米。
10.一种基于权利要求1~9任一所述的制备方法制备的外延结构，其特征在于，包括：
衬底；
氮化铝缓冲层，位于所述衬底上；
AlxGa1-xN缓冲层，位于所述氮化铝缓冲层上，其中AlxGa1-xN中的x为15~30%；
氮化镓耐压层，位于所述AlxGa1-xN缓冲层上；
氮化镓沟道层，位于所述氮化镓耐压层上；
AlyGa1-yN插入层，位于所述氮化镓沟道层上，其中AlyGa1-yN中的y为60~80%；
AlzGa1-zN势垒层，位于所述AlyGa1-yN插入层上，其中AlzGa1-zN中的z为20~35%；及
氮化镓盖帽层，位于所述AlzGa1-zN势垒层上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023646A (zh) * 2022-01-05 2022-02-08 季华实验室 一种高阻值GaN基HEMT器件及其制备方法
CN114759082A (zh) * 2022-06-13 2022-07-15 江西兆驰半导体有限公司 一种氮化镓基高电子迁移率晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214515A (ja) * 2006-02-13 2007-08-23 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体構造
CN101114594A (zh) * 2007-08-28 2008-01-30 中国电子科技集团公司第十三研究所 利用铟掺杂提高氮化镓基晶体管材料与器件性能的方法
CN101515617A (zh) * 2009-03-31 2009-08-26 西安电子科技大学 AlGaN基SiC衬底的紫外LED器件及制作方法
CN107680998A (zh) * 2017-10-24 2018-02-09 江苏华功半导体有限公司 一种GaN基p型栅HFET器件及其制备方法
CN111933706A (zh) * 2020-06-16 2020-11-13 华南理工大学 一种基于导电凝胶的GaN基HEMT传感器及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214515A (ja) * 2006-02-13 2007-08-23 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体構造
CN101114594A (zh) * 2007-08-28 2008-01-30 中国电子科技集团公司第十三研究所 利用铟掺杂提高氮化镓基晶体管材料与器件性能的方法
CN101515617A (zh) * 2009-03-31 2009-08-26 西安电子科技大学 AlGaN基SiC衬底的紫外LED器件及制作方法
CN107680998A (zh) * 2017-10-24 2018-02-09 江苏华功半导体有限公司 一种GaN基p型栅HFET器件及其制备方法
CN111933706A (zh) * 2020-06-16 2020-11-13 华南理工大学 一种基于导电凝胶的GaN基HEMT传感器及其制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023646A (zh) * 2022-01-05 2022-02-08 季华实验室 一种高阻值GaN基HEMT器件及其制备方法
CN114759082A (zh) * 2022-06-13 2022-07-15 江西兆驰半导体有限公司 一种氮化镓基高电子迁移率晶体管及其制备方法
CN114759082B (zh) * 2022-06-13 2022-09-13 江西兆驰半导体有限公司 一种氮化镓基高电子迁移率晶体管及其制备方法

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