CN114759082A - 一种氮化镓基高电子迁移率晶体管及其制备方法 - Google Patents
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Abstract
本发明公开了一种氮化镓基高电子迁移率晶体管及其制备方法，该氮化镓基高电子迁移率晶体管包括硅衬底，还包括：依次层叠于硅衬底之上的位错阻断层、GaN高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层；其中，位错阻断层包括n层层叠设置的位错阻断子层，位错阻断子层包括SiC层以及设于SiC层之上的AlxGa1‑ xN层，本发明能够解决现有技术中硅衬底与氮化镓薄膜设有传统的缓冲层，氮化镓薄膜晶体质量改善幅度有限，存在大量的位错和缺陷，影响氮化镓基高电子迁移率晶体管的性能的技术问题。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种氮化镓基高电子迁移率晶体管及其制备方法。
背景技术
随着半导体技术的不断发展，高电子迁移率晶体管（High electron mobilitytransistor, HEMT）是场效应晶体管的一种，其使用两种具有不同能隙的材料形成异质结，为载流子提供沟道，而氮化镓（GaN）基高电子迁移率晶体管则凭借其良好的高频特性吸引了大量关注，因此，氮化镓基高电子迁移率晶体管可以在极高频下工作，被广泛应用于移动电话、卫星电视及雷达领域中。
目前比较常见的氮化镓基高电子迁移率晶体管通常采用单晶硅作为生长氮化镓的衬底材料，由于单晶硅的尺寸大、晶体质量高、导热较好、硬度小、加工工艺成熟、易于实现集成及价格低廉等优点，作为衬底材料可以显著降低成本，但是，宽禁带氮化镓单晶薄膜在硅衬底上生长时，晶格常数和热膨胀系数都存在较大的失配，因此，一般会生长传统的缓冲层在衬底与氮化镓薄膜之间起到缓冲作用，传统的缓冲层一般为AlN薄膜层、AlGaN薄膜层及GaN薄膜层。尽管硅衬底与氮化镓薄膜之间有传统的缓冲层过渡，但最终生长得到的氮化镓薄膜的晶体质量虽有提升，但是改善幅度有限，氮化镓薄膜还是存在大量的位错和缺陷，甚至出现高密度的裂纹，进而影响氮化镓基高电子迁移率晶体管的质量，降低氮化镓基高电子迁移率晶体管击穿电压，减小电子迁移率，影响氮化镓基高电子迁移率晶体管的性能。
因此，现有的氮化镓基高电子迁移率晶体管普遍存在硅衬底与氮化镓薄膜设有传统的缓冲层，氮化镓薄膜晶体质量改善幅度有限，存在大量的位错和缺陷，影响氮化镓基高电子迁移率晶体管的性能的技术问题。
发明内容
针对现有技术的不足，本发明的目的在于提供一种氮化镓基高电子迁移率晶体管及其制备方法，旨在解决现有技术中硅衬底与氮化镓薄膜设有传统的缓冲层，氮化镓薄膜晶体质量改善幅度有限，存在大量的位错和缺陷，影响氮化镓基高电子迁移率晶体管的性能的技术问题。
本发明的一方面在于提供一种氮化镓基高电子迁移率晶体管，包括硅衬底，所述氮化镓基高电子迁移率晶体管还包括：
依次层叠于所述硅衬底之上的位错阻断层、GaN高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层；
其中，所述位错阻断层包括n层层叠设置的位错阻断子层，所述位错阻断子层包括SiC层以及设于所述SiC层之上的AlxGa1-xN层，所述位错阻断层自靠近所述硅衬底的一侧至远离所述硅衬底的一侧分别为第一层位错阻断子层至第n层位错阻断子层，所述第一层位错阻断子层的生长温度为第一预设温度，第二层位错阻断子层至所述第n层位错阻断子层的生长温度为第二预设温度，所述第一预设温度低于所述第二预设温度。
与现有技术相比，本发明的有益效果在于：通过本发明提供的一种氮化镓基高电子迁移率晶体管，在硅衬底与GaN高阻层之间设有位错阻断层，位错阻断子层包括SiC层以及设于SiC层之上的AlxGa1-xN层，SiC层与AlxGa1-xN层热失配介于硅衬底与氮化镓薄膜之间，能缓解硅衬底与氮化镓薄膜的热失配，提高氮化镓薄膜的晶体质量，同时，SiC层与AlxGa1- xN层交替层叠将形成的超晶格结构，能阻断晶格失配和热失配产生的位错和应力延伸，缓解位错和应力的积累，能有效改善氮化镓薄膜的晶体质量，提升器件的性能，除此之外，位错阻断层自靠近硅衬底的一侧至远离硅衬底的一侧分别为第一层位错阻断子层至第n层位错阻断子层，第一层位错阻断子层的生长温度为第一预设温度，第二层位错阻断子层至第n层位错阻断子层的生长温度为第二预设温度，第一预设温度低于第二预设温度，设置低高温生长位错阻断层，以形成晶体质量更优异的位错阻断层，从而提高氮化镓薄膜的晶体质量，减少缺陷和位错的产生，避免直接高温生长升温幅度过大导致位错阻断层与硅衬底之间的热失配带来位错的产生，造成位错晶体质量变差。相比于在传统的缓冲层上直接生长氮化镓薄膜，位错阻断层将会大幅改善硅衬底于氮化镓薄膜之间的热失配及晶格失配，利于后续氮化镓薄膜的生长，提高后续氮化镓薄膜的晶体质量，减少缺陷和位错的产生，从而提高氮化镓基高电子迁移率晶体管的性能，从而解决了硅衬底与氮化镓薄膜设有传统的缓冲层，氮化镓薄膜晶体质量改善幅度有限，存在大量的位错和缺陷，影响氮化镓基高电子迁移率晶体管的性能的技术问题。
根据上述技术方案的一方面，所述第一预设温度为900-1000℃，所述第二预设温度为1050-1200℃。
根据上述技术方案的一方面，所述位错阻断层的厚度为1-4μm，所述位错阻断子层的厚度为0.1-1μm。
根据上述技术方案的一方面，所述SiC层的厚度与所述AlxGa1-xN层的厚度之比为1：1.5-1：3。
根据上述技术方案的一方面，所述AlxGa1-xN层的Al的组分占比x为0-1。
根据上述技术方案的一方面，所述周期n为3-20。
根据上述技术方案的一方面，所述GaN高阻层的厚度为1-3μm，所述GaN沟道层的厚度为40-250nm，所述GaN帽层的厚度为5-25nm。
根据上述技术方案的一方面，所述AlN插入层的厚度为0.5-6nm，所述AlGaN势垒层的厚度为5-40nm。
本发明的另一方面在于提供一种氮化镓基高电子迁移率晶体管的制备方法，所述制备方法用于制备任一上述技术所述的氮化镓基高电子迁移率晶体管，所述制备方法包括：
提供一硅衬底；
在所述硅衬底之上生长位错阻断层，其中，所述位错阻断层包括n层层叠设置的位错阻断子层，所述位错阻断子层包括SiC层以及生长于所述SiC层之上的AlxGa1-xN层，在所述硅衬底之上以第一预设温度生长第一层位错阻断子层，在所述第一层位错阻断子层之上以第二预设温度依次生长第二层位错阻断子层至第n层位错阻断子层，所述第一预设温度低于所述第二预设温度；
在所述位错阻断层上依次生长GaN高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层。
进一步说明，所述位错阻断层生长步骤包括：
将温度调节至第一预设温度为900-1000℃，压力设置至100-300Torr，在所述硅衬底上生长SiC层，保持温度压力不变，继续生长AlxGa1-xN层，形成第一层位错阻断子层；
将温度调节至第二预设温度为1050-1200℃，压力设置至100-300Torr，在所述第一层位错阻断子层上依次交替生长SiC层和AlxGa1-xN层，形成第二层位错阻断子层至第n层位错阻断子层。
附图说明
图1为本发明第一实施例中的氮化镓基高电子迁移率晶体管的结构示意图；
图2为本发明第八实施例中的氮化镓基高电子迁移率晶体管的制备方法的流程图；
附图标记说明：
硅衬底100、位错阻断层200、第一层位错阻断子层210、第二层位错阻断子层220、第n层位错阻断子层2n0、GaN高阻层300、GaN沟道层400、AlN插入层500、AlGaN势垒层600、GaN帽层700；
以下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
实施例一
请参阅图1，所示为本发明第一实施例提供的一种氮化镓基高电子迁移率晶体管，该氮化镓基高电子迁移率晶体管包括硅衬底100；其中，采用硅材质作为衬底，其导热性好、可实现大尺寸的外延生长、晶体质量高、易于实现集成及价格低廉等优点，具有极大的市场竞争力。
硅衬底100上依次层叠位错阻断层200、GaN高阻层300、GaN沟道层400、AlN插入层500、AlGaN势垒层600以及GaN帽层700。其中，位错阻断层200用于减缓硅衬底100与氮化镓薄膜之间的晶格失配和热失配，提高氮化镓薄膜的晶体质量，以提高氮化镓基高电子迁移率晶体管的性能。该位错阻断层200包括n层层叠设置的位错阻断子层，该位错阻断子层包括SiC层以及设于SiC层之上的AlxGa1-xN层，其中，硅衬底100的热膨胀系数约为2.59×10- 6K-1，氮化镓薄膜的热膨胀系数约为5.59×10-6K-1，热膨胀系数为单位温度变化所导致的长度量值的变化，因此氮化镓薄膜与硅衬底100之间存在较大的热失配，在温度变化过程中，硅衬底100所变化的长度比氮化镓薄膜少，因此，在硅衬底100上直接生长氮化镓薄膜，在升降温过程中较大的热失配将会产生大量的缺陷和位错，降低氮化镓薄膜的晶体质量，甚至出现裂纹，影响性能。而SiC层的热膨胀系数约为4.20×10-6K-1，AlxGa1-xN层的热膨胀系数取决于Al占比x的大小，约为4.20×10-6K-1-5.59×10-6K-1，因此，SiC层与AlxGa1-xN层的热膨胀系数介于硅衬底100与氮化镓薄膜之间，在升降温过程中能有效地起到缓冲作用，减缓硅衬底100与氮化镓薄膜的热失配，提高氮化镓薄膜的晶体质量，减少裂纹的产生，从而提高氮化镓基高电子迁移率晶体管的性能。
另外，硅衬底100的晶格常数约为0.3839，氮化镓薄膜的晶格常数约为0.3189，两者晶格失配度高达21%，其中，晶格失配，即当在某种单晶衬底上生长另一种物质的单晶层时，由于这两种物质的晶格常数不同，会在生长界面附近产生应力，进而产生晶体缺陷。在硅衬底100上直接生长氮化镓薄膜，晶格失配将产生大量的缺陷和位错，缺陷和位错将会延伸至整个氮化基高电子迁移率晶体管中，从而影响氮化基高电子迁移率晶体管的各项性能。而，SiC层的晶格常数约为0.3081，AlxGa1-xN层的晶格常数取决于Al占比x的大小，约为0.3112-0.3189，位错阻断层200虽然与硅衬底100之间的晶格失配也高达21%，会在位错阻断层200中产生缺陷和位错，但是由于设有n层位错阻断子层，即n个周期交替层叠的SiC层与AlxGa1-xN层，将会形成超晶格结构，能有效地将缺陷和位错抑制在位错阻断层200中，阻断其延伸至后续的氮化镓薄膜中，另外，氮化镓薄膜与位错阻断层200之间的晶格失配低于3.5%，利于氮化镓薄膜的生长，因此，位错阻断层200将会缓解硅衬底100于氮化镓薄膜之间晶格失配，在更小的晶格失配度下生长的氮化镓薄膜，晶体质量更优异，减少缺陷及位错的产生。
其中，AlxGa1-xN层中Al的组分占比x为0-1，在本实例中x为0.15，以使SiC层与AlxGa1-xN层的晶格失配较少，位错阻断层200包括n层位错阻断子层，即n个周期交替层叠的SiC层与AlxGa1-xN层，交替层叠形成的超晶格结构会将缺陷和位错阻断至位错阻断层200内，即SiC层与AlxGa1-xN层由于晶格常数不同及材质属性的不同，在交替层叠时，SiC层会产生压应力，而AlxGa1-xN层会产生拉应力，如此交替层叠，将会有效的缓解位错阻断层200的应力积累，减少位错和缺陷的产生及延伸，缓解硅衬底100与位错阻断层200之间的晶格失配所造成的位错及缺陷，提升位错阻断层200的晶体质量。
另外，位错阻断层200自靠近硅衬底100的一侧至远离硅衬底100的一侧分别为第一层位错阻断子层210至第n层位错阻断子层2n0，第一层位错阻断子层210的生长温度为第一预设温度，第二层位错阻断子层220至第n层位错阻断子层2n0的生长温度为第二预设温度，第一预设温度低于第二预设温度，第一预设温度为900-1000℃，由于温度是从室温加热至第一层位错阻断子层210的生长温度，虽然第一层位错阻断子层210与硅衬底100之间的热失配较小，但是依然存在热失配，升温幅度过大，第一层位错阻断子层210与硅衬底100之间热失配会产生位错和缺陷，导致第一层位错阻断子层210晶体质量变差，为了降低大幅度升温造成缺陷及位错，第一层位错阻断子层210在较低温度下生长，以保证第一层位错阻断子层210的晶体质量，利于后续更高质量的第二层位错阻断子层220至第n层位错阻断子层2n0的生长。
其中，在第一层位错阻断子层210上依次设有以第二预设温度生长的第二层位错阻断子层220至第n层位错阻断子层2n0，第二预设温度为1050-1200℃，在较高温度上生长的第二层位错阻断子层220至第n层位错阻断子层2n0，薄膜将会更平整和更致密，这将会提高位错阻断层200的质量，通过低高温设置生长位错阻断层200，将会获得晶体质量优异的位错阻断层200，有利于后续氮化镓薄膜的生长。SiC层的厚度与AlxGa1-xN层的厚度之比为1：1.5-1：3，SiC层与AlxGa1-xN层的其中一层的厚度过薄或过厚，将会导致应力无法有效地缓解，拉应力与压应力无法平衡，造成应力逐渐积累，位错阻断层200的缺陷和位错逐渐增多，晶体质量下降。
相比于在传统的缓冲层上直接生长氮化镓薄膜，位错阻断层200将会大幅改善硅衬底100于氮化镓薄膜之间的热失配，同时，位错阻断层200将本身产生的位错和缺陷通过超晶格结构抑制于位错阻断层200中，阻挡位错和缺陷延伸至氮化镓薄膜中，并且，位错阻断层200与氮化镓之间的晶格失配小，利于后续氮化镓薄膜的生长，提高后续氮化镓薄膜的晶体质量，从而提高氮化镓基高电子迁移率晶体管的性能，为后续生长GaN高阻层300、GaN沟道层400、AlN插入层500、AlGaN势垒层600以及GaN帽层700做好铺垫，改善后续氮化镓薄膜的晶体质量和表面形貌。
另外，位错阻断层200的厚度为1-4μm，位错阻断子层的厚度为0.1-1μm，当位错阻断层200的厚度过低时，无法有效地缓解晶格失配及热失配问题，当位错阻断层200的厚度过高时，位错阻断层200与硅衬底100之间的晶格失配及热失配所产生的位错将会越多，达到超晶格结构所缓冲的极限，会造成位错阻断层200晶体质量下降，影响后续氮化镓薄膜的生长。
位错阻断层200包括n层层叠设置位错阻断子层，n为3-20，当层数过少时，部分位错依然会延伸至后续氮化镓薄膜中，无法有效地起到位错阻断作用，当层数过多时，会使得超晶格结构厚度过大甚至超过临界值，此时超晶格结构对于位错的阻断能力反而会出现下降的情况，位错阻断层200的晶体质量直线下降，影响后续氮化镓薄膜的生长。
具体为，将温度调节至第一预设温度为900-1000℃，压力设置至100-300Torr，在硅衬底100上生长SiC层，保持温度压力不变，继续生长AlxGa1-xN层，形成第一层位错阻断子层210；
将温度调节至第二预设温度为1050-1200℃，压力设置至100-300Torr，在第一层位错阻断子层210上依次交替生长SiC层和AlxGa1-xN层，形成第二层位错阻断子层220至第n层位错阻断子层2n0。
其中，在反应中，氨气（NH3）作为N源，三甲基镓（TMGa）作为Ga源，三甲基铝（TMAl）作为Al源，硅烷（SiH4）作为Si源，乙烯作为碳源，H2（氢气）或N2（氮气）作为载气。
另外，在位错阻断层200之上设有GaN高阻层300，用于阻挡二维电子气朝向硅衬底100方向扩散，GaN高阻层300设于位错阻断层200上，有效地提高了GaN高阻层300的晶体质量，减少位错的产生，该GaN高阻层300为GaN薄膜层，具体地，将温度调节至800-1200℃，压力设置至50-200Torr，通入NH3和TMGa，在位错阻断层200上生长形成厚度为1-3μm的GaN高阻层300。
其中，在GaN高阻层300之上设有GaN沟道层400，用于与AlGaN势垒层600形成极化效应产生二维电子气。具体为，将温度设置为700-1100℃，压力调节至50-200Torr，通入NH3和TMGa，在GaN高阻层300上生长形成厚度为40-250nm的GaN沟道层400。
在GaN沟道层400之上设有AlN插入层500，用于降低GaN沟道层400与AlGaN势垒层600之间的界面散射，提高电子迁移率。具体为，将温度设置为700-1100℃，压力调节至100-200Torr，通入NH3和TMAl，在GaN沟道层400上生长形成厚度为0.5-6nm的AlN插入层500。
在AlN插入层500之上设有AlGaN势垒层600，用于与GaN沟道层400形成极化效应产生二维电子气。具体为，将温度设置为750-1150℃，压力调节至100-200Torr，通入NH3和TMAl及TMGa，在在AlN插入层500上生长形成厚度为5-40nm的AlGaN势垒层600。
在AlGaN势垒层600之上设有GaN帽层700，用于覆盖AlGaN势垒层600，防止AlGaN势垒层600被氧化，具体为，将温度设置为700-1200℃，压力调节至100-200Torr，通入NH3和TMGa，在AlGaN势垒层600上生长形成厚度为5-25nm的GaN帽层700。
在本实施例中，位错阻断层200包括6层层叠设置的位错阻断子层，AlxGa1-xN层中Al的组分占比x为0.15，SiC层的厚度与AlxGa1-xN层的厚度之比为1：2，位错阻断子层的厚度为0.3μm，位错阻断层200的厚度为1.8μm，第一预设温度为940℃。
相比于现有技术，本实施例提供的一种氮化镓基高电子迁移率晶体管，有益效果在于：通过本发明提供的一种氮化镓基高电子迁移率晶体管，在硅衬底与GaN高阻层之间设有位错阻断层，位错阻断子层包括SiC层以及设于SiC层之上的AlxGa1-xN层，SiC层与AlxGa1- xN层热失配介于硅衬底与氮化镓薄膜之间，能缓解硅衬底与氮化镓薄膜的热失配，提高氮化镓薄膜的晶体质量，同时，SiC层与AlxGa1-xN层交替层叠将形成的超晶格结构，能阻断晶格失配和热失配产生的位错和应力延伸，缓解位错和应力的积累，能有效改善氮化镓薄膜的晶体质量，提升器件的性能，除此之外，位错阻断层自靠近硅衬底的一侧至远离硅衬底的一侧分别为第一层位错阻断子层至第n层位错阻断子层，第一层位错阻断子层的生长温度为第一预设温度，第二层位错阻断子层至第n层位错阻断子层的生长温度为第二预设温度，第一预设温度低于第二预设温度，设置低高温生长位错阻断层，以形成晶体质量更优异的位错阻断层，从而提高氮化镓薄膜的晶体质量，减少缺陷和位错的产生，避免直接高温生长升温幅度过大导致位错阻断层与硅衬底之间的热失配带来位错的产生，造成位错晶体质量变差。相比于在传统的缓冲层上直接生长氮化镓薄膜，位错阻断层将会大幅改善硅衬底于氮化镓薄膜之间的热失配及晶格失配，利于后续氮化镓薄膜的生长，提高后续氮化镓薄膜的晶体质量，减少缺陷和位错的产生，从而提高氮化镓基高电子迁移率晶体管的性能，从而解决了硅衬底与氮化镓薄膜设有传统的缓冲层，氮化镓薄膜晶体质量改善幅度有限，存在大量的位错和缺陷，影响氮化镓基高电子迁移率晶体管的性能的技术问题。
实施例二
本发明第二实施例提供的一种氮化镓基高电子迁移率晶体管，本实施例中的氮化镓基高电子迁移率晶体管与第一实施例中的氮化镓基高电子迁移率晶体管的不同之处在于：
位错阻断层包括4层层叠设置的位错阻断子层，其他条件相同，AlxGa1-xN层中Al的组分占比x为0.15，SiC层的厚度与AlxGa1-xN层的厚度之比为1：2，位错阻断子层的厚度为0.3μm，第一预设温度为940℃。
实施例三
本发明第三实施例提供的一种氮化镓基高电子迁移率晶体管，本实施例中的氮化镓基高电子迁移率晶体管与第一实施例中的氮化镓基高电子迁移率晶体管的不同之处在于：
位错阻断层包括8层层叠设置的位错阻断子层，其他条件相同，AlxGa1-xN层中Al的组分占比x为0.15，SiC层的厚度与AlxGa1-xN层的厚度之比为1：2，位错阻断子层的厚度为0.3μm，第一预设温度为940℃。
实施例四
本发明第四实施例提供的一种氮化镓基高电子迁移率晶体管，本实施例中的氮化镓基高电子迁移率晶体管与第一实施例中的氮化镓基高电子迁移率晶体管的不同之处在于：
位错阻断子层的厚度为0.21μm，其他条件相同，位错阻断层包括6层层叠设置的位错阻断子层，AlxGa1-xN层中Al的组分占比x为0.15，SiC层的厚度与AlxGa1-xN层的厚度之比为1：2，第一预设温度为940℃。
实施例五
本发明第五实施例提供的一种氮化镓基高电子迁移率晶体管，本实施例中的氮化镓基高电子迁移率晶体管与第一实施例中的氮化镓基高电子迁移率晶体管的不同之处在于：
位错阻断子层的厚度为0.45μm，其他条件相同，位错阻断层包括6层层叠设置的位错阻断子层，AlxGa1-xN层中Al的组分占比x为0.15，SiC层的厚度与AlxGa1-xN层的厚度之比为1：2，第一预设温度为940℃。
实施例六
本发明第六实施例提供的一种氮化镓基高电子迁移率晶体管，本实施例中的氮化镓基高电子迁移率晶体管与第一实施例中的氮化镓基高电子迁移率晶体管的不同之处在于：
第一预设温度为900℃，其他条件相同，位错阻断层包括6层层叠设置的位错阻断子层，位错阻断子层的厚度为0.3μm，AlxGa1-xN层中Al的组分占比x为0.15，SiC层的厚度与AlxGa1-xN层的厚度之比为1：2。
实施例七
本发明第七实施例提供的一种氮化镓基高电子迁移率晶体管，本实施例中的氮化镓基高电子迁移率晶体管与第一实施例中的氮化镓基高电子迁移率晶体管的不同之处在于：
第一预设温度为1000℃，其他条件相同，位错阻断层包括6层层叠设置的位错阻断子层，位错阻断子层的厚度为0.3μm，AlxGa1-xN层中Al的组分占比x为0.15，SiC层的厚度与AlxGa1-xN层的厚度之比为1：2。
对比例一
本发明第一对比例提供的一种氮化镓基高电子迁移率晶体管，本对比例中的氮化镓基高电子迁移率晶体管与第一实施例中的氮化镓基高电子迁移率晶体管的不同之处在于：
位错阻断层仅为传统的缓冲层，其为AlGaN薄膜层。
请参阅下表1，所示为本发明上述实施例一至实施例七及对比例一对应的参数。
表1
需要说明的是，实施例一至实施例七及对比例一的外延片是在使用相同工艺条件下制成的，通常以（1012）面的HRXRD（高分辨X射线衍射）曲线峰值半高宽（FWHM）的大小来表征外延片的晶体质量，即以1012FWHM的数值大小表征晶体质量，1012FWHM越小，晶体质量越好。
结合实施例一至实施例七及对比例一数据可知，相对于对比例一中位错阻断层仅为传统的缓冲层，实施例一至实施例七中的位错阻断层包括n层位错阻断子层，位错阻断子层包括SiC层以及设于SiC层之上的AlxGa1-xN层，将会提高氮化镓薄膜的晶体质量，从而提高整个器件的性能。
结合实施例一、实施例二及实施例三数据可知，当层数过少时，氮化镓薄膜的晶体质量变差，位错阻断子层的层数过少，部分位错没有完全阻断在位错阻断层内，将会延伸至后续氮化镓薄膜中，无法有效地阻挡位错的延伸，导致氮化镓薄膜晶体质量变差；当层数过多时，氮化镓薄膜的晶体质量变差，位错阻断子层的层数过多，会使得超晶格结构厚度过大甚至超过临界值，此时超晶格结构对于位错的阻断能力反而会出现下降的情况，位错阻断层的晶体质量直线下降，影响后续氮化镓薄膜的生长。
结合实施例一、实施例四及实施例五数据可知，当位错阻断子层的厚度过低时，无法有效地缓解晶格失配和热失配问题，造成氮化镓晶体质量降低；当位错子层的厚度过高时，硅衬底与位错阻断子层之间的晶格失配及热失配所产生的位错将会变多，超晶格结构无法完全将位错阻挡于位错阻断层之内，部分位错将延伸至氮化镓薄膜中，导致后续氮化镓薄膜的晶体质量下降，影响氮化镓基高电子迁移率晶体管的性能。
结合实施例一、实施例六及实施例七数据可知，当第一层位错阻断子层的第一预设温度过低时，会减少硅衬底与位错阻断子层之间热失配造成的位错，但是第一层位错阻断子层所形成的薄膜晶体质量太差，后续生长的位错阻断子层无法完全弥补第一层位错阻断子层自身所产生的缺陷及位错，从而造成位错阻断层的晶体质量下降，随之后续氮化镓薄膜的晶体质量也将下降；当第一层位错阻断子层的第一预设温度过高时，会增加硅衬底与位错阻断子层之间热失配造成的位错，导致后续氮化镓薄膜的晶体质量下降，影响氮化镓基高电子迁移率晶体管的性能。
综上，采用位错阻断层包括n层位错阻断子层，位错阻断子层包括SiC层以及设于SiC层之上的AlxGa1-xN层，将会提高氮化镓薄膜的晶体质量，从而提高整个器件的性能，避免仅采用传统的缓冲层，氮化镓薄膜晶体质量改善幅度有限，存在大量的位错和缺陷，影响氮化镓基高电子迁移率晶体管。
实施例八
请参阅图2，所示为本发明第八实施例提供的一种氮化镓基高电子迁移率晶体管的制备方法，所述制备方法包括步骤S10-S12：
步骤S10，提供一硅衬底；
步骤S11，在所述硅衬底之上生长位错阻断层，其中，所述位错阻断层包括n层层叠设置的位错阻断子层，所述位错阻断子层包括SiC层以及生长于所述SiC层之上的AlxGa1-xN层，在所述硅衬底之上以第一预设温度生长第一层位错阻断子层，在所述第一层位错阻断子层之上以第二预设温度依次生长第二层位错阻断子层至第n层位错阻断子层，所述第一预设温度低于所述第二预设温度；
其中，位错阻断层用于减缓硅衬底与氮化镓薄膜之间的晶格失配和热失配，以提高后续氮化镓薄膜的晶体质量，减少缺陷和位错的产生，从而提高氮化镓基高电子迁移率晶体管的性能。SiC层与AlxGa1-xN层的热膨胀系数介于硅衬底与氮化镓薄膜之间，在升降温过程中可有效地减缓硅衬底与氮化镓薄膜的热失配，提高氮化镓薄膜的晶体质量，从而提高氮化镓基高电子迁移率晶体管的性能。生长n个周期交替层叠的SiC层与AlxGa1-xN层，将会形成超晶格结构，能有效地将缺陷和位错抑制在位错阻断层中，阻挡其延伸至后续的氮化镓薄膜中，另外，氮化镓薄膜与位错阻断层之间的晶格失配低于3.5%，在更小的晶格失配度下生长的氮化镓薄膜，晶体质量更优异，减少缺陷及位错的产生，从而有效地缓解了硅衬底于氮化镓薄膜之间晶格失配。
同时，采用低温生长第一层位错阻断层，以得到更优异的晶体质量，从而提高后续氮化镓薄膜的晶体质量，由于温度是从室温加热至第一层位错阻断子层的生长温度，虽然第一位错阻断子层与硅衬底之间的热失配较小，但是依然存在热失配，升温幅度过大，第一层位错阻断子层与硅衬底之间热失配产生位错和缺陷，将导致位错阻断子层第一层位错阻断子层第一位错阻断子层晶体质量变差，从而造成整个位错阻断层产生大量位错和缺陷，影响后续氮化镓薄膜的生长。
位错阻断层通过多层位错阻断子层的生长，即多周期SiC层与AlxGa1-xN层交替生长，及低高温的生长温度，位错阻断层将大幅度缓解硅衬底与氮化镓薄膜之间的热失配及晶格失配，以使氮化镓薄膜的晶体质量达到显著提升，减少缺陷和位错的产生，从而提高氮化镓高电子迁移率晶体管的性能。
具体为，将温度调节至第一预设温度为900-1000℃，压力设置至100-300Torr，在硅衬底上生长SiC层，保持温度压力不变，继续生长AlxGa1-xN层，形成第一层位错阻断子层；
将温度调节至第二预设温度为1050-1200℃，压力设置至100-300Torr，在第一层位错阻断子层上依次交替生长SiC层和AlxGa1-xN层，形成第二层位错阻断子层至第n层位错阻断子层。
其中，在反应中，氨气（NH3）作为N源，三甲基镓（TMGa）作为Ga源，三甲基铝（TMAl）作为Al源，硅烷（SiH4）作为Si源，乙烯作为碳源，H2（氢气）或N2（氮气）作为载气。
步骤S12，在所述位错阻断层上依次生长GaN高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层。
具体为，在位错阻断层之上生长GaN高阻层，用于阻挡二维电子气朝向硅衬底方向扩散，将温度调节至800-1200℃，压力设置至50-200Torr，通入NH3和TMGa，在位错阻断层上生长形成厚度为1-3μm的GaN高阻层。
其中，在GaN高阻层之上生长GaN沟道层，用于与AlGaN势垒层形成极化效应产生二维电子气。将温度设置为700-1100℃，压力调节至50-200Torr，通入NH3和TMGa，在GaN高阻层上生长形成厚度为40-250nm的GaN沟道层。
另外，在GaN沟道层之上生长AlN插入层，用于降低GaN沟道层与AlGaN势垒层之间的界面散射，提高电子迁移率。将温度设置为700-1100℃，压力调节至100-200Torr，通入NH3和TMAl，在GaN沟道层上生长形成厚度为0.5-6nm的AlN插入层。
在AlN插入层之上生长AlGaN势垒层，用于与GaN沟道层形成极化效应产生二维电子气。将温度设置为750-1150℃，压力调节至100-200Torr，通入NH3和TMAl及TMGa，在在AlN插入层上生长形成厚度为5-40nm的AlGaN势垒层。
在AlGaN势垒层之上生长GaN帽层，用于覆盖AlGaN势垒层，防止AlGaN势垒层被氧化。将温度设置为700-1200℃，压力调节至100-200Torr，通入NH3和TMGa，在AlGaN势垒层上生长形成厚度为5-25nm的GaN帽层。
相比于现有技术，本实施例提供的一种氮化镓基高电子迁移率晶体管的制备方法，有益效果在于：通过本发明提供的一种氮化镓基高电子迁移率晶体管的制备方法，在硅衬底与GaN高阻层之间生长位错阻断层，位错阻断层包括n层层叠设置的位错阻断子层，位错阻断子层包括SiC层以及生长于SiC层之上的AlxGa1-xN层，SiC层与AlxGa1-xN层热膨胀系数介于硅衬底与氮化镓薄膜之间，能缓解硅衬底与氮化镓薄膜的热失配，提高氮化镓薄膜的晶体质量，同时，通过SiC层与AlxGa1-xN层交替层叠生长形成的超晶格结构，能阻断晶格失配和热失配产生的位错和应力延伸，缓解位错和应力的积累，有效改善氮化镓薄膜的晶体质量，除此之外，在较低温度下生长第一层位错阻断子层，将会减少大幅度升温，减少位错阻断子层与硅衬底之间的热失配造成大量位错和缺陷的产生，以形成晶体质量更优异的位错阻断层，从而提高后续生长的氮化镓薄膜的晶体质量。相比于在传统的缓冲层上直接生长氮化镓薄膜，位错阻断层将会大幅改善硅衬底于氮化镓薄膜之间的热失配及晶格失配，利于后续氮化镓薄膜的生长，提高后续氮化镓薄膜的晶体质量，减少缺陷和位错的产生，从而提高氮化镓基高电子迁移率晶体管的性能，从而解决了硅衬底与氮化镓薄膜设有传统的缓冲层，氮化镓薄膜晶体质量改善幅度有限，存在大量的位错和缺陷，影响氮化镓基高电子迁移率晶体管的性能的技术问题。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。
Claims (10)
1.一种氮化镓基高电子迁移率晶体管，包括硅衬底，其特征在于，所述氮化镓基高电子迁移率晶体管还包括：
依次层叠于所述硅衬底之上的位错阻断层、GaN高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层；
其中，所述位错阻断层包括n层层叠设置的位错阻断子层，所述位错阻断子层包括SiC层以及设于所述SiC层之上的AlxGa1-xN层，所述位错阻断层自靠近所述硅衬底的一侧至远离所述硅衬底的一侧分别为第一层位错阻断子层至第n层位错阻断子层，所述第一层位错阻断子层的生长温度为第一预设温度，第二层位错阻断子层至所述第n层位错阻断子层的生长温度为第二预设温度，所述第一预设温度低于所述第二预设温度。
2.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述第一预设温度为900-1000℃，所述第二预设温度为1050-1200℃。
3.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述位错阻断层的厚度为1-4μm，所述位错阻断子层的厚度为0.1-1μm。
4.根据权利要求3所述的氮化镓基高电子迁移率晶体管，其特征在于，所述SiC层的厚度与所述AlxGa1-xN层的厚度之比为1：1.5-1：3。
5.根据权利要求4所述的氮化镓基高电子迁移率晶体管，其特征在于，所述AlxGa1-xN层的Al的组分占比x为0-1。
6.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述n层层叠设置的位错阻断子层的n为3-20。
7.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述GaN高阻层的厚度为1-3μm，所述GaN沟道层的厚度为40-250nm，所述GaN帽层的厚度为5-25nm。
8.根据权利要求1所述的氮化镓基高电子迁移率晶体管，其特征在于，所述AlN插入层的厚度为0.5-6nm，所述AlGaN势垒层的厚度为5-40nm。
9.一种氮化镓基高电子迁移率晶体管的制备方法，其特征在于，所述制备方法用于制备权利要求 1-8 任一项所述的氮化镓基高电子迁移率晶体管，所述制备方法包括：
提供一硅衬底；
在所述硅衬底之上生长位错阻断层，其中，所述位错阻断层包括n层层叠设置的位错阻断子层，所述位错阻断子层包括SiC层以及生长于所述SiC层之上的AlxGa1-xN层，在所述硅衬底之上以第一预设温度生长第一层位错阻断子层，在所述第一层位错阻断子层之上以第二预设温度依次生长第二层位错阻断子层至第n层位错阻断子层，所述第一预设温度低于所述第二预设温度；
在所述位错阻断层上依次生长GaN高阻层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN帽层。
10.根据权利要求9所述的氮化镓基高电子迁移率晶体管的制备方法，其特征在于，所述位错阻断层生长步骤包括：
将温度调节至第一预设温度为900-1000℃，压力设置至100-300Torr，在所述硅衬底上生长SiC层，保持温度压力不变，继续生长AlxGa1-xN层，形成第一层位错阻断子层；
将温度调节至第二预设温度为1050-1200℃，压力设置至100-300Torr，在所述第一层位错阻断子层上依次交替生长SiC层和AlxGa1-xN层，形成第二层位错阻断子层至第n层位错阻断子层。
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| 褚君浩等: "《半导体材料技术》", 28 February 2010, 浙江科技技术出版社 * |
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